DE2445091A1 - Speicher-fet mit isoliertem, floatendem speichergate - Google Patents

Speicher-fet mit isoliertem, floatendem speichergate

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DE2445091A1 DE19742445091 DE2445091A DE2445091A1 DE 2445091 A1 DE2445091 A1 DE 2445091A1 DE 19742445091 DE19742445091 DE 19742445091 DE 2445091 A DE2445091 A DE 2445091A DE 2445091 A1 DE2445091 A1 DE 2445091A1
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Description

  • Speicher-SET mit isoliertem, floatend#em Speichergate Die Erfindung betrifft ein elektronisches Bauteil mit Speichereigenschaften. Dieses Bauteil wurde besonders für die Verwendung in einem Programmspeicher eines Fernsprech-Vermittlungssystems entwickelt, kann jedoch auch in anderen elektronischen Speichern verwendet werden.
  • Es ist bereits ein Speicher-FE? mit isoliertem, floatendem SpeicheRate und mit isoliertem, steuerbaren Steuergate bekannt, vgl. z.B. IEEE Journ.Sol.State Circ. SC7, Nr.5, Okt.1972, 5.370 und Proc.4th.C&nf.Sol.State Devices Tokio 1972/Suppl.Journ.Japan Soc.Appl.Physics 42 (1973) 5.161.
  • Solche Speicher-FETs sind elektrisch programmierbar und teilweise elektrisch löschbar oder auch z.B. mit Hilfe von ultraviolettem Licht löschbar. Sie dienen häufig als Bestandteile von Speichermatrizen, wie auch aus den genannten Druckschriften hervorgeht Diese bekannten Speicher-FETs haben den ftrviele Fälle recht störenden Nachteil, daß die Steuerspannungen für das Steuergate beachtlich hoch sein müssen. Aus diesem Grunde wird die Verwendung solcher Speicher-FETs manchmal erschwert, weil die übrige Elektronik nur bei Beachtung besonderer Maßnahmen die notwendigen hohen Steuerspannungen für das Steuergate abgeben kann.
  • Die Erfindung löst die Aufgabe, bei solchen bekannten Speicher-FETs mit deutlich kleineren Steuerspannungen am Steuergate vor allem beim Programmieren des Speicher-FET-Zustandes auszukommen.
  • Die Erfindung geht also aus von einem Speicher-FET mit isoliertem, floatendem Speichergate und mit isoliertem steuerbaren Steuergate. Die erfindungsgemäße Aufgabe wird durch eine besondere Dimensionierung der Eigenkapazitäten gelöst, nämlich dadurch, daß die Eigenkapazität zwischen Speichergate und Steuergate deutlich höher als die Eigenkapazität zwischen Speichergate und Substrat ist.
  • Die Erfindung geht nämlich von der Erkenntnis aus, daß die beim Stand der Technik vorhandene Eigenkapazität zwischen dem Speichergate und dem Steuergate höchstens gleich groß ist wie die Eigenkapazität zwischen Speichergate und Substrat des Speicher-FET . Bei diesen bekannten, vergleichbaren FETs ist also bei Zuführung der Steuerspannung zum Steuergate die Potentialänderung am Speichergate höchstens etwa halb so groß wie die Potentialänderung am Steuergate.
  • Durch die erfindungsgemäße Erhöhung der Eigenkapazität zwischen den beiden Gates des Speicher-FETs im Vergleich zur Kapazität zwischen diesen Gates einerseits und dem Substrat andererseits wird vorteilhafterweise erreicht, daß das Potential des Speichergates sich etwa um den gleichen Betrag ändert, um den sich der Betrag des Steuergatepotentials ändert, sobald dem Steuergate Steuerspannungen von außen zugeführt werden. Durch die erfindungsgemäße Maßnahme wirkt sich also der Hub der zugeführten Steuerspannung nahezu vollständig auf das Potential des Speichergates aus. Für die Programmierung und manchmal auch für das Lesen des Speicher-FET-Zustandes ist ja vor allem die Größe der Spannung zwischen dem Speichergate und dem Substrat wichtig, da diese Spannung auf die Aufladung des Speichergates mit Ladungen aus dem Substrat oder Drainbereich wesentlich Einfluß hat, wie auch aus dem angegebenen Stand der Technik hervorgeht.
  • Die Erfindung und Weiterbildungen davon werden anhand der in den Fig. 1 - 4 gezeigten Schemen von Ausführungsbeispielen näher erläutert, wobei Fig. 1 schematisch das Prinzip der Erfindung, Fig. 2 einen Schnitt längs der Hauptstrecke einer erfindungsgemäßen Ausführung, Fig. 3 einen Schnitt senkrecht zu dem in Fig.2 gezeigten Schnitt und Fig. 4 eine weitere erflndungsgemäße Ausführung zeigen.
  • In Fig. 1 ist das Prinzip der Erfindung angedeutet, Es ist die Hauptstrecke A-A des Speicher-FETs gezeigt. Oberhalb vom Kanal dieser Hauptstrecke ist das isoliert angebrachte, floatende Speichergate G1 angebracht, darüber das über seinen Anschluß A2 steuerbare Steuergate G2. In Fig. 1 ist schematisch durch Andeutung einer Parallel-Kapazität Cz gezeigt, daß durch die erfindungsgemäße Maßnahme die Eigenkapazität zwischen beiden Gates G1/G2 besonders erhöht ist.
  • Fig. 2 zeigt einen Schnitt längs der Hauptstrecke einer erfindungsgemäßen Ausführung. Oberhalb vom Substrat S ist das Speichergate G1 und darüber das Steuergate G2 gezeigt.
  • Der Anschluß A2 des Steuergates G2 ist angedeutet. Daneben ist in Fig. 2 der Drainbereich D und der Sourcebereich dieses Speicher-FET eingezeichnet, zusammen mit deren Anschlüssen A. Die Isolationen Is isolieren die Gates voneinander und vom Substrat. Die Eigenkapazität Cl zwischen dem Substrat S und dem Speichergate G1 ist erfindungsgemäß erheblich kleiner, zeBo 5-fach kleiner, als die Eigenkapazität C2 zwischen den beiden Gates untereinander. Diese Dimensionierung der Eigenkapazitäten kann z.B. mit Hilfe von Lappen erreicht werden, welche jedes Gate aufweist, wobei diese Lappen sich gegenseitig überlappen, vgl. Fig.3 - diese stellt einen Schnitt durch die in Fig.2 gezeigte Schnittebene Z-Z dar. In Fig.3 ist durch die Verwendung gleichartiger Hinweiszeichen veranschaulicht, daß oberhalb des Substrats die beiden Gates G1, G2 angebracht sind, und zwar jeweils in ca. 0,1 tm Abstand.
  • Beide Gates weisen die in Fig.3 gezeigten Lappen Lp auf, welche sich gegenseitig überlappen. Durch diese Überlappung der seitlichen Lappen beider Gates ist die Eigenkapazität zwischen beiden Gates G1/G2 erheblich größer als die Eigenkapazität der bekannten, mit keinen Lappen Lp ausgestatteten Gates, da die Lappen Lp einen relativ großen Abstand, hier 1 tm, von der Oberfläche des Substrats S aufweisen. Die Uberlappung der Lappen Lp kann man für sich als eine#arallelkondensator betrachten, dessen Belegungen jenen beiden Gatebereichen, welche direkt oberhalb des Drain-Source-Bereichs angebracht sind, parallel geschaltet sind, wobei jedoch der so parallel geschaltete, durch dieffiappen Lp gebildete Parallel-Kondensator Cz, vgl. Fig.1, in integrierter Technik ausführt ist und unmittelbar einen Bestandteil des Speicher-FET selbst bildet.
  • Bei der in Fig.2 und 3 gezeigten Ausführung handelt es sich also um einen Speicherkondensator, bei dem die Eigenkapazität C2 zwischen dem Steuergate und Speichergate im wesentlichen durch die Eigenkapazität der Überlappung vongseitlich außerhalb des Drain-Source-Bereichs über einer ohnehin vorhandenen,-dicken Oxidschicht angebrachten Lappen Lp beider Gates gebildet wird.
  • Ein besonderer Vorteil der erfindungsgemäßen Maßnahme ist anhand von Fig. 3 in Verbindung mit Fig.2 erkennbar: Die Eigenkapazität C3 zwischen dem Speichergate G1 und dem Drainbereich D oder Sourcebereich des Speicher-FETs, vgl. Fig.2, wirkt sich nämlich manchmal ungünstig auf das Verhalten der bekannten Speicher-FETs aus, weil durch die Eigenkapazität C3 bei der Programmierung bzw.
  • beim Lesen des Speicher-FETs, also bei Änderungen der Potentiale des Drainbereichs oder Sourcebereichs, auch das Potential des Speichergates G1 geändert wird. Beim gezeigten erfindungsgemäßen Speicher-FET ist jedoch wegen der hohen Eigenkapazität C2 und die räumliche Vergrößerung des Gates die Gesamtkapazität zwischen einerseits den beiden Gates und andererseits dem Substrat vergrößert. Darüberhinaus kann beim erfindungsgemäßen PED das Steuergate G2 über seinen Anschluß A2 auch während der Programmierung und während des Lesens des Speicher-FET auf ein definiertes Potential von außen her gelegt werden, so daß das Potential des Speichergates G1 im wesentlichen nur noch durch dieses über den Anschluß A2 von außen zugeführte Potential sowie durch die auf dem Gate G1 gespeicherte Ladung, aber nur noch wenig durch die kapazitive Kopplung über die Eigenkapazitäten C3 bestimmt wird. Die Eigenkapazitäten C3 sind also hier bei der Erfindung nur schwächer wirksam als bei den vergleichbaren, bekannten FE?s.
  • In Fig.4 ist eine weitere Ausführung der Erfindung gezeigt. Auch hier enthalten beide Gates Lappen Lp wie in Fig.3 und die Überlappung dieser Lappen beider Gates bilden den wesentlichen Bestandteil der Eigenkapazität C2 zwischen den beiden Gates untereinander. Im Unterschied zu der in Fig.3 gezeigten Ausführung ist bei der in Fig.4 gezeigten Ausführung jedoch vorgesehen, daß das Steuergate G2 nur noch durch die Uberlappung seitlich außerhalb des Drain-Source-Bereiches kapazitiv auf das Speichergate wirkt, indem das Steuergate G2 nur noch abseits vom Drain-Source-Bereich in unmittelbarer Nähe des Speichergates G1, nämlich nur mehr über dem Lappen Lp dieses Speichergates G1, angebracht ist. Das Steuergate G2 enthält jedoch keine Bereiche mehr, welche unmittelbar über dem Drain-Source-Bereich des Speicher-FETs liegen.
  • Diese in Fig. 4 gezeigte Ausführung ist vorteilhafterweise im allgemeinen leichter im Vergleich zu der in Fig.3 gezeigten Ausführung durch die für sich bekannten Integrierverfahren herstellbar, da bei der Herstellung die manchmal schwierige Justierung der Maske für das Steuergate G2 unmittelbar oberhalb des Drain-Source-Bereichs nicht leicht ist. Die in Fig.4 gezeigte Ausführung ist daher vorteilhafterweise zu der im Vergleich in Fig. 3 gezeigten Ausführung wegen größerer Herstellungstoleranzen leichter herstellbar. Die in Fig.3 gezeigte Ausführung hat hingegen ihrerseits gegenüber der in Fig. 4 gezeigten Ausführung den Vorteil, daß die Eigenkapazität C2 zwischen den beiden Gates G1/G2 untereinander noch größer ist als bei einer vergleichbaren Ausführung gem. Fig. 4, weil auch die Eigenkapazität zwischen den Gatebereichen unmittelbar oberhalb des Drain-Source-Bereichs bei der in Fig.3 gezeigten Ausführung mitausgenutzt ist.
  • Die Erfindung ist vorteilhafterweise nicht auf bestimmte FET-Kanaltypen beschränkt, indem sie sowohl bei n-Kanal-FETs als auch bei p-Kanal-FETs angewandt werden kann. Die FETs können auch wahlweise vom Enhancement-Typ oder vom Depletion-Typ sein. Die FETs können auch so aufgebaut sein, daß sie elektronisch löschbar oder z.B. durch UV-Licht oder Röntgen-Licht löschbar sind.
  • 3 Patentansprüche 4 Figuren

Claims (3)

  1. P a t e n t a n s p r ü c h e 9 Speicher-PET mit isoliertem, floatendem Speichergate und mit isoliertem, steuerbaren Steuergate, insbesondere für Programmspeicher eines Fernsprech-Yermittlungssystems, dadurch -gekennzeichnet, daß seine Eigenkapazität (C2) zwischen Speichergate (G1) und Steuergate (G2) deutlich höher (5-fach höher) als seine Eigenkapazität (C1) zwischen Speichergate (G1) und Substrat (S) ist (Fig.1 und 3).
  2. 2. Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß seine Eigenkapazität (C2) zwischen Steuergate (G2) und Speichergate (G1) im wesentlichen durch die Überlappung (Cz in Figur 1) von seitlich außerhalb des Drain-Source-Bereiches angebrachten Lappen (Lp in Fig. 3) beider Gates (G1/G2) gebildet wird (Fig. i und 3).
  3. 3. Speicher-FET nach Anspruch 2, dadurch gekennzeichnet, daß das Steuergate (G2) nur noch durch einen Lappen (Lp) der tJberlappung(Cz) gebildet wird, indem das Steuergate (G2) nur noch abseits vom Drain-Source-Bereich in unmittelbarer Nähe des Speichergates (G1) angebracht ist (Pig.4).
    L e e r s e i t e
DE19742445091 1974-09-20 1974-09-20 Speicher-fet mit isoliertem, floatendem speichergate Pending DE2445091A1 (de)

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SE7510484A SE415415B (sv) 1974-09-20 1975-09-18 Minnes-fet
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Cited By (2)

* Cited by examiner, † Cited by third party
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DE2808072A1 (de) * 1978-02-24 1979-08-30 Siemens Ag N-kanal-speicher-fet
EP0035160B1 (de) * 1980-03-01 1983-06-29 Deutsche ITT Industries GmbH Halbleiter-Speicherzelle mit schwebendem Gate mit Schreib- und Lösch-Elektroden

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2808072A1 (de) * 1978-02-24 1979-08-30 Siemens Ag N-kanal-speicher-fet
EP0035160B1 (de) * 1980-03-01 1983-06-29 Deutsche ITT Industries GmbH Halbleiter-Speicherzelle mit schwebendem Gate mit Schreib- und Lösch-Elektroden

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