DE2443287A1 - Verfahren zum herstellen einer multichip-verdrahtung - Google Patents

Verfahren zum herstellen einer multichip-verdrahtung

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Description

Verfahren zum Herstellen einer Multichip-Verdrahtung
Die Erfindung "betrifft ein Verfahren zum Herstellen einer Multichip-Verdrahtung, die aus einem Keramikträger mit durchkontaktierten Löchern einer Dünnfilmverdrahtung auf einer Seite des Keramikträgers und einer mehrlagigen Dickschichtverdrahtung auf der anderen Seite des Keramikträgers "besteht, wobei zunächst die Löcher in den Keramikträger eingebracht werden.
Ein derartiges Verfahren ist bereits aus "Solid State Technology" Mai 1971, Seiten 38 bis 42 bekannt. Hierbei v/ird ein mit Hilfe von Laserstrahlen vorgebohrter Keramikträger zunächst auf einer Seite mit einer mehrlagigen Dickschichtverdrahtung versehen. Anschließend wird die gegenüberliegende Seite de3 Keramikträgers metallisiert und die Dünnfilmverdrahtung mit Anschlußflächen für Halbleiterbausteine durch Photoätzen hergestellt. Im letzten Verfahrensschritt werden dann Durchkontaktierungen erzeugt, indem die Wandungen der Bohrungen zunächst stromlos metallisiert und anschliessend galvanisch verstärkt werden. Die Bohrungen im Keramiksubstrat müssen durch die ganze Dickschichtverdrahtung hindurch weitergeführt werden, damit sie nachträglich zur Erzeugung der Durchkontaktierungen metallisiert werden können. Hierdurch ergibt sich bei der angestrebten Packungsdichte ein Ilächenverlust von ca. 30 bis 40 $. Außerdem wird das Raster der Dickschichtverdrahtung durch die Bohrungen so stark gestört, daß unter Umständen eine Lagenanzahl benötigt wird, deren Herstellung mit einer ausreichenden Ausbeute beim heutigen Stand der Dickschichttechnik gar nicht mög lich ist. ·
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Der Erfindung liegt daher die Aufgabe zugrunde, das bekannte Verfahren so zu verbessern, daß die Herstellung von Multichip-Verdrahtungen extrem hoher Packungsdichte mit einer hohen Ausbeute ermöglicht wird.
Erfindungsgeraäß wird diese Aufgabe dadurch gelöst, daß bei einem Verfahren der eingangs genannten Art die Wandungen der Löcher und die Randzonen der Löcher auf der einen Seite des Keramikträgers metallisiert und galvanisch verstärkt werden, die Löcher auf der anderen Seite des Keramikträgers durch Einfüllen und Einbrennen einer Dickschichtpaste verschlossen werden und daß dann die mehrlagige Dickschichtverdrahtung und die Dünnfilmverdrahtung nacheinander hergestellt werden.
Der Vorteil des erfindungsgemäßen Verfahrens ist insbesondere darin zu sehen, daß die als erstes hergestellten und dann einseitig verschlossenen Durchkontaktierungen keine Verdrahtungsfläche beanspruchen, so daß eine mehrlagige Dickschichtverdrahtung unter Ausnutzung der maximal möglichen Packungsdichte realisiert werden kann. Weitere Fläckenersparnisse werden durch die daraus resultierende einfache Rasterung der mehrlagigen Dickschichtverdrahtung erzielt, die die Layouterstellung wesentlich vereinfacht. Ein weiterer Vorteil ergibt sich dadurch, daß die empfindliche Dünnfilmverdrahtung mit ihren Anschlußflächen für Halbleiterbausteine erst im letzten Verfahrensschritt hergestellt wird. Eine Beschädigung im Verlauf weiterer Verfahrensschritte wird somit vermieden, d.h. es wird eine wesentliche Vereinfachung der mikropräparativen Arbeiten erzielt und eine hohe Ausbeute gewährleistet.
Vorzugsweise wird zur Metallisierung der Wandungen und der Randzonen der Löcher auf beide Seiten des Keramikträgers und auf die Wandungen der Löcher eine Haftschicht und darüber
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eine Ankontaktierschicht aufgedampft oder aufgestäubt, die Ankontaktierschicht im Bereich der Wandungen und der Randzonen der Löcher galvanisch verstärkt und dann die nicht verstärkten Bereiche der Haftschicht und der Ankontaktierschicht abgeätzt. Vorteilhaft v/ird hierbei die Haftschicht aus Titan, die Ankontaktierschicht aus Goldund die galvanische Verstärkung ebenfalls aus Gold gebildet. Dadurch, daß die Haftschicht und die Ankontaktierschicht aufgedampft oder aufgestäubt werden, v/ird in den durchkontaktieuten löchern eine wesentlich . bessere Haftfestigkeit der Metallisierung erreicht, als mit stromlos abgeschiedenen Schichten.
Ein bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist dadurch gekennzeichnet, daß zur Herstellung der Dünnfilmverdrahtung auf die eine Seite des Keramikträgers eine Grundschicht und darüber eine Kontaktierschicht aufgedampft oder aufgestäubt werden, die Dünnfilm-Verdrahtungsstruktur durch galvanische Abscheidung einer Leitschicht, siner Zwischenschicht und einer lotabweisenden Schicht, gebildet v/ird, wobei sämtliche Anschlußflächen bei der Abscheidung der lotabweisenden Schicht abgedeckt sind, daß die freiliegenden Bereiche der Grundschicht und der Kontaktierschicht abgeätzt werden und daß dann die Anschlußflächen durch selektive stromlose Metallabscheidung mit einer lötfähigen Kontaktschicht bedeckt werden. Vorteilhaft wird hierbei die Grundschicht aus Titan, die Kontaktierschicht aus Kupfer, die !leitschicht aus Kupfer, die Zwischenschicht aus Nickel, die lotabweisende Schicht aus Chrom und die lötfähige Kontaktschient aus Gold gebildet. Die in dieser Weise hergestellte Dünnfilmverdrahtung besitzt also Leiterbahnen mit einer lotabweisenden Schicht an der Oberfläche und Anschlußflächen mit einer lötfähigen Kontaktschicht an der Oberfläche. Somit können die Anschlußflächen im Schwall- oder Tauchbad selektiv mit Lot belegt werden, ohne daß eine KurζSchlußgefahr durch die Bildung von Lotbrücken zwischen den Leiterbahnen entsteht.
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Die Anschlußflächen zeichnen sich durch exakt reproduzierbare Abmessungen aus, so daß sich auf ihnen im Schwall- oder Tauchbad kuppenföriaige Lotauflagen gleicher Höhe ausbilden. Dadurch wird eine sichere und zuverlässige Flip-Chip-Kontaktierung der anzulötenden Halbleiterbausteine gewährleistet. Me Zwischenschicht hat eine Punktion als Diffusionssperre und bewirkt somit eine erhöhte Zuverlässigkeit im Dauerbetrieb.
Im folgenden "wird ein Ausführungsbeispiel des erfindung3geniäßen Verfahrens an Hand der Zeichnung näher erläutert. Sämtliche Figuren stellen Schnittbilder dar.
Figur 1 zeigt einen Keramikträger 1, auf dessen oberer Seite eine Dünnfilmverdrahtung und auf dessen unterer Seite 3 eine Dickschichtverdrahtung hergestellt werden soll. In diesen Keramikträger 1 werden zunächst an den für Durchkontaktierungen vorgesehenen Stellen Löcher 4 eingebracht. Das Einbringen der Löcher 4, die einen Durchmesser von ca. 200/um auf v/eisen, erfolgt mit Hilfe von Laserstrahlen.
Figur 2 zeigt den Keramikträger 1 nach dem Aufdampfen einer ca. 70 nm dicken Haftschicht 5 aus Titan und einer darüber liegenden ca. 0,2 /um dicken Ankontaktierschicht 6 aus Gold. Das Aufdampfen erfolgt jeweils durch beidseitige Schrägbedampfung im Vakuum auf den in Rotation versetzten Keramikträger 1. Dadurch ist es möglich, die Haftschicht 5 und die Ankontaktierschicht 6 auf die obere Seite 2, die untere Seite 3 und auf die Wandungen der Löcher 4 aufzubringen.
Gemäß Figur 3 werden anschließend auf die obere Seite 2 und die untere Seite 3 des Keramikträgers 1 Photoresistschichten 7 bzw. 8 aufgebracht, die die Löcher 4 nicht abdecken. Im Bereich der Randzonen der Löcher 4 wird die Photoresistschicht wieder entfernt. Hierzu wird zunächst eine entsprechende Kon-
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taktmaske aufgelegt, die Randzonen belichtet und dann entwickelt, so daß um die Löcher 4 unbedeckte quadratische Randzonen mit ca. 300/um Seitenlänge entstehen. Auf diese Randzonen und auf die Wandungen der Löaher 4 v/ird dann eine ca. 10 ,um dicke Goldschicht 9 aufgebracht. Das Aufbringen der Göldschicht 9 erfolgt galvanisch in einem Goldbad, wobei die Ankontaktierschicht 6 als Kathode geschaltet ist.
Figur 4 zeigt den Keramikträger 1 nach dem Entfernen der Photoresistschicht 7 und 8 und dem Abätzen der nicht galvanisch verstärkten Bereiche der Haftschicht 5 und der Ankontaktierschicht 6. Das Abätzen erfolgt durch Eintauchen des Keramikträgers 1 in zwei verschiedene Ätzlösungen.
Gemäß Figur 5 werden anschließend die Löcher 4 auf der unteren Seite 3 des Keramikträgers 1 mit einer Gold-Dickschichtpaste 10 verschlossen. Das Einfüllen der Gold-Dickschichtpaste 10 in die Löcher 4 erfolgt durch Bedrucken mit Hilfe einer entsprechenden Siebdruckschablone. Anschließend wird die Gold-Dickschichtpaste 10 in einem Ofen, dessen Temperatur 1000 C nicht übersteigt, eingebrannt.
Figur 6 zeigt den Keramikträger 1 nach der Herstellung einer Dickschichtschaltung auf seiner unteren Seite 3· Hierzu wird zunächst auf die untere Seite 3 eine Siebdruckisolationsebene 11 aufgebracht, die an den einseitig geschlossenen Löchern 4 quadratische Durchkontaktierungsfenster mit ca. 150/um Seitenlänge offenläßt. Auf der Siebdruckisolationsebene 11 wird dann in bekannter V/eise eine mehrlagige Dickschichtverdrahtung erzeugt, indem abwechselnd Leiterbahnebenen 12, 13 und 14 und Isolationsebenen 15, 16 und 17 übereinander aufgedruckt und eingebrannt werden. Erfolgt die Weiterverdrahtung der Multichip-Verdrahtung über die Dickschichtverdrahtung, so können nach dem Einbrennen Metallstifte aufgelötet werden, welche die erforderlichen Verbin-
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düngen zu einer externen Verdrahtung herstellen. Es ist jedoch auch möglich, die Weiterverdrahtung über entsprechende Außenanschlüsse der Dünnfilmverdrahtung vorzunehmen.
Gemäß Figur 7 wird anschließend auf die obere Seite 2 dea Keramikträgers 1 eine ca. 0,05 /um dicke Grundschicht 18 aus Titan und darüber eine ca. 0,05 /Um dicke Kontaktierschicht aus Kupfer aufgedampft. Das Aufdampfen erfolgt wieder durch Schrägbedampfung im Vakuum mit rotierendem Keramikträger 1, so daß die Grundschicht 18 und die Kontaktierschicht 19 auch auf die Wandungen der Löcher 4 aufgebracht werden. Die Verwendung der Haftschicht 5 und der Ankontaktierschicht 6 anstelle der Grundschicht 18 und der Kontaktierschicht 19 ist nicht möglich, da beide Schichten beim Einbrennen der Gold-Dickschichtpaste 10 ineinander diffundieren und danach nicht mehr abgeätzt werden können. Wie es in Figur 8 dargestellt ist, wird anschließend auf die obere Seite 2 des Keramikträgers 1 eine Photolackschicht 20 aufgebracht, durch eine entsprechende Kontaktmasice belichtet und entwickelt, .so daß ein Negativbild der Dünnfilm-Verdrahtungsstruktur entsteht. Auf die von der Photolackschicht 20 nicht bedeckten Bereiche wird dann eine ca. 10/um dicke Leitschicht 21 aus Kupfer und eine darüber liegende ca. 3/um dicke Zwischenschicht 22 aus Nickel galvanisch abgeschieden. Bei der Abscheidung im Kupfer- bzw. Nickelbad ist die Kontaktierschicht 19 jeweils als Kathode geschaltet.
Nach Entfernung der Photolacksehicht 20 wird gemäß Figur 9 auf die obere Seite 2 des Keramikträgers 1 eine Photolacksehicht 23 aufgebracht. Diese Photolacksehicht 23 wird über eine entsprechende Kontaktmaske belichtet und entwickelt, so daß bis auf die späteren Anschlußflächen die gesamte Dünnfilm-Verdrahtungsstruktur nicht abgedeckt ist. Die gegenüber der Photolacksehicht 20 zusätzliche abgedeckten Bereiche der späteren Anschlußflächen sind kreisförmig mit einem Durchmesser von ca.
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150 /um. Auf die übrigen Bereiche der Dünnfilm-Verdrahtungsstruktur wird dann eine ca. 0,5 /um dicke lotabweisende Schicht 24 aus Chrom galvanisch abgeschieden.
Gemäß Figur 10 wird anschließend die Photolackschieht 23 entfernt und die Grundschicht 18 und die Kontaktierschicht in den Bereichen, die nicht der Dünnfilm-Verdrahtungsstruktur entsprechen, durch Tauchen in zwei verschiedene Ätzlösungen abgetragen. Darauf werden die nicht verchromten Oberflächen der Anschlußflächen und die Elanken der Dünnfilm-Verdrahtungsstruktur mit einer ca. 0,2/um dicken Kontaktschicht 25 "bzw. Xorrosionsschutzschicht 26 aus Gold belegt. Das selektive Aufbringen der Kontaktschicht 25 und der Korrosionsschutz-'-schicht 26 erfolgt in einem nach dem Ionenaustauschprinzip arbeitenden stromlosen Goldbad. Durch Tauchen in ein Lotbad werden dann die Kontaktschichten 25 der Anschlußflächen mit einer Lotauflage belegt. Die verchromten VerdrahtungsOberflächen und Durchkontaktierungswandungen nehmen dabei kein lot an. Die so erzeugte Lotauflage ist kuppenförmig ausgebildet und weist eine Höhe von 28 bis 32/Ubi auf. Mit dieser ." geringen Höhentolerenz der Lotauflagen bereitet das Anlöten von Halbleiterbausteinen 27 keine Schwierigkeiten, so daß zuverlässige Flip-Chip-Verbindungen 28 entstehen,
5 Patentansprüche
10 Figuren
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Claims (3)

Patentansprüche
1. //erfahren zum Herstellen einer Multichip-Verdrahtung, die
aus einem Keramikträger mit durchkontaktierten Löchern, einer Dünnfilmverdrahtung auf einer Seite des Keramikträgers und einer mehrlagigen Dickschichtverdrahtung auf der anderen Seite des Keramikträgers besteht, wobei zunächst die Löcher in den Keramikträger eingebracht werden, dadurch ge kennzeichnet , daß die Wandungen der Löcher (4) und die Randzonen der Löcher (4) auf der einen Seite (2) des Keramikträgers (1) metallisiert und galvanisch verstärkt v/erden, die Löcher (4) auf der anderen Seite (3) des Keramikträgers (1) durch Einfüllen und Einbrennen einer Dickschichtpaste (10) verschlossen werden und daß dann die mehrlagige Dickschichtverdrahtung (11 bis 17) und die Dünnfilmverdrahtung (18, 19, 21, 22, 24, 25, 2£) nacheinander hergestellt werden.
2. Verfahren nach Anspruch 1, dadurch gekenn zeich net , daß sur Metallisierung der Wandungen und der Randzonen der Löcher (4) auf beide Seiten (2 und 3) des Keramikträgers (1) und auf die Wandungen der Löcher (4) eine Haftschicht (5) und darüber eine Ankontaktierschicht (6) aufgedampft oder aufgestäubt werden, die Ankontaktierschicht (6) im Bereich der Wandungen und der Randaonen der Löcher (4) galvanisch verstärkt wird und daß dann die nicht verstärkten Bereiche der Haftschicht (.5) und der Ankontaktierschicht (6) abgeätzt werden.
3. Verfahren nach Anspruch 2, dadurch gekennzeich net , daß die Haftschicht (5) aus Titan gebildet wird und daß die Ankontaktierschicht (6) und die galvanische Verstärkung (9) aus Gold gebildet werden.
VPA 9/731/4014 -9-
609812/0591
Verfahren nach einem der Ansprüche 1 "bis 3, dadurch gekennzeichnet , daß zur Herstellung der Lünnfilmverdrahtung auf die eine Seite (2) des Keramikträgers (1) eine Grundschicht (18) und darüber eine Kontaktierschicht (19) aufgedampft oder aufgestäubt v/erden, die Dünnfilm-Verdrahtungsstruktur durch galvanische Abscheidung einer Leitschicht (21), einer Zwischenschicht (22) und einer lotabweisenden Schicht (24) gebildet wird, wobei sämtliche Anschlußflächen bei der Abscheidung der lotabweisenden Schicht (24) abgedeckt sind, daß die freiliegenden Bereiche der Grundschicht (18) und der Kontaktierschicht (19) abgeätzt werden und daß dann die Anschlußflächen durch »selektive stromlose Metollabscheidung mit einer lötfähigen Kontaktschicht (25) bedeckt werden.
Verfahren nach Anspruch 4, dadurch gekennzeicli net , daß die Grundschicht (18) aus Titan, die Kontaktierschicht (19) au:-3 Kupfer, die Leitschicht (21) aus Kupfer, die Zwischenschicht (22) aus nickel, die lotabweisende Schicht (24) aus Chrom und die lötfähige Kontaktschicht (25) aus Gold gebildet wird.
VPA 9/731/4014
609812/0591
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Cited By (2)

* Cited by examiner, † Cited by third party
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EP0170122A2 (de) * 1984-07-30 1986-02-05 General Electric Company Verlustarme Vielschicht-Schaltungsplatte aus Silicium
DE102004030800A1 (de) * 2004-06-25 2006-01-26 Epcos Ag Verfahren zur Herstellung einer keramischen Leiterplatte

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0170122A2 (de) * 1984-07-30 1986-02-05 General Electric Company Verlustarme Vielschicht-Schaltungsplatte aus Silicium
EP0170122A3 (de) * 1984-07-30 1987-04-01 General Electric Company Verlustarme Vielschicht-Schaltungsplatte aus Silicium
DE102004030800A1 (de) * 2004-06-25 2006-01-26 Epcos Ag Verfahren zur Herstellung einer keramischen Leiterplatte
US7951301B2 (en) 2004-06-25 2011-05-31 Epcos Ag Method for producing a ceramic printed-circuit board
DE102004030800B4 (de) * 2004-06-25 2017-05-18 Epcos Ag Verfahren zur Herstellung einer keramischen Leiterplatte

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