JPS5836515B2 - マルチチツプハイセンノセイサクホウホウ - Google Patents

マルチチツプハイセンノセイサクホウホウ

Info

Publication number
JPS5836515B2
JPS5836515B2 JP50109883A JP10988375A JPS5836515B2 JP S5836515 B2 JPS5836515 B2 JP S5836515B2 JP 50109883 A JP50109883 A JP 50109883A JP 10988375 A JP10988375 A JP 10988375A JP S5836515 B2 JPS5836515 B2 JP S5836515B2
Authority
JP
Japan
Prior art keywords
layer
ceramic substrate
film wiring
holes
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50109883A
Other languages
English (en)
Other versions
JPS5153267A (ja
Inventor
ワイツエ アルツール
ザプナロウ ミヒアイル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE19742443287 external-priority patent/DE2443287C3/de
Application filed by Siemens AG filed Critical Siemens AG
Publication of JPS5153267A publication Critical patent/JPS5153267A/ja
Publication of JPS5836515B2 publication Critical patent/JPS5836515B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4053—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques
    • H05K3/4061—Through-connections; Vertical interconnect access [VIA] connections by thick-film techniques for via connections in inorganic insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0347—Overplating, e.g. for reinforcing conductors or bumps; Plating over filled vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/20—Details of printed circuits not provided for in H05K2201/01 - H05K2201/10
    • H05K2201/2081—Compound repelling a metal, e.g. solder
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/0542—Continuous temporary metal layer over metal pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/245—Reinforcing conductive patterns made by printing techniques or by other techniques for applying conductive pastes, inks or powders; Reinforcing other conductive patterns by such techniques
    • H05K3/246—Reinforcing conductive paste, ink or powder patterns by other methods, e.g. by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
    • H05K3/4667—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders characterized by using an inorganic intermediate insulating layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 この発明は貫通接触孔を持つセラミック基板、その一側
に釦ける薄膜配線釦よび他側に釦ける多層の厚膜配線と
から成るマルチチップ配線を捷ず？をセラミック基板中
に設けることにより製作する方法に関する。
かかる方法は、「ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎ
ｏｌｏｇｙ ，Ｊ１９７１年５月号３８乃至４２頁に釦
いて既に公知である。
之によればレーザ光線により穿孔されたセラミック基板
に１ず一側に多層の厚膜配線を備える。
続いてセラミック基板の反対側をメッキし、かつ半導体
部品に対する端子面を持つ薄膜配線なホトエッチングに
よって作る。
次に最後の製作ステップに釦いて穿孔の壁を無電流でメ
ッキし続いて電気メッキで厚くすることにより貫通接触
を生じる。
セラミック基板中の穿孔は、後で貫通接触のためメッキ
できるように、全厚膜配線を貫通させねばならない。
之により必要な収容密度を得るのに３０乃至４０係の面
積損失を来たす。
更に厚膜配線のパターンを穿孔により乱し、場合によっ
ては厚膜技術の現状に釦いては充分な生産量をもっての
製作不可能な程の層数が必要となる。
従ってこの発明の目的は、高い生産量をもって極めて高
い収容密度のマルチチップ配線を製作可能にし、公知の
方法を改善することにある。
この目的を達或するためこの発明によれば、冒頭に述べ
た形式の製作方法に釦いて、孔の壁釦よびセラミック基
板の一側上の孔の縁領域をメッキし、電解により強固に
し、セラツク基板の他側にかいて孔を厚膜ペーストの充
填、焼付げにより閉鎖し、次に多層の厚膜配線Ｄよび薄
膜配線を順次に作るのである。
この発明の方法の利点は特に、最初に作られ次に一側を
閉鎖された貫通接触が配線平面を必要とせず、よって多
層の厚膜配線を可能の最犬の収容密度で実現できる点で
ある。
その結果多層厚膜配線のパターンが簡単化することによ
り一層面積の節約が行われ、レイアウト設定が著しく容
易である。
他の利点は、半導体部品に対する端子面を持つ敏感な薄
膜配線が最終工程に釦いて作られることにある。
従って引続く工程による損傷が除かれる。
すなわち顕微鏡標本作戒的の作業の著しい簡易化が達威
され、高い生産量が保証される。
セラミック基板の両側に釦ける孔の壁釦よび縁領域をメ
ッキするため、接着層あ−よびその上に接触層を蒸着し
或は吹付け、接触層は孔の壁釦よび縁領域で電解により
強固にし、次に接着層ふ−よび接触層の強固にされない
範囲をエッチングすると良い。
この際接着層はチタン、接触層は金、電解による強化は
やはり金から形或すると有利である。
接着層釦よび接触層を蒸着し或は吹付けることにより、
貫通接触する孔にかいて、無電流析出の層よりも金属被
覆部分の著しく良好な接着強度が得られる。
この発明による方法の優れた実施例は、セラミック基板
の一倶ｌに薄膜配線を作るため、基層釦よびその上に接
触層を蒸着し或は吹付け、薄膜配線構造は、導電層、中
間層あ−よびはんだ拒否層の電解析出により形威し、そ
の際はんだ拒否層の析出の際全端子面を蔽い、基層釦よ
び接触層の自由範囲はエッチングし、次に端子面を選択
的の無電流金属析出によりはんだづげ可能の接触層で蔽
うのである。
この際基層はチタン、接触層は銅、導電層ハ銅、中間層
はニッケル、はんだ拒否層はクローム、はんだづけ可能
の層は金から形成すると有利である。
すなわちこのようにして作られた薄膜配線は、表面には
んだ拒否層を持つ導体路、釦よびはんだづげ可能の接触
層を表面に持つ端子面を持つ。
従って導体路の間にはんだのブリッジの形或による短絡
の惧れ無しに、端子面をフラツドバット或は浸漬バット
中で選択的にはんだで被覆することができる。
端子面は正確に復製可能の寸法によって優れているので
、その上にフラツドバット或は浸漬バット中で同じ高さ
の、ドーム形のはんだ被覆が形或される。
之によりはんだづけされるべき半導体部品の確実で信頼
できるフリップチップ接触が保証される。
中間層は拡散阻止作用を持ち、従って連続動作中高い信
頼性を与える。
次に図示実施例についてこの発明を詳説する。
全図は断面図である。
第１図にも−いて１はセラミック基板を示し、その上側
２に薄膜配線、下側３に厚膜配線を設けるのである。
このセラミック基板１中に最初に、貫通接触のため予定
された箇所に孔４を設ける。
ほ？２００μｍ直径の孔はレーザ光線によって作られる
。
第２図はチタンから戒るほぽ７０μｍ厚さの接着層５訃
よびその上に金から或るほぼ０．２μｍ厚さの接触層６
を蒸着した後のセラツク基板１を示す。
蒸着は真空中で回転するセラミック基板に両側からの斜
め蒸着によって行われる。
之により接着層５、接触層６を、上側２、下側３，ｌ＝
−よび孔の壁に施すことが可能である。
第３図によりセラツク基板１の上側２釦よび下側３上に
、孔４を蔽わないホトレジスト層７，８が施こされる。
孔４の縁領域の範囲のホトレジスト層７を除去する。
そのために捷ず対応する接触マスクを乗せ、縁領域を照
射し、次いで現像する。
よって孔４の周わりの辺の長さがほぼ３００μｍの蔽わ
れない方形の縁領域が生じる。
次に孔４のこの縁領域ふ・よび壁上にほぼ１０μｍ厚さ
の金層９を設ける。
この金層９は金バット中で接触層６を陰極として電解に
よって被着される。
第４図はフォトレジスト層７，８の除去、釦よび接着層
５、接触層６の電解によって強化されない範囲をエッチ
ング除去した後の七ランク基板１を示す。
エッチングはセラミック基板を２種の異なるエッチング
溶液に浸すことによって行われる。
第５図によれば続いて孔４を基板の下側３に卦いて金厚
膜ペースト１０によって閉鎖する。
金厚膜ペーストとしては例えばデュポン社の組成８ ７
８ ０金ペースト、或はエレクトロ、サイエンス、ラ
ボラトリの組戒８８１０の金ペーストを使用する。
孔４への金厚膜ペースト１０の充填は、対応するスクリ
ーン捺染型板を用いて圧入することにより行う。
続いて金厚膜ペーストを１０００℃を越えない温度の炉
中で焼つげる。
第６図は千側３に厚膜配線を作った後のセラミック基板
を示す。
このために１ず下側３にスクリーン捺染絶縁千面１１を
設ける。
之は一側が閉鎖された孔４に沿って、ほぼ１５０μｍの
辺の長さを持つ方形貫通接触窓が開けてある。
続いて絶縁面１１上に公知の仕方で、交互に導体路乎面
１２，１３，１４、釦よび絶縁平面１５，１６．１７を
上下に押しつげかつ焼付けることにより多層の厚膜配線
が作られる。
マルチチップ配線を厚膜配線を経て更に結線する場合、
焼付け後金属ピンをは？だづげし、之により外部の配線
への必要な接続を行うことができる。
しかし薄膜配線の対応する外部端子を経て更に結線を行
うことも可能である，第７図によれば続いてセラミック
基板１の上側２上に、チタンから或るほぼ０．０５μｍ
厚さの基層１８、その上に銅から或るほぼ０．０５μｍ
厚さの接触層１９を蒸着する。
蒸着はやはり真空中で回転するセラミック基板１への斜
め蒸着によって行われ、よって基層１８釦よび接触層１
９は孔４の壁にも施される。
これらの基層１８、接触層１９の代りに接着層５、接触
層６を使用することはできない。
これら両層は金厚膜ペニスト１０の焼付けの際互に拡散
し以後もはやエッチングできないからである。
第８図に示すように、続いてセラツク基板の上側２にホ
トレジスト層２０を設け、対応する接触マスクを通して
照射し現像すれば、薄膜配線構造の陰画が生じる。
次にホトレジスト層２０で蔽われない範囲上に、銅から
或るほぼ１０μｍ厚さの導電層２１、釦よびその上にニ
ッケルから威るほぽ３μｍ厚さの中間層２２を電解析出
する。
銅或はニッケルバット中の析出の際接触層１９は陰極と
して接続される。
第９図によればホトレジスト層２０の除去後、基板の上
側２上にホトレジスト層２３を施し、之を対応する接触
マスクを経て照射し現像し、よってその後の端子面１で
全薄膜配線構造は蔽われない。
ホトレジスト層２０に対して付加的に蔽われた後での端
子面の範囲はほぼ１５０μｍ直径の円形である。
次に薄膜配線構造の残りの範囲上に、クロームから戊る
ほぽ０．５μｍ厚さのはんだ拒否層２４が電解析出され
る。
第１０図によれば続いてホトレジスト層２３を除去し、
しかして基層１８釦よび接触層１９は、薄膜配線構造に
対応しない範囲が、２種の異なるエッチング溶液中に浸
すことにより除去される。
その上に端子面のクロームメッキされない表面、釦よび
薄膜配線構造の側縁を金から或るほぼ０．２μｍ厚さの
接触層２５或は耐蝕層２６で被覆する。
接触層２５釦よび耐蝕層２６の選択的の設置は、イオン
交換原理により動作する無電流の金バット中で行われる
。
次にはんだ溶液中に浸すことにより端子面の接触層２５
ははんだ被覆によって蔽われる。
その際クロームメッキされた配線表面ふ・よび貫通接触
壁ははんだを受付けない。
このようにして生じたはんだ被覆はドーム形をなし、２
８乃至３２μｍの高さを持つ。
はんだ被覆のかかる小さい高さ裕度は半導体部品２７の
はんだづけに困難を生ぜず、よって許容できるフリップ
チップ接続２８が戒立する。
【図面の簡単な説明】
図面は、第１図の穿孔された基板から第２図乃至第９図
に順次に示す製作作業工程を経て第１０図の完成された
配線構造に達する１でを断面図で示したものである。 図に釦いて１は基板、２は薄膜配線を設けられる上側、
３は厚膜配線を設けられる下側、４は貫通接触孔、５は
接着層、６は接触層、７，８はホトレジスト層、９は金
層、１０は孔の下端を閉鎖する金ペースト、１１〜１７
は厚膜配線構造、１８，１９，２１，２２．２４〜２６
は薄膜配線構造、２０．２３はホトレジスト層、２１は
接続される半導体部品、２８は接続部である。

Claims (1)

    【特許請求の範囲】
  1. １ 貫通接触を行う孔を持つセラミック基板と、その一
    側に釦げる薄膜配線と、他側に卦げる多層の厚膜配線と
    から成るマルチチップ配線の製作に当り、最初にセラミ
    ック基板に孔を設ける製作方法に訃いて、セラミック基
    板１の一側２に釦いて孔４の壁釦よび孔の縁領域をメッ
    キしかつ電解的に強化し、セラミック基板１の他側３に
    かげる孔４は厚膜ペースト１０の充填釦よび焼付げによ
    り閉鎖し、次に多層の厚膜配線１１乃至１７釦よび薄膜
    配線１２，１９．２１．２２．２４．２５，２６を順次
    に作ることを特徴とするマルチチップ配線の製作方法。
JP50109883A 1974-09-10 1975-09-10 マルチチツプハイセンノセイサクホウホウ Expired JPS5836515B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742443287 DE2443287C3 (de) 1974-09-10 Verfahren zum Herstellen einer Multichip-Verdrahtung

Publications (2)

Publication Number Publication Date
JPS5153267A JPS5153267A (ja) 1976-05-11
JPS5836515B2 true JPS5836515B2 (ja) 1983-08-09

Family

ID=5925331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50109883A Expired JPS5836515B2 (ja) 1974-09-10 1975-09-10 マルチチツプハイセンノセイサクホウホウ

Country Status (8)

Country Link
US (1) US4047290A (ja)
JP (1) JPS5836515B2 (ja)
BE (1) BE833267A (ja)
CA (1) CA1041207A (ja)
FR (1) FR2285048A1 (ja)
GB (1) GB1485569A (ja)
IT (1) IT1044032B (ja)
NL (1) NL7510293A (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4303798A (en) * 1979-04-27 1981-12-01 Kollmorgen Technologies Corporation Heat shock resistant printed circuit board assemblies
US4336088A (en) * 1980-06-30 1982-06-22 International Business Machines Corp. Method of fabricating an improved multi-layer ceramic substrate
US4302625A (en) * 1980-06-30 1981-11-24 International Business Machines Corp. Multi-layer ceramic substrate
US4544577A (en) * 1984-04-26 1985-10-01 E. F. Johnson Company Process for metallization of dielectric substrate through holes
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
EP0196865B1 (en) * 1985-03-27 1990-09-12 Ibiden Co, Ltd. Electronic circuit substrates
WO1987000686A1 (en) * 1985-07-16 1987-01-29 Nippon Telegraph And Telephone Corporation Connection terminals between substrates and method of producing the same
GB2188194A (en) * 1986-03-21 1987-09-23 Plessey Co Plc Carrier for high frequency integrated circuits
US4942076A (en) * 1988-11-03 1990-07-17 Micro Substrates, Inc. Ceramic substrate with metal filled via holes for hybrid microcircuits and method of making the same
DE4318339A1 (de) * 1993-06-02 1994-12-08 Philips Patentverwaltung Verschlossene Durchkontaktierung für ein Keramiksubstrat einer Dickschichtschaltung und ein Verfahren zur Herstellung derselben
US5527999A (en) * 1995-02-21 1996-06-18 Delco Electronics Corp. Multilayer conductor for printed circuits
US6571468B1 (en) * 2001-02-26 2003-06-03 Saturn Electronics & Engineering, Inc. Traceless flip chip assembly and method
US7377032B2 (en) * 2003-11-21 2008-05-27 Mitsui Mining & Smelting Co., Ltd. Process for producing a printed wiring board for mounting electronic components
DE102004030800B4 (de) 2004-06-25 2017-05-18 Epcos Ag Verfahren zur Herstellung einer keramischen Leiterplatte
US20130216779A1 (en) 2012-02-16 2013-08-22 University Of Tennessee Research Foundation Nanostructures from Laser-Ablated Nanohole Templates
US10159926B2 (en) 2015-09-11 2018-12-25 Ultra Small Fibers, LLC Tunable nanofiber filter media and filter devices
EP3419390A1 (en) * 2017-06-21 2018-12-26 Heraeus Deutschland GmbH & Co. KG Thick-film paste mediated ceramics bonded with metal or metal hybrid foils and vias
CN113316309A (zh) * 2021-04-23 2021-08-27 厦门理工学院 柔性线路板及其制备方法、装置以及计算机设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3756891A (en) * 1967-12-26 1973-09-04 Multilayer circuit board techniques
US3672986A (en) * 1969-12-19 1972-06-27 Day Co Nv Metallization of insulating substrates
GB1294373A (en) * 1970-03-18 1972-10-25 Ici Ltd Electrodes for electrochemical processes
US3619725A (en) * 1970-04-08 1971-11-09 Rca Corp Electrical fuse link
GB1378520A (en) * 1971-05-10 1974-12-27 Atomic Energy Authority Uk Metallising pastes
US3808681A (en) * 1971-08-31 1974-05-07 A Stricker Automatic pin insertion and bonding to a metallized pad on a substrate surface
US3808049A (en) * 1972-06-02 1974-04-30 Microsystems Int Ltd Multi-layer thin-film circuits
US3934336A (en) * 1975-01-13 1976-01-27 Burroughs Corporation Electronic package assembly with capillary bridging connection

Also Published As

Publication number Publication date
CA1041207A (en) 1978-10-24
IT1044032B (it) 1980-02-29
NL7510293A (nl) 1976-03-12
DE2443287A1 (de) 1976-03-18
DE2443287B2 (de) 1977-03-24
FR2285048A1 (fr) 1976-04-09
JPS5153267A (ja) 1976-05-11
US4047290A (en) 1977-09-13
FR2285048B1 (ja) 1980-04-30
BE833267A (fr) 1975-12-31
GB1485569A (en) 1977-09-14

Similar Documents

Publication Publication Date Title
JPS5836515B2 (ja) マルチチツプハイセンノセイサクホウホウ
US5262226A (en) Anisotropic conductive film
US3352730A (en) Method of making multilayer circuit boards
US5680701A (en) Fabrication process for circuit boards
KR20050020699A (ko) 양면 배선 회로 기판 및 그 제조 방법
JPS6331138A (ja) 半導体装置の製造方法
JPH07240434A (ja) バンプ電極、およびその製造方法
JP2003218286A (ja) 配線基板及び配線基板の製造方法
JP2000021916A (ja) 半導体装置とその製造方法
JPH04170036A (ja) 異方性導電膜の製造方法
JP2003273170A (ja) 両面配線テープキャリアの製造方法並びにこれを用いたテープキャリア
JPH0656861B2 (ja) 基板間接続子の製造法
TW202341832A (zh) 電路板結構的製作方法及所製成的電路板結構
JPH02277242A (ja) 半導体装置の製造方法
JPH0481877B2 (ja)
KR20070045797A (ko) 전해 도금 방식을 이용한 세라믹 소자의 전극 형성 방법
DE2443287C3 (de) Verfahren zum Herstellen einer Multichip-Verdrahtung
JP2795475B2 (ja) プリント配線板及びその製造方法
JP3130707B2 (ja) プリント基板およびその製造方法
JPH05251848A (ja) プリント配線板の製造方法
JPH02105596A (ja) 印刷配線板の製造方法
JPS63199487A (ja) 配線基板の製造方法
JPH02114694A (ja) 回路基板の製造方法
JPH05160572A (ja) 多層プリント配線板
JPS6285496A (ja) 回路基板の製造方法