DE2423846C2 - Verfahren zur Herstellung eines Transistors - Google Patents
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Description
Die Erfindung betrifft ein Verfahren zur Herstellung eines Transistors nach dem Oberbegriff des Anspruchs
1.
Durch ein solches bekanntes Verfahren (FUJITSU Scientific and Technical Journal, Band 8 (1972), Heft 4
(Dezember), Seiten 147 bis 168) wird ein Transistor geschaffen, der keinen besonderen Widerstandsbereich
aufweist.
Bei einem weiteren bekannten Transistor (DE-OS 14 265) enthält die Basiszone hochohmige Teile und
einen Teil mit niedrigerem spezifischen Widerstand, der durch Diffusion gebildet ist. Bei diesem bekannten
Transistor verläuft der Strompfad zwischen Emitterelektrode und Basiselektrode linienförmig, so daß der
Basisbahnwiderstand nur wenig verringert wird.
Der Erfindung liegt die Aufgabe zugrunde, das Verfahren gemäß dem Oberbegriff des Anspruchs 1 so
zu verbessern, daß es die Herstellung eines Transistors mit merklich verringertem Basisbahnwiderstand und
dadurch erhöhter Arbeitsgeschwindigkeit gewährleistet
Gelöst wird die Aufgabe durch die Merkmale des Kennzeichens des Anspruchs 1. Weiterbildungen der
Erfindung sind in den Unteransprüchen angegeben.
Die erfindungsgemäße Ausbildung führt dazu, daß der den Bahnwiderstand verringernde Widerstandsbereich
ίο nicht nur die Tiefe der Basiszone einnimmt, sondern
auch noch in den darunter liegenden Teil des Substrats eindringt und somit auch dort der dem verbreitertem
Strompfad entgegenstehende Widerstand verringert wird.
Das erfindungsgemäße Verfahren ermöglicht auch die Herstellung eines Transistors mit kleineren Mustern,
als sie mit einem Photoätzverfahren erzielbar sind.
Die Erfindung wird beispielhaft anhand der Zeichnung
erläutert, in der sind
F i g. 1 bis 4 Teilschnitte durch den Transistor zur Darstellung der Schritte, die bei der Herstellung des
Transistors angewendet werden, und
F i g. 5 eine graphische Darstellung der Verteilung der Veruareinigungskonzentration in dem erfindungsgemaß
hergestellten Transistor.
In das Substrat 50 aus η-Silizium wird Bor diffundiert,
um den Basiskontaktbereich BCund den Basisbereich B zu bilden. Bei dem Diffusionsvorgang wird ein
Siliziumdioxidfilm 51 gebildet, der anschließend entfernt wird. Darauf werden eine polykristalline Siliziumschicht
52, ein Siliziumnitridfilm 53 und ein Siliziumdioxidfilm 54 gebildet, siehe F i g. 1. Der Siliziumnitridfilm 53 und der
Siliziumdioxidfilm 54 werden durch chemischen Dampfniederschlag gebildet.
Anschließend werden gemäß F i g. 2 der Siliziumdioxidfilm 54, der Siliziumnitridfilm 53 und die polykristalline
Siliziumschicht 52 in einem solchen Muster entfernt, daß sie nur auf dem Bereich verbleiben, in dem
schließlich ein Emitterbereich E gebildet werden soll. Dann wird Bor durch Ionenimplantation injiziert. Die
Verunreinigung wird bis zu einer größeren Tiefe eingetrieben als die des Basisbereichs B, wie durch
unterbrochene Linien dargestellt, so daß ein Widerstandsbereich 55 entsteht.
Anschließend an die Bildung des Widerstandsbereichs 55 wird das Substrat einer Wärmebehandlung in einer
feuchten O2-Atmosphäre bei 1000cC unterworfen, um
die Verunreinigung von der polykristallinen Siliziumschicht 52 in den Basisbereich B zu diffundieren, so daß
ein Emitterbereich E gebildet wird, siehe F i g. 3. Ein Siliziumdioxidfilm 51a entsteht während dieses Verunreinigungsdiffusionsvorgangs.
Nach der Bildung des Emitterbereichs E werden der Siliziumdioxidfilm 54 und der Siliziumnitridfilm 53
entfernt, so daß ein Fenster im Basiskontaktbereich BC entsteht, und gemäß Fig.4 werden Elektroden,
beispielsweise aus Aluminium (Al) oder dgl. gebildet, d. h. eine Basiselektrode 56 und eine Emitterelektrode
57.
F i g. 5 zeigt die Verteilung der Verunreinigungskonzentration
relativ zur Tiefe der Grenzschicht von der Oberfläche des Halbleitersubstrats 50. Kurven a, b, c, d
und e zeigen Verteilungen der Verunreinigungskonzentrationen im Basiskontaktbereich BC, Basisbereich B,
Widerstandsbereich 55, Emitterbereich E und Kollektorbereich, d. h. der epitaxialen Schicht. Die Kurve c
zeigt die Verunreinigungskonzentrationsverteilung im Widerstandsbereich 55, der durch Ionenimplantation
gebildet ist Es ist erwünscht, die Verunreinigungskonzentrationsverteilungen
so zu wählen, daß eine maximale Verunreinigungskonzentration im Widerstandsbereich
55 nicht 1 - 1019 Atome/cm3, d. h. die Oberflächenverunreinigungskonzentration
des 3asisbereichs b. übersteigt, und daß die Kurvo c die Verunreinigungskonzentrationsverteüungskurve
b des Basisbereichs B im wesentlichen in der gleichen Tiefe kreuzt wie die, in
der sie die Verunreinigungskonzentrationsverteilungskurve ddes Emitterbereichs FkreuzL
Hierzu 2 Blatt Zeichnungen
Claims (3)
1. Verfahren zur Herstellung eines Transistors, bei dem eine Verunreinigung eines Leitungstyps selektiv
in ein Halbleitersubstrat (50) eingebracht wird, das den entgegengesetzten Leitungstyp aufweist, um
einen Basisbereich (B) zu bilden, eine Verunreinigung desselben Leitungstyps wie der Basisbereich
mit hoher Konzentration in einen Elektrodenherausführungsteil des Basisbereichs eingebracht wird, um
einen Basiskontaktbereich (BC) zu bilden, eine polykristalline Siliziumschicht (52), die eine Verunreinigung
mit zum Basisbereich entgegengesetztem Leitungstyp aufweist, selektiv auf einem gewünschten
Teil des Basisbereichs gebildet wird, die Verunreinigung durch Wärmebehandlung von der
polykristallinen Siliziumschicht in den Basisbereich eingebracht wird, um darin einen Emitter bereich (E)
zu bilden, wobei die polykristallinie Siliziumschicht wenigstens einen Teil des Emitterbereichs bildet,
und wenigstens ein Teil eines die Fläche des Halbleitersubstrats bedeckenden Isolierfilms (51)
entfernt wird, um ein Fenster zu bilden, durch das die Substratfläche freigelegt wird, dadurch gekennzeichnet,
daß wenigstens eine Isolierschicht (53) auf der polykristallinen Siliziumschicht
(52) gebildet wird, daß die Isolierschicht ebenso wie die darunterliegende polykristalline Siliziumschicht
selektiv weggeätzt werden, daß durch Ionenimplantation einer Verunreinigung desselben Leitungstyps
wie des Basisbereichs ein Widerstandsbereich (55) gebildet wird, wobei die Isolierschicht als Maske
dient, und daß die Eindringtiefe des Widerstandsbereichs größer als die des Basisbereichs (B) und
kleiner als die des Basiskontaktbereichts (BC) gewählt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verunreinigungskonzentrationen
des Widerstandsbereichs (55), des Basisbereichs (B) und des Emitterbereichs (E) auf einer im wesentlichen
gleichen Tiefe von der Oberfläche des Halbleitersubstrats gleich sind.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die maximale Verunreinigungskonzentration des Widerstandsbereichs (55) die
Oberflächenverunreinigungskonzentration des Basisbereichs (B) nicht übersteigt.
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Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
GB1545208A (en) * | 1975-09-27 | 1979-05-02 | Plessey Co Ltd | Electrical solid state devices |
US4026740A (en) * | 1975-10-29 | 1977-05-31 | Intel Corporation | Process for fabricating narrow polycrystalline silicon members |
US4026733A (en) * | 1975-10-29 | 1977-05-31 | Intel Corporation | Process for defining polycrystalline silicon patterns |
US3997367A (en) * | 1975-11-20 | 1976-12-14 | Bell Telephone Laboratories, Incorporated | Method for making transistors |
US4142926A (en) * | 1977-02-24 | 1979-03-06 | Intel Corporation | Self-aligning double polycrystalline silicon etching process |
JPS54128683A (en) * | 1978-03-27 | 1979-10-05 | Ibm | Method of fabricating emitterrbase matching bipolar transistor |
US4148133A (en) * | 1978-05-08 | 1979-04-10 | Sperry Rand Corporation | Polysilicon mask for etching thick insulator |
JPS55138877A (en) * | 1979-04-17 | 1980-10-30 | Seiko Instr & Electronics Ltd | Method of fabricating semiconductor device |
FR2454698A1 (fr) * | 1979-04-20 | 1980-11-14 | Radiotechnique Compelec | Procede de realisation de circuits integres a l'aide d'un masque multicouche et dispositifs obtenus par ce procede |
JPS55153377A (en) * | 1979-05-18 | 1980-11-29 | Matsushita Electronics Corp | Production of semiconductor device |
US4404737A (en) * | 1979-11-29 | 1983-09-20 | Tokyo Shibaura Denki Kabushiki Kaisha | Method for manufacturing a semiconductor integrated circuit utilizing polycrystalline silicon deposition, oxidation and etching |
US4329186A (en) * | 1979-12-20 | 1982-05-11 | Ibm Corporation | Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices |
DE2967588D1 (en) * | 1979-12-28 | 1986-04-24 | Ibm | Method for achieving ideal impurity base profile in a transistor |
US4309812A (en) * | 1980-03-03 | 1982-01-12 | International Business Machines Corporation | Process for fabricating improved bipolar transistor utilizing selective etching |
US4318751A (en) * | 1980-03-13 | 1982-03-09 | International Business Machines Corporation | Self-aligned process for providing an improved high performance bipolar transistor |
JPS56135975A (en) * | 1980-03-27 | 1981-10-23 | Seiko Instr & Electronics Ltd | Manufacture of semiconductor device |
JPS56146246A (en) * | 1980-04-14 | 1981-11-13 | Toshiba Corp | Manufacture of semiconductor integrated circuit |
US4347654A (en) * | 1980-06-18 | 1982-09-07 | National Semiconductor Corporation | Method of fabricating a high-frequency bipolar transistor structure utilizing permeation-etching |
JPS5758356A (en) * | 1980-09-26 | 1982-04-08 | Toshiba Corp | Manufacture of semiconductor device |
US4625391A (en) * | 1981-06-23 | 1986-12-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
US4572765A (en) * | 1983-05-02 | 1986-02-25 | Fairchild Camera & Instrument Corporation | Method of fabricating integrated circuit structures using replica patterning |
GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
US4803175A (en) * | 1987-09-14 | 1989-02-07 | Motorola Inc. | Method of fabricating a bipolar semiconductor device with silicide contacts |
US5227321A (en) * | 1990-07-05 | 1993-07-13 | Micron Technology, Inc. | Method for forming MOS transistors |
US5164340A (en) * | 1991-06-24 | 1992-11-17 | Sgs-Thomson Microelectronics, Inc | Structure and method for contacts in cmos devices |
JPH10233392A (ja) * | 1997-02-20 | 1998-09-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1544273A1 (de) * | 1965-12-13 | 1969-09-04 | Siemens Ag | Verfahren zum Eindiffundieren von aus der Gasphase dargebotenem Dotierungsmaterial in einen Halbleitergrundkristall |
CH442534A (de) * | 1966-07-08 | 1967-08-31 | Transistor Ag | Verfahren zur Herstellung eines Halbleiterelementes |
GB1153496A (en) * | 1966-07-25 | 1969-05-29 | Associated Semiconductor Mft | Improvements in and relating to Semiconductor Devices. |
BE756729A (fr) * | 1969-10-04 | 1971-03-01 | Soc Gen Semiconduttori Spa | Procede de production de dispositifs a |
GB1332932A (en) * | 1970-01-15 | 1973-10-10 | Mullard Ltd | Methods of manufacturing a semiconductor device |
GB1326997A (en) * | 1970-09-30 | 1973-08-15 | Rca Corp | Method of fabricating semiconductor devices |
US3719535A (en) * | 1970-12-21 | 1973-03-06 | Motorola Inc | Hyperfine geometry devices and method for their fabrication |
-
1974
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Also Published As
Publication number | Publication date |
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DE2423846A1 (de) | 1974-11-28 |
NL7406609A (de) | 1974-11-19 |
US3940288A (en) | 1976-02-24 |
DE2462644C2 (de) | 1982-03-04 |
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