DE2336821A1 - Transistoranordnung - Google Patents
TransistoranordnungInfo
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- 239000012212 insulator Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 229910052594 sapphire Inorganic materials 0.000 claims description 3
- 239000010980 sapphire Substances 0.000 claims description 3
- 229910052596 spinel Inorganic materials 0.000 claims description 3
- 239000011029 spinel Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 241001191009 Gymnomyza Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- HLXGRHNZZSMNRX-UHFFFAOYSA-M sodium;3-(n-ethyl-3,5-dimethylanilino)-2-hydroxypropane-1-sulfonate Chemical compound [Na+].[O-]S(=O)(=O)CC(O)CN(CC)C1=CC(C)=CC(C)=C1 HLXGRHNZZSMNRX-UHFFFAOYSA-M 0.000 description 2
- 206010061926 Purulence Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- General Physics & Mathematics (AREA)
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Description
SIEMENS AKTIENGESELLSCHAFT München, den 19.JUL11973
Berlin und Hünchen Wittelsbacherplatz
73/71Oi)
Transistoranordnung
Die Erfindung bezieht sich auf eine TraBistüranordnung mit
einer Halbleiterschicht auf einem isolierenden Substrat.
Eine Aufgabe der Erfindung besteht darin, eine Transistoranordnung,
bei der zwei Feldeffekttransistoren integriert sind, anzugeben.
Diese Aufgabe wird durch eine wie eingangs bereits erwähnte Transistoranordnung gelöst, die erfindungsgemäß dadurch
gekennzeichnet ist, daß die Anordnung einen Doppeltransistor umfaßt, daß eine gemeinsame Kanalzone vorgesehen ist, wobei
über dieser Kanalzone eine Gateisolatorschicht mit einer darauf befindlichen Gateelektrode angeordnet ist, daß an der
Kanalzone in einer Achse einander gegenüberliegend ein Sourcegebiet und ein Draingebiet eines Transistors und
in einer anderen Achse einander gegenüberliegend ein anderes Soureegebiet und ein anderes Draingebiet eines anderen
Transistors angeordnet sind.
Ein Vorteil einer erfindungsgemäßen Transistoranordnung ergibt
sich daraus, daß durch die erfindungsgemäße Integration.von
zwei Transistoren näherungsweise nur etwa 2/j5 der Fläche beansprucht
werden, die bei der Anordnung von zwei Feldeffekttransistoren nebeneinander benötigt würde.
Vorteilhafterweise ergibt sich bei der Verwendung der erfindungsgemäßen
Transistoranordnung in der Speichertechnik eine
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Kostenersparnis dadurch, daß auf einem Chip wesentlich mehr Speicherelemente untergebracht werden können.
Gemäß einer Weiterbildung der Erfindung sind die beiden Transistoren von unterschiedlichen Leitungstypen, wobei ein
Transistor ein "Deep-Depletion" Transistor ist.
Ein Vorteil einer solchen Anordnung ergibt sich daraus, daß immer jeweils ein Transistor des Doppeltransistors der
erfindungsgemäßen Transistoranordnung leitend ist, während jeweils der andere Transistor sperrt.
Weitere Erläuterungen sur Erfindung 'md zu deren Ausgestaltungen
gehen aus der Beschreibung und den Figuren bevorzugter AusführungsbeispieL e der Erfindung und ihrer
Weiterbildungen hervor.
Die Pigur 1 zeigt in scheiaatischer Darstellung eine Aufsicht auf eine erfindungsgemäße Transistoranordnung.
Die Pigur 2 zeigt in scheiaatischer Darstellung den in der Pigur 1 mit III bezeichneten Schnitt durch eine erfindungsgemäße
Transistoranordnung, wobei der durch den Schnitt dargestellte Transistor im gesperrten Zustand ist.
Die Pigur 3 zeigt in schematischer Darstellung den in der
Pigur 1 mit IV bezeichneten Schnitt durch eine erfindungsgemaße
Transistoranordnung, wobei der dargestellte Transistor im leitenden Zustand ist.
Die Pigur 4 zeigt in schematischer Darstellung den in der Pigur 3 bereits dargestellten Transistor, wobei sich dieser
Transistor im leitenden Zustand befindet.
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Die Pigur 5 zeigt in sehematischer Darstellung den im
Zusammenhang mit der Pigur 4 bereits dargestellten Transistor', wobei sich dieser Trasistor im gesperrten Zustand befindet.
Pigur 6 zeigt ein Scha/ltungssymbol einer erfindungsgemäßen
Transistüranordnung.
Mo Figur 7 zeigt das Schaltbild einer erfindungsgemäßen
Transistoranordnung mit einem Doppeltransistor als Speichertranoiötor.
Die Pigur 8 zeigt ein weiteres Schaltbild einer weiteren
erfindungsgemäßen Transistoranordnung mit einem Doppeltran
p.istor als Speichertransistor.
Die Pigur 1 zeigt die Aufsicht auf eine erfindungsgemäße
Transißtoranordnung. Mit 1 ist dabei die Kanalzone der einen Doppeltx'aiifustor umfassenden erfindungsgemäßen Transistoranordnung
.bezeichnet. Dabei besitzen die beiden Transistoren dos Doppeltransistors die Kanalzone 1 gemeinsam. So besteht
beispielsweise ein Transistor aus den Source- bzw. Draingebieten 5, 51 und der Kannlzone 1 und der andere Transistor
aus den Source- bzw. Draingebieten 4, 41 und."-der Kanalzone 1.
Die Figur 2 zeigt den in der Pigur 1 mit III bezeichneten
Schniti durch die Transistüranordnung, die aus dem Sourcebz\/.
Draingebiet 4, 41 und der Kanalsone 1 besteht. Mit 6 ist das Substrat bezeichnet, auf dem die gesamte Transistoronordnung
aufgebracht ist. Vorzugsweise besteht dieses elektrisch isolierende Substrat aus Saphir oder Spinell.
Auf ihm is1 eine Halbleitersehicht, vorzugsweise eine
eiiil·;rirtalline Siliziumschieht aufgebracht. Vorzugsweise
ist diese Schicht so dick, daß eine in ihr ausgebildete Inver.sionsschicht die gesamte Dicke der Schicht einnimmt.
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In dieser einkristallinen Siliziumschicht sind das Source-
bzw. DraingeMet 4 bzw. 41 eindiffundiert, zwischen diesen
beiden Gebieten ist die Kanalzone 1 angeordnet. In der aus der Figur 2 ersichtlichen Weise ist über der Kanalzone 1 die
Gateisolatorschicht 2, die beispielsweise aus SiO2 besteht
aufgebracht. Vorzugsweise besteht die Gateisolatorschicht aus einer SiOp-Sehicht und einer darauf befindlichen Si-JSf*-
Schicht (IWOS-Technik) bzw. aus einer SiO2~Schicht und einer
darauf befindlichen Al20.,-Schicht (MAOS-Technik). Auf der
Gateisolatorschicht ist die Gateelektrode 3 aufgebracht. Das Gebiet 4 ist mit der Elektrode 43 und das Gebiet 4I mit der
Elektrode 45 versehen. Die Elektrode 43 ist mit dem Kontakt y
44, die Elektrode 45 mit dem Kontakt 46 und die Gateelektrode 3 mit dem Kontakt 31 versehen.
In der Figur 3 ist der Schnitt IV (Figur 1) durch den anderen
Transistor, der aus dem Source- bzw. Draingebiet 5, 51 und der
Kanalzone 1 besteht, dargestellt. Mit 6 ist wiederum das beiden Transistoren gemeinsame Substrat, das vorzugsweise
aus Spinell oder Saphir besteht,bezeichnet. Auf diesem Substrat ist in der vorzugsweise aus einkristaHnem Silizium bestehenden
Halbleiterschicht das Source- bzw. das Draingebiet 5 bzw. 55 und die Kanalzone 1 angeordnet. Dabei sind die Gebiete
5 bzw. 55 diffundierte Gebiete der einkristallinen Siliziumschicht. Auf dieser Schicht sind, wie bereits in der
Figur 3 beschrieben, die Gateisolatorschicht 2 und die Gateelektrode 3 mit dem Kontakt 31 aufgebracht. Auf dem Gebiet 5
ist die Elektrode 53 mit dem Kontakt 54 und auf dem Gebiet 51 die Elektrode 55 mit dem Kontakt 66 aufgebracht.
Vorzugsweise sind die gemeinsame Kanalzone 1 N-dotiert,
die Source- bzw. Draingebiete 4 bzw. 41 P-dotiert und die Source- bzw. Draingebiete 5 bzw. 51 N -dotiert. Bei einer
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solchen Dotierung der einzelnen Gebiete stellt der Transistor
42 einen P-Typ-Traneiator und der Transistor 52 einen
N-Typ-Transistor (Deep-Depletion-Typ) dar.
Im folgenden soll nun die Funktionsweise der erfindungsgeinäßen
Transistoranordnung anhand der Figuren 2, 3» 4 und 5 beschrieben werden. Beim Anlegen einer pdsitiven Spannung +Ug
an den Gatekontakt 31 bildet sich in der Kanalsone 1 eine N-leitende Anreicherungsschicht 7 aus. Dies hat zur Folge,
daß der Transistor 52 (Figur 3) leitend ist, da die beiden
N+-Gebiete 5 und 51 durch die l^T-Anreicherungsschicht 7 verbunden
sind. Der Transistor 42 jedoch ist in diesem Falle gesperrt, da die beiden P+-Ge"foiete \t 41 durch zwei pn-Übergänge
voneinander isoliert sind (Fig. 2).
Liegt eine negative Spannung -Ug an dem Gatekontakt 31-an, so
bildet sich in der Kanalzone 1 ein P-leitender Kanal aus. In
den Figuren 4' und 5 ist dieser P-leitende. Kanal mit 8 bezeichnet.
Die Ausbildung dieses ß-leitenden Kanals hat zur
Folge, daß die beiden P+-Gebiete 4, 41 des Transistors 42
(Fig. 4) untereinander leitend verbunden sind. Dem^-gegenüber
sind die beiden N -Gebiete 5, 51 des Transistors 52 (Fig. 5) voneinander isoliert, da zweipn-Ubergänge vorhanden sind und
da sich unter dem P-leitenden Kanal eine Verarmungszonο
die sich bis zu dem isolierenden Substrat erstreckt ausbildet.
In diesem Beispiel ist der Transistor 42 ein Transistor vom P-Typ und der Transistor 52 ein sog. Deep-Depletion-Transistor
vom Ii-Typ .-
Bei einer bestimmten Gatespannung befindet sich also, wie oben geschildert, immer nur einer der beöen Transistortypen
im leitenden Zustand, was für die Anwendung in digitalen Schaltungen von großem Vorteil ist. Für den Fall, daß sowohl
der IT-Kanal als auch der P-Kanal-Transistor etwa den gleichen Innenwiderstand bei leitendem Zustand aufweisen sollen, ist
das Seitenverhältnis der aschteckförmigen Kanalzone gleich
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der Wurzel aus dem Verhältnis der mittleren Beweglichkeiten der beiden ladungsträgertypen ^^~T~lü^
zu wählen. In diesem Fall beträgt die Flächenersparnis, die der Doppeltransistor gegenüber zwei nebeneinander angeordneten
Transistoren bringt, etwa 40 fo.
Die Figur 6 zeigt ein Schaltsymbol für eine erfindungsgemäße
Transistoranordnung. Mit 31 ist dabei der beiden Transistoren gemeinsame GateelektrodenanachluQ bezeichnet.
Die Anschlüsse 44 bzw. 46 bezeichnen die Source- bzw. Drainanschlüsse
des Transistors 42 und die Anschlüsse 54 bzw. die Source- bzw. Drainanschlüsse des Transistors 52.
In der Figur 7 ist eine Schaltung mit einer erfindungsgemäßen· Transistoranordnung dargestellt. Die Schaltung stellt
z. B. ein assoziatives Speicherelement in MNOS-Technik oder
NAOS-Technilc dar. Das Speicherelement wird über den Auswahltransistor
9 ausgewählt. Zu diesem Zweck ist der Gateansclaluß
des Transistors 9 mit der Wortleitung 10 verbunden. Als eigentlicher Speichertransistor dient eine erfindungsgemäße
Transistoranordnung 11, wobei die Gateisolatorschicht beispielsweise in der MNOS-Technik, oder in der MAOS-Technik
üblichen Weise aufgebaut ist. Beim Lesen der gespeicherten Information "O" bzw. "1" ist immer ein Weg in der erfindungsgemäßen
Transistoranordnung leitend. Es fließt daher immer auf einer der beiden Digitleitungen 12 bzw. 13 Strom.
Ein solches, in der Figur 7 dargestelltes Speicherelement zeichnet; sich durch seine hohe Störsicherheit aus.
In der Figur 8 ist ein v/eiteres Beispiel für die Schaltung
eines assoziativen Speicherelenentes mit einer erfindungsgeuäßun
Transistoranordnung gegeben. Tn diesem Fall handelt es sich urn einen assoziativen Festspeicher. Die Information
wird in der erfind ungsgemäßen Transistoranordnung 14 ge-
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speichert. Beim Lesen der Information wirken der Transistor
15 und die erfindungsgemäße Transistoranordnung 14 als Eoinzidenzschaltung. Hur in dem Fall, bei dem die über die
Digitleitung 16 und 17 abgeirrte Information mit der in
der erfindungsgemäßen Transistoranordnung 14 gespeicherten Information übereinstimmt, 'ist der Transistor 15 in gesperrtem
Zustand.
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Claims (8)
- Patentansprücheί 1./Transistoranordnung mit einer Halbleiterschicht auf einem isolierenden Substrat, dadurch gekennzeichnet daß die Anordnung einen Doppeltransistor umfaßt, daß eine gemeinsame Kanalzone (1) vorgesehen ist, vrobei über dieser Kanalzone (1) eine Gateisolatorschicht (2) mit einer darauf befindlichen Gateelektrode (3) angeordnet ist, daß an die Kanalzone in einer Achse einander gegenüberliegend ein Sourcegebiet (4) und ein Draingebiet (41) eines Transistors (42) und in einer anderen Achse einander gegenüberliegend ein anderes Sourcegebie·!· (5) und ein anderes Draingebiet eines anderen Transistors (52) angeordnet ist.
- 2. Transistoranordnung nach Anspruch 1, dadurch g e k e η η zeichnet , daß das isolierende Substrat aus Spinell oder Saphir besteht.
- 3. Transistoranordnung nach Anspruch 1 oder 2, dadurch ge kennzeichnet , daß die Halbleiterschicht aus Silizium besteht.
- 4. Transistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die Gateisolatorschicht (2) aus SiO2 und/oder Si5N4 besteht.
- 5. Transistoranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß die Gateisolatorschicht (2) aus SiOp und/oder AIpO^ besteht.
- 6. Transistoranordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß die Kanalzone (1) !!"-dotiertYPA 9/712/2059409^86/1178bzw. P"~- dotiert, das Sourcegebiet (4) und das Draingebiet (41) P+- bzw. U+-dueiert und das andere Sourcegebiet (5) und das andere Draingebiet (51) IT - bzw. P -dotiert sind.
- 7. Assoziatives Speicherelement mit einer Transistoranoränung nach einem der Ansprüche 1 bis3» dadurch g e k e η η zeichnet , daß ein Auswahltransistor (9) vorgesehen ist, wobei der Transistor (9) über eine Wortleitung (10) steuerbar ist, daß die Transistoranordnung (11) mit dem Auswahltransistor (9) in Reihe geschaltet ist, wobei der Source- bzw. Drainanschluß des Auswahltransistors mit den parallel geschalteten Source- bzw. Drainanschlüssen der Transistorar...-rdnung in Reihe geschaltet ist, daß die Gateelektrode der Transistoranordnung mit der Wortleitung (10) verbunden ist, und daß je eine Digitleitung (12 bzw. 15) mit je einem Drain- bzw. Sourceanschluß der Transistoranordnung verbunden ist.
- 8. Assoziatives Speicherelement mit einer Transistoranordiiung nach einem der Ansprüche' 1 bis 3, dadurch g e k e η η zeichnet , daß das Gate eines Transistors (15) mit dem in Reihe geschalteten Source- bzw. Drainanschlüssen der Transistoranordnung (H) verbunden ist, daß je eine Digitleitung (16, 17) mit je einem Drain- bzw. Sourceanschluß der Tr ai si s tor anordnung mit der Leitung (18) verbunden ist, wobei der Transistor (15) im gesperrten Zustand ist, wenn Koinzidenz zwischen der in der Transistoranordnung gespeicherten Information und den an den Digitleitungen bestehenden Zuständen besteht.YPA 9/712/2059 409886/1178
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19732336821 DE2336821A1 (de) | 1973-07-19 | 1973-07-19 | Transistoranordnung |
| GB2373574A GB1448303A (en) | 1973-07-19 | 1974-05-29 | Transistor arrangements |
| NL7409397A NL7409397A (nl) | 1973-07-19 | 1974-07-11 | Transistorinrichting. |
| FR7424324A FR2258003B3 (de) | 1973-07-19 | 1974-07-12 | |
| LU70553A LU70553A1 (de) | 1973-07-19 | 1974-07-17 | |
| IT2529774A IT1017250B (it) | 1973-07-19 | 1974-07-18 | Disposizione di transistori su un substrato isolante |
| JP49083144A JPS5043849A (de) | 1973-07-19 | 1974-07-19 | |
| BE146728A BE817847A (fr) | 1973-07-19 | 1974-07-19 | Dispositif a transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19732336821 DE2336821A1 (de) | 1973-07-19 | 1973-07-19 | Transistoranordnung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE2336821A1 true DE2336821A1 (de) | 1975-02-06 |
Family
ID=5887458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19732336821 Pending DE2336821A1 (de) | 1973-07-19 | 1973-07-19 | Transistoranordnung |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS5043849A (de) |
| BE (1) | BE817847A (de) |
| DE (1) | DE2336821A1 (de) |
| FR (1) | FR2258003B3 (de) |
| GB (1) | GB1448303A (de) |
| IT (1) | IT1017250B (de) |
| LU (1) | LU70553A1 (de) |
| NL (1) | NL7409397A (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2403848A (en) * | 2003-07-08 | 2005-01-12 | Seiko Epson Corp | Semiconductor device |
-
1973
- 1973-07-19 DE DE19732336821 patent/DE2336821A1/de active Pending
-
1974
- 1974-05-29 GB GB2373574A patent/GB1448303A/en not_active Expired
- 1974-07-11 NL NL7409397A patent/NL7409397A/xx unknown
- 1974-07-12 FR FR7424324A patent/FR2258003B3/fr not_active Expired
- 1974-07-17 LU LU70553A patent/LU70553A1/xx unknown
- 1974-07-18 IT IT2529774A patent/IT1017250B/it active
- 1974-07-19 BE BE146728A patent/BE817847A/xx unknown
- 1974-07-19 JP JP49083144A patent/JPS5043849A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
Also Published As
| Publication number | Publication date |
|---|---|
| NL7409397A (nl) | 1975-01-21 |
| IT1017250B (it) | 1977-07-20 |
| JPS5043849A (de) | 1975-04-19 |
| GB1448303A (en) | 1976-09-02 |
| FR2258003A1 (de) | 1975-08-08 |
| LU70553A1 (de) | 1974-11-28 |
| BE817847A (fr) | 1974-11-18 |
| FR2258003B3 (de) | 1977-05-06 |
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