DE2256118B2

DE2256118B2 - Pseudohierarchisches Speichersystem

Info

Publication number: DE2256118B2
Application number: DE2256118A
Authority: DE
Inventors: John Edwin Burlington Vt. Gersbach
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1971-12-30
Filing date: 1972-11-16
Publication date: 1981-03-26
Also published as: IT969982B; CA958486A; DE2256118C3; GB1347438A; JPS4878837A; JPS5323982B2; DE2256118A1; US3736574A; FR2166226A1; FR2166226B1

Description

Die Erfindung bezieht sich auf ein pseudohierarchisches Speichersystem nach dem Oberbegriff des Anspruchs I.

κ Monolithische Speichersysteme sind üblicherweise aus Halbleiterplättchen, auf denen die Speicherzellen angeordnet sind, aufgebaut Außer den matrixanig angeordneten Speicherzellen befinden sich auf dem Halbleiterplättchen weiterhin Hilfsschaltungen wie Decodierer und Dateneingabe-//usgaberegister und Adressierungsschaltungen. Die Hilfsschaltungen wurden gemäß der älteren Anmeldung P 22 30 686.1-53 in unerregtem Zustand gehalten, und die Hilfsschaltungen eines bestimmten HalWeiterplättchens oder einer Zeile auf einem Halbleiterplättchen wurde erst und nur dann erregt, wenn eine bestimmte Speicherstelle adressiert wurde.

In diesen Speichersystemen wurden nach jedem Einschreiben in oder Auslesen aus der adressierten Zelle die zugehörigen Htifsschaltungen abgeschaltet, d. h. von der Stromzufuhr getrennt, so daß es vor jeder Leseoder Schreiboperation erforderlich war, zunächst die zugehörigen Hilfsschaltungen wieder zu erregen. Dieses wiederholte anfängliche Erregen der Hilfsschaltungen

« nahm jeweils eine beträchtliche Zeit in Anspruch, die, aufaddiert, zu einer wesentlichen Geschwindigkeitsverminderung der Operation des Rechners führte. Die Operationsgeschwindigkeit ist jedoch einer der wesentlichsten Faktoren für die Leistungsfähigkeit und den

Wert eines Rechners.

Der Erfindung liegt die Aufgabe zugrunde, ein Speichersystem der eingangs genannten Art zu erstellen, welches derartige Geschwindigkeilsverluste vermeidet. Das erfindungsgemäße Speichersystem soll

<>■> die Arbeitsgeschwindigkeit digitaler Rechner erhöhen, indem es die für die Erregung der Hilfsschaltungen auf dem Chip bei Lese- und Schreiboperationen wiederholt erforderlichen Zeiten immer dann vermeidet, wenn

Zugriff auf eine Speicherzelle in derselben Chip/eile ausgeübt wird, in welcher sich auch die vorher adressierte Zelle befindet. Da es relativ selten vorkommt, daß nacheinander adressierte Zellen sich in verschiedenen Chipzeilen befinden, wird die für die Erregung der Hilfsschaltungen erforderliche Zeit bei der überwiegenden Mehrzahl aller Operationen vermieden.

Die erfindungsgemäße Lösung der Aufgabe besteht im Kennzeichen des Patentanspruchs 1.

Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Kennzeichen der Unteransprüche.

Damit wird der Voiteil einer höheren Arbeitsgeschwindigkeit des Speichers und damit des Rechners erzielt. Durch das Vermeiden der Erregungs-, d.h. Einschwingzeit aller Hilfsschaltungen auf dem Chip wird die Zugriffszeit bei jedem Operationszyklus von ungefähr 60 Nanosekunden auf etwa 40 Nanosekunden verringert, und die Zykluszeit wird von ungefähr 100 Nanosekunden auf etwa 80 Nanosekunden verkürzt im Vergleich zu seitherigen ähnlichen digitalen Rechnern, bei welchen die erregten Hi'fsschaltungcn nach jeder Operation abgeschaltet wurden. Das erfindun_o3gemäße Speichersystem hat eine wesentliche Erhöhung der Operationsgeschwindigkeit und damit des Wertes des Rechners zur Folge.

Die Erfindung wird anhand der Zeichnungen im einzelnen erläutert. Es zeigt

F i g. 1 in einem Blockdiagramm die Anordnung einer jeden Karte eines erfindungsgemäßen Speichersystems,

Fig.2 in einem Blockdiagramm die Anordnung auf jedem Chip

Fig.3 in einem Schaltbild den Leistungstor-Emitterdecodierer,

Fig.4 in einem Schaltbild den Leistungstor-Emitter- M schalter,

Fig.5 in einem Schallbild den Leistungsior-Basisdecodierer,

F i g. 6 in einem Schaltbild einen von 16 Leistungslortreibern.

F i g. 7 in einem Schallbild eine der Strombezugsquellen.

Fig.8 in einem Schaltbild den Chip-Emitlerdecodierer, der im wesentlichen dem Chip-Basisdecodierer ähnlich ist.

F i g. 9 in einem Schaltbild den Chip-Emitterschalter.

Fi g. lOtin schematischesSchaltbiU der Wortmatrix,

F i g. 11 ein schematisches Schaltbild des Bitdecodierers,

Fig. 12 ein Schaltbild der Bitmatrix.

Fig. 13 ein Schaltbild der Dateneingabe/ausgäbeschaltung.

Fig. 14 b einem Schaltbild eine einzelne Speicherzelle und die Verbindungen ihrer Bitleitungen zur Bitmatrix, v>

Fig. 15 schematisch die Anordnung von Speicherzellen, Teilen der Bitmatrix und Verbindungen der Dateneingabe-/-ausgabeschaltung und

Fig. 16 in einem logischen Blockdiagramm die Schaltung zur Verzögerung des Arbeitszyklus, sobald m> die gegenwärtig zur Stromversorgung gewählte PG-Lcitung sich von tier vorher gewählten unterscheidet.

Gesamt Unordnung

Da', ·.i/rii'üliiiite Ausfuhrungsbeispicl eines Speicher- *ί systems nach dem Krfindungsgedanken umfaßt 72 Karlen, von denen jede 32K Informationsbits, insgesamt 25hK B>tes für das .'estern speichern kann. Die Anordnung einer jeden Karte ist in dem Blockdiagramm der Fig. I gezeigt. Jede Karte umfaßt eine Anordnung I von 16 Moduln 2 mit je vier Chips 3, se daß dip Anordnung 1 aus insgesamt b4 Chips 3 besteht, die in Ib Zeilen und 4 Spalten angeordnet sind.

Zu einem LeisiungsioriPGJEniitterdecodierer 4 führen zwei Adreßejngangsleitungen 5 und der Decodierer decodiert die beiden Adressen zur Betätigung einer der vier Ausgangsieitungen 6, die einen Leistungstor-Emitterschalter 7 speisen. Dieser hat vier Ausgangsleitungen 8. Außerdem ist ein Leistungstor-Basisdecodierer 9 mit zwei Adreßeingangsleitungen 10 und vier Ausgangsleitungen U vorgesehen. Die beiden Eingangsadressen werden durch den PG Basisdecodierer 9 zur Erregung einer der vier Ausgangsleitungen Ϊ1 decodiert. Die Ausgangsleitungen 8 des PG Emitterschalters 7 und die Ausgangsleitungen 11 des PG Basisdecodierers 9. führen zu einer Matrix von 16 Leistungstortreibern 12. Von jedem dieser Treiber führt eine entsprechende Leistungstor-Leitung 13.

Jede PG Leitung 13 ist mit einer Zei'-:: von vier Chips 3 so verbunden, dcß bei Erregung einer cJlt PG-Leitungen 13 eine ganze Zeile von Chips 3 mit Strom versorgt wird. Ein einzelnes Chip 3 der erregten Zeile wird durch Erregung einer der vier Spaltenauswahltreiber 14 gewählt die durch einen Taktimpulseingang 15 und zwei Adreßeingangsleitungen 16 gesteuert werden. Von jedem der vier Spal'.enauswahltreiber 14 führt eine Spaltenauswahlleitung 17 zu einer entsprechenden Spalte der 16 Chips 3.

Jedes Chip 3 umfaßt gemäß späterer genauerer Beschreibung eine monolithische Anordnung von 512 Speicherzellen, die je ein Informationsbit speichern können. Für die meisten Lese- und Schreiboperationen wird auf die Speicherzellen in nebeneinanderliegender Folge Zugriff ausgeübt, so daß die gegenwärtig adressierte Speicherzelle in derselben Zeile des Chips 3 liegt wie die vorher adressierte.

Bei früher gebräuchlichen Anordnungen wurde nach jeder Lese- oder Schreiboperation an einer Speicherzt! Ic die erregte PG Leitung 13 abgeschaltet, um die ausgewählte Zeile der Chips 3 auf einen niedrigen Strompegel zu bringen. Dazu mußte zu Beginn einer jeden Operation die gewählte Zeile der Chips 3 auf einen hohen Strompegel gebracht werden, i-'ür diese Stromversorgung der gewählten Zeile der Chips 3 für jede Operation wurde eine beträchtliche Zugriffszeit benötigt und dadurch die Arbeitsgeschwindigkeit des Rechners heruntergesetzt.

Nach der vorliegenden Erfindung wird die erregte Leistungstor-Leitung 13 und die gewählte Zeile der Chips 3 nach jeder Lese- und Schreiboperation nicht wieder vom Strom getrennt, sodern statt dessew ununterbrochen so lange in einem konstanten Stromerregungszustand gehalten, wie die gegenwärtig adressierten Zellen innerhalb derselben gewählten Zeile /on Chips 3 liegen.

Wenn die gegenwärtig adressierte Zelle nicht innerhalb derselben Zeile der Chips 3 liegt wie die vorher adressierte Zellen, wird die Leistungstor-Leitung 13, die der Chipzeile entspricht, welche die vorher adressierte Zelle enthüll, abgeschaltet und eine neue PG Leitung Π entsprechend der neuen dir '»r^enwäriig üdrcsaii'i 10 ZtHe enthaltenden Chip/eile erregt.

In diesem Fall wird das Signal für den Taktimpulscingang 15. welches der Operations/yklus zeitlich einteilt, so verzögert. daß es sich der für die Erregung einer neuen PCi Leitung Π und einer neuen Chip/eile

notwendigen zusätzlichen /iigrillszeit anpaßt. Da dieser Fall jedoch während der Ausführung eines Programmes relativ selten vorkommt, hut das Speichersystem nach dem Erfindungsgedanken bei den meisten Lese- und Schreiboperationen eine wesentlich kürzere Zugriffsund Zykluszeit, als man sie mit konventionellen Anordnungen erreichen könnte und gestattet dadiir.'h eine höhere Arbeitsgeschu indigkeil des Rechners.

Nach der Darstellung in I i g. I enthält jede Karte weiter einen Daicneingangspulfer 18 mit zu allen 64 Chips 3 auf der Karte laufenden Ausgangsleitungen 19 und einer Datcneingangslcitung 20. |cdc Karte umfaßt außerdem einen Leseverstärker 21 mit von allen b4 Chips 3 auf der Karte kommenden Eingängen 22 und einer Datenausgangsleitung 23. |cde Karte enthält weiter einen Lese/Schrcibpuffer 24 mit einer I.esc/ Schreibinslruktionseingangsleiüing 25 und den /u allen b4 Chips 3 auf der Karte laufenden Alisgangsleitungen 26. Weiter befinden sich auf der Karte 9 /ellenadrcßpuf fpr 07 mit iirMin

Ausgangsleitungcn 29. die zu allen Chips 3 auf der Karte führen.

Anordnung eines jeden Chips 3

I i g. 2 zeigt die Anordnung auf jedem monolithischen Chip 3. Es sind dort fünf Strombezugsquellen 30, 32, 34, 36, 38 mit entsprechenden Eingängen 31, 33, 35, 37, 39 von der Leitung 13 vorgesehen. Die .Speicherzellenanordnung ist allgemein mit der Nummer 40 bezeichnet und enthält 512 Speicherzellen, die in 32 Zeilen und Ib Spalten angeordnet sind. Diese Speicherzellen sind in Fig. 14 gezeigt und die Zellcnanordnung in F i g. 15.

Eine Ausgingsleitung 41 der Strombezugsquelle 30 ist über eine Leitung 42 mit dem Chip-Emitterdecodierer 43 und über eine Leitung 42' mit einem Chip-Basisdecodierer 43' verbunden. Der Chip-Emitterdecodicrer 43 hat zwei Adreßeingangsleitungen 44 und der Chip-Basisdecodierer 43' in ähnlicher Weise zwei Adreßeingangsleitungen 44'. Der Emittcrdecodicrcr 43 hat vier Ausgangsleitungen 45 zu einem Chip-Emitterschalter 46 mit einer Adrcßeingangsleitung 46'. einer Spaltenauswahlleitung CS. 17 und einer Eingangsleitung 47 von der Strombezugsquelle 32. Der Chip-Emitterschaller 46 hat außerdem acht Ausgangslcitungen 48. die eine 4 χ 8 Wortmatrix 49 mit ebenfalls vier Eingangsleitungen 45' vom Basisdecodierer 43' speisen. Die Wortmatrix 49 hat weiterhin 32 Paare von oberen und unteren Wortleitungen 50. von denen jedes Paar zu einer der 32 die 32 χ Ib Zellenanordnung 40 bildenden Speichcrzellenzeilen führt.

Ein erster Bitdecodierer 51 ist an eine von der Bezugsstromquclle 34 kommende Leitung 52 und an eine andere von der Bezugsstromquelle 36 kommende Leitung 53 angeschlossen. Zwei Adreßeingangslcuungen 54 kommen zum ersten Bitdecodierer 51 und vier Ausgangsleitungen 55 laufen vom Decodierer weiter. Ein zweiter Bitdecodierer 56 hat zwei Adreßeingangsleitungen 59, eine von der Bezugsstromquelle 36 kommende Eingangsleitung 57 und eine von der Bezugsstromquelle 34 kommende Eingangsleitung 58.

Die vier Ausgangsleitungen 60 des zweiten Bitdecodierers 56 und die vier Ausgangsleitungen 55 des ersten Bitdecodierers 51 laufen zu einer Bitmatrix 61. von der 16 Paare von Bitleitungen 62 weiterführen, wobei jedes Paar zu allen Speicherzellen einer der 16 die Zellenanordnung 40 bildenden Spalten läuft. Eine DatwHe!n^iT2be/Aus^tT3bescha!iun^iT 63 we?st eine von der Bezugsstromquelle 38 kommende Leitung 64. eine I.cse/Sehrcibeingangsleitiing 65. cmc Datcncingangsleitung 66 und eine Spallen.iiiswahleingangsleming CS. 17 auf. Die Datentingabe/Aiisgabeschallung 63 hat weiterhin zwei Datenaiisgangsleilungen 68 und zuei mn ". der lliimatrixbl kommunizierende Leitungen 69.

Anschließend wird die gesamte Arbeitsweise tier im Blockdiagrantm der Fig. 2 dargestellten Chipschaltung beschrieben. Die Erregung der 1'(J Leitung 13 erregt die Hczugsstromquellen 30, 32, 34, 36 und 38 und versorgt

in so die auf (lern Chip befindlichen Hilfsschaltungcn einschließlich des ChipEmitterdecodiercrs 43. des Chip-Hasisdceotlicrers 43'. des Chip-Emit terschalters 46. des ersten Ditdecodierers 51. des zweiten Ritdccodicrers 56 und der Oaleneingabe/Ausgabeschalliiiig 6? mit

ι ■· Strom. Die vier den Leitungen 44 und 44 zugefiihrien Adressen werden durch den Emittcrdccodierer 43 und ilen Basisdecodierer 43' decodiert zur Erregung einer der vier Leitungen 45 und 45'. Die auf die Leitung 46' zusammen mit dem Signal auf der erregten Leitung 45

ι,, ui'tri'hpni· Aflrr«i> wird wi-ili'r iliin'h den linitliTSili.ll ter 46 zur Erregung einer der .icht Leitungen 48 decodiert. Ein Element (ein Iransistorenpaar) der Wortmatrix 49 wird dadurch erregt zur Auswahl eines der i2 Paare der oberen und unteren Worileiiiingen 50.

:. wodurch eine der 32 Zeilen der Speicherzellen der /.cllcnanordnung 40 ausgewählt wird.

In ähnlicher Weise werden die vier den Lingangslei Hingen 54. 59 ziigeführten Adreßsignale durch den ersten !'"!decodierer 51 und den zweiten ßiidccodicrer

«ι 56 decodiert zur Erregung einer der vier Ausgangsleittingen 55 und einer der vier Alisgangsleitungen 60. wodurch ein Element (ein Transistor) der Bitmatrix 61 erregt wird zur weiteren Erregung eines der Ib Paare von Bitleitungen 62. wodurch eine der Ib Spalten tier

r. Speicherzellen der Zellenanordnung 40 ausgewählt wird. Der Schnittpunkt tier gewählten Zeile und der gewählten Spalte der Anordnung 40 bestimmt die gegenwärtig zu adressierende Speicherzelle, und ein Informationsbit kann aus dieser Zelle gelesen oder in

in diese Zelle geschrieben werden durch die Dateneinga be/Ausgabeschaltung 63 in einer noch genauer zu beschreibenden Art und Weise.

PG Emitterdecodierer 4

4. Fig. 3 zeigt die Schaltung des PG-Emittcrdccodierers 4. Die Bezugszahlen 70, 71, 72 und 73 bezeichnen allgemein vier .Stromschalter, die je zwei Transistoren 74, 75, 76, 77, 78, 79, 80 und 81 umfassen, leder Stromschalter ist mit einer Slromscnke. d. h. Strombc-

>" grenzung in Form eines der entsprechenden Transistoren 82, 83, 84 und 85 ausgerüstet, die 3n die Emitter der Stromschaltertransistorcn über eine der Leitungen 86, 87, 88 und 89 angeschlossen sind, welche von einem Kollektor eines jeden der strombegrenzenden Transi-

« stören 82,83,84 und 85 kommen.

An die Emitter der Transistoren 82 bis 85 sind die Widerstände 90,91,92 und 93 so angeschlossen, daß ihre unteren Enden zu einer Leitung 94 führen, die wiederum an eine Spannungsquelle 95 angeschlossen ist. Die

w) Basen der Transistoren 82, 83, 84 und 85 sind über Leitungen 96,97 und 98 und die Basis des Transistors 82 über die Leitung 99 mit der Basis eines Transistors 100 verbunden, dessen Emitter über einen Widerstand 101 mit der Leitung 94 und dessen Kollektor über einen

hi Widerstand 102 mit einer Spannungsquelle 103 verbunden sind. Die Basis des Transistors 100 ist über eine Leitung 104 mit dem Emitter eines Transistors 105 und dem oberen Ende eines Widerstandes 106 verbunden.

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dessen unteres Ende an die Leitung 94 angeschlossen ist. Über die Leitung 107 ist der Kollektor des Transistors 105 an Frde gelegt.

Die Leitungen 108, 109 laufen von den entsprechenden Kollektoren dorStromschaltertransisloren 74,80/.u einem Knotenpunkt 110,der durch eine Leitung 111 mit der Basis des Transistors 112 verbunden ist. Die Kollektoren der Stromschaltertransistoren 75, 79 sind durch i eitungen 113, 114 mit einem Knotenpunkt 115 verbunden, der über die Leitung 116 mit der Basis eines Transistors 117 verbunden ist. Die Kollektoren der .Stromschaltertransistoren 76, 78 sind die Leitungen 118, 119 mit einem Knotenpunkt 120 verbunden, der über die Leitung 121 an die Basis eines Transistors 122 angeschlossen ist. Die Kollektoren der Transistoren 77, 81 sind über die Leitungen 123, 124 mit einem Knotenpunkt 125 verbunden, der über die Leitung 126 an die Basis eines Transistors 127 angeschlossen ist.

Mit einer Leitung 129 sind verbunden: die Eiasis des Transklnrs 117 i'ihrr rincn Widpruand I2R dip R.isis dos Transistors 112 über einen Widerstand 130. die Basis des Transistors 122 über einen Widerstand 131 und die Basis des Transistors 127 über einen Widerstand 132. Die Leitung 129 ist über einen Widerstand 133 mit einer Leitung 134 verbunden, die an eine .Spannungsquelle 135 angeschlossen ist. Die Kollektoren der Transistoren 112, 117, 122, 127 sind über die Leitungen 136, 137, 138 und 139 mit der Leitung 134 und somit der Spannungsquelle 135 verbunden.

Die Emitter der Transistoren 112, 117, 122, 127 sind über die Widerstände 140, 141, 142, 143 und über eine Leitur;· 143' mit einer .Spannungsquelle 144' verbunden. Die Basen der Stromschaltertransistoren 74, 77, 78, 81 sind über die Widerstände 144, 145, 146, 147 mit Erde verbunden. Eine der Adreßeingangsleitungen 5 ist über den Widerstand 148 und die Leitungen 149, 150 mit den Basen der Stromschaltertransistoren 75, 76 und die andere Adreßeingangsleitung 5 über den Widerstand 151 und die Leitungen 152, 153 mit den entsprechenden Basen der Stromschaltertransistoren 79,80 verbunden.

Der in Fig. 3 gezeigte PG Emitterdecocherer 4 arbeitet folgendermaßen. Das Signal auf der linken Adreßeingangsleitung 5 bestimmt, welcher Transistor der Stromschalter 70, 71 leitend ist, und das Signal auf der rechten Adreßeingangsleitung 5 bestimmt, welcher Transistor der Stromschalter 72, 73 leitend ist. Die Kollektoren der leitenden Transistoren schwingen aufgrund des Spannungsabfalles über den Lastwiderständen 128,130,131,133, durch die der Kollektorstrom fließt, in ihrem Potential nach unten. Infolgedessen schwingen auch drei der vier Knotenpunkte 110, 115, 120,125 in ihrem Potential nach unten und reduzieren so die Leitung durch drei der vier Transistoren 112, 117, 122, 127. Einer der Knotenpunkte 110, 115, «20, 125 bleibt jedoch auf seinem oberen Potentialpegel, so daß einer der Widerstände 128,130,131,132 die Basis eines der Transistoren 112,117,122,127 so vorspannt, daß ein Transistor mehr leitet als die anderen drei. Das hat zur Folge, daß eine ausgewählte der vier Ausgangsleitungen 6 von den entsprechenden Emittern der Transistoren 112, 117, 122, 127 auf einen höheren Potentialpegel angehoben wird.

Die Transistoren 100, 105 liefern eine regulierte Spannung an die Basen der Transistoren 82, 83, 84, 85. Wenn man z. B. annimmt, daß die Spannung auf den Leitungen 96,97,98,99 zu einem Anstieg neigt, so fließt dadurch ein größerer Kollektorstrom durch den Transistor 100, wodurch der Spannungsabfall über dem Widerstand 102 zunimmt und die Spannung am Kollektor des Transistors 100 und daher auch an der Basis des Transistors 105 gesenkt wird. Der Emitter des Transistors 105 schwingt dadurch in seinem Poteniial "> nach unten, wenn er der Potentialschwingung der Basis folgt, wodurch das Potential auf der Leitung 105 so gesenkt wird, daß es der Anstiegstendenz des Potentiales auf den Leitungen 96, 97, 98, 99 entgegenwirkt.

Leistungstor-Emitterschalter 7

F i g. 4 zeigt die Schaltung des Emitterschaltcrs 7. Die vier von dem Lcistungstor-Emilterdecodierer 4 kommenden Leitungen 6 sind mit den entsprechenden Basen

r> der Transistoren 154, 155, 156, 157 verbunden. Die Emitter dieser Transistoren sind über die Leitungen 158, 159, 160 und 161 mit einer Leitung 162 verbunden, die über die Leitung 163 zu den Leitungen 164, 165, 166 führ;. |ede der zuletzt genannten Leitungen ist auch mit

?n rinpm KnllpUlnr pinps Hpr Trarmctnrpn 1ft7. Ififl· ifiQ

verbunden, die r.ls Stromsenke, d. h. Strombegrenzer, wirken. Die Emitter dieser Transistoren sind über die Leitungen 171, 172, 173 und 174 an die .'.eitung 175 angeschlossen, die zu einer Spannungsquelle 176 führt.

Die Basen der Transistoren 167,168,169 sind über die Leitungen 177, 178, 179, 180 mit dem Emitter eines Transistors 181 verbunden. An diesen Emitter ist ein Widerstand 182 angeschlossen, dessen unteres Ende mit der Leitung 175 verbunden ist. Der Kollektor des

ι» Transistors 181 ist über die Leitung 183 an Erde gelegt. Die Basis des Transistors 181 ist über die Leitung 184 mit dem Kollektor des Transistors 170 verbunden, der außerdem mit dem unteren Ende eines Widerstandes 185 verbunden ist, dessen oberes Ende an eine

!-) Spannungsquelle 186 angeschlossen ist.

Der in F i g. 4 gezeigte Leistungstor-Emitterschalter 7 arbeitet wie folgt. Die Transistoren 170, 181 liefern eine geregelte Spannung an die Basen der Transistoren 167, 168 und 169 und arbeiten genauso wie es oben für die Transistoren 100 und 105 der F i g. 3 beschrieben wurde. Im Zusammenhang mit F i g. 3 wurde auch die Tatsache beschreiben, daß eine der Leitungen 6 auf hohem Potential liegt aufgrund der Decodierfunktion des Leistungstor-Emitterdecodierers 4. Demzufolge wird

4ί nur einer der Transistoren 154, 155, 156 und 157 in F i g. 4 so eingeschaltet, daß eine der vier Ausgangsleitungen 8 erregt wird, die mit den entsprechenden Kollektoren dieser Transistoren verbunden sind.

^₁ Leistungstor- Basisdecodierer 9

In Fig. 5 ist die Schaltung des Leistungstor-Basisdecodierers 9 gezeigt. Die Bezugszahlen 187,188, 189 und 190 bezeichnen allgemein vier Stromschalter, die die Transistoren 191, 192, 193, 194, 195, 196, 197, 198 umfassen. Die Emitter eines jeden Transistorenpaares sind über Leitungen 199, 200, 201, 202 mit den entsprechenden Kollektoren der Transistoren 203, 204, 205, 206 verbunden, deren Emitter entsprechend über die Widerstände 207, 208, 209, 210 an eine Leitung 211 angeschlossen sind, die zu einer Spannungsquelle 212 führt.

Die Basen der Transistoren 203,204,205 und 206 sind über die Leitungen 213, 214, 215 und 216 mit der Basis eines Transistors 217 verbunden, dessen Emitter über einen Widerstand 218 an die Leitung 211 angeschlossen ist Die Basis des Transistors 217 ist über eine Leitung 219 mit dem Emitter des Transistors 220 verbunden, der ebenfalls über einen Widerstand 221 an die Leitung 211

angeschlossen ist. Der Kollektor des Tr;insi.st< ι ί 217 ist über eine Leitung 222 mit der Basis des Transistors 220 und über einen Widerstand 223 mil einer Spannungsquelle 224 verbunden. Der Kollektor des Transistors 220 ist über eine Leitung 225 mit Erde verbunden.

Die Kollektoien der Transistoren 191, 197 sind über die Leitungen ?26, 227 zu einem Knotenpunkt 228 zusammengeführt, der über die Leitungen 229, 230 mit der Basis ein^s Transistors 231 verbunden ist. Die Kollektoren der Transistoren 192, 196 sind über die Leitungen 232, 233 zu einem Knotenpunkt 234 zusammengeführt, der über Leitungen 235, 236 mit der Basis eines Transistors 237 verbunden ist. Die Kollektoren der Transistoren 193, 195 sind über Leitungen 238, 239 zu einem Knotenpunkt 240 zusammengeführt, der über die Leitungen 241, 242 mit der Basis eines Transistors 243 verbunden ist. Die Kollektoren der Transistoren 194, 198 sind durch die Leitungen 244, 245 im Knotenpunkt 246 zusammengeführt und über Leitungen 247. 248 mit der Basis eines Transistors 249 verbunden.

Die Basen der Transistoren 231, 237, 243, 249 sind über die Widerstände 250, 251, 252, 253 mit einer Leitung 254 und wiederum mit einer Spannungsquelle 255 verbunden. Die Kollektoren der Transistoren 231, 237, 243, 249 sind über Leitungen 256, 257, 258, 259 an eine Leitung 254 und eine Spannungsquelle 255 angeschlossen. Die Basen der Transistoren 191, 194, 195.198 stehen über die Widerstände 260, 261, 262 und 263 mit Erde in Verbindung. Die linke Adreßeingangsleitung 10 ist über einen Widerstand 264 und die Leitungen 265,266 mit den Basen der Transistoren 192, 193 verbunden. Die rechte Adreßeingangsleitung 10 ist über einen Widerstand 267 und die Leitungen 268 und 269 an die Basen der Transistoren 196, 197 angeschlossen.

Die Emitter der Transistoren 231, 237, 243, 249 sind über die Widerstände 23Γ, 237', 243', 249¹ mit der Leitung 254' und wiederum einer Stromquelle 255' verbunden.

Der in F i g. 5 gezeigte PG Basisdecodierer 9 arbeitet folgendermaßen. Die Transistoren 217, 220 liefern eine geregelte Speisespannung an die Basen der Transistoren 203, 204, 205 und 206 genauso wie es oben im Zusammenhang mit den Transistoren 100 und 105 der F i g. 3 beschrieben wurde. Somit dienen die Transistoren 203,204,205 und 206 als konstante Strombegrenzer für die entsprechenden Stromschalter 187,188,189,190. Die Signale an den Adreßeingangsleitungen 10 bestimmen, welcher der Transistoren 191, 192. 193, 194, 195, 1%. 197, 198 in den leitenden Zustand versetzt wird, wodurch der Kollektorstrom durch drei der vier Kollektorlastwiderstände 230, 25t, 252, 253 fließt Die Signale auf den Adreßeingangsleitungen 10 werden infolgedessen decodiert und liefern einen hohen Signalpegel an einer der vier Basen der Transistoren 231, 237, 243 und 249 und dadurch einen Signalpegel auch auf nur einer der vier Ausgangsleitungen 11.

Leistungstortreiber 12

In F i g. 6 ist die Schaltung eines der 16 Leistungstortreiber 12 gezeigt Jede Ausgangsleitung ti des Leistungstor-Basisdecodierers 9 ist mit einer Basis eines entsprechenden Transistors 270 und jede Ausgangsleitung 8 des Leistungstor-Emitterschalters 7 mit einem Emitter dieses Transistors verbunden. Der Kollektor jedes Transistors 270 ist über einen testwiderstand 27 ί an eine Spannungsqueile 272 und über eine Leitung 273 an die Basis eines Transistors 274 angeschlossen, dessen Kollektor 275 über einen Laslwiclerstand 276 mit der Spannungsquelk 277 verbunden ist.

Der Kollektor des Transistors 274 ist über eine ϊ Leitung 278 an die Basis eines Transistors 279 angeschlossen, dessen Kollektor über eine Leitung 280 mit dem unteren Fnde eines Lastwiderstandes 281 verbunden ist. dessen oberes Ende an eine Spannungsquelle 282 angeschlossen ist. Das untere Ende des

ίο Widerstandes 281 ist über eine Leitung 283 an den Kollektor eines Transistors 284 angeschlossen, dessen Emitter über eine Leitung 285 rrit der entsprechenden l.eistungstorlcitung 13 verbunden ist. die zuerst im Zusammenhang mit Fig. 1 beschrieben wurde. Die

ii Leitung 13 ist über eine Leitung 286 an den Kollektor eines Transistors 287 gelegt, dessen Emitter mit Erde verbunden ist. Der Emitter des Transistors 274 ist übe einen Widerstand 288 an Erde gelegt und über eine Leitung 289 mit der Basis des Transistors 287

j« verbunden. Eine Diode 290 ist mit ihrer Anode über eine Leitung 291 an den Emitter des Transistors 279 und mit ihrer Kathode an die Basis des Transistors 279 angeschlossen.

Jede Leistungstorleitung 13 ist über eine Leitung 292

r> mit der Basis eines Transistors 293 verbunden, dessen Emitter mit dem Emitter eines anderen Transistors 294 in Verbindung steht. Letzterer funktioniert als Diode und daher ist sein Kollektor über die Leitung 295 an die Basis gelegt. Basis und Kollektor des Transistors 294

)o sind mit einer Spannungsquelle 2% verbunden. Die Emitter der Transistoren 293, 294 sind über einen Widerstand 297 mit einer Spannungsquelle 298 verbunden. Der Kollektor des Transistors 293 ist über eine Leitung 299 mit einer Leitung 278 und der Basis des

ji Transistors 279 verbunden.

Die in F i g. 6 gezeigte Schaltung jedes Leistungstortreibers 12 arbeitet folgendermaßen. Einer der t6 Leistungstortreiber 12 wird ausgewählt und erregt, wenn das Signal an seiner entsprechenden Ausgangslei-

'■o tung 11 von dem PG Basisdecodierer 9 einen hohen Pegel hat und das Signal auf der entsprechenden Ausgangslcitung 8 vom PG Emitterschalter 7 einen niedrigen, so daß der Transistor 270 eingeschaltet wird. Durch den Leitzustand des Transistors 270 fließt

4i Kollektorstrom durch den Lastwiderstand 27t und senkt dadurch das Potential an der Basis des Transistors 274, wodurch dieser abgeschaltet wird. Dadurch steigt das Potential am Kollektor des Transistors 274 und an der Basis des Transistors 279 und schaltet dadurch den

ίυ Transistor 279 ein.

Der Transistor 279 wirkt als Emitterfolger und hebt so das Potential an der Basis des Transistors 284, der ebenfalls als Emitterfolger wirkt und so das Potential auf der Leistungstorleitung 13 anhebt Dieser Vorgang

« wird unterstützt dadurch, daß beim Abschalten des Transistors 274 das Potential an seinem Emitter auf Erdpotential abfallen kann und dadurch den Transistor 287 abschaltet Die Diode 290 zieht die Basis des Transistors 284 während der Abwärtsschwingung der Leistungstorleitung 13 nach unten. Die Transistoren 293 und 294 liefern eine Rückkopplung zur Begrenzung der Aufwärtsschwingung der Leistungstorleitung 13.

Bezugsstromquellen 30,32,34,38

F i g. 7 zeigt die Schaltung für die vier Bezugsstromquellen 30,32,34,38. Im Zusammenhang mit F i g. 11 ist die Bezugsstrornqueüe 36 gezeigt und beschrieben, {ede Bezugsstromquelle 30, 32, 34, 38 hat einen Widerstand

300 iit.d drei Dioden 301, 302, 303 in Reihe mit tier entsprechenden Lcistungstorlek.ing 13. Eine Leitung

304 verbindet die unterste Diode 303 mit dem Kollektor eines Tranvs'ors 305, wobei dieser Kollektor über eine Leitung 306 auch mit der Basis eines Transistors 307 ■-. verbunden ist. dessen Kollektor über eine Leitung 308 an Erde gelegt ist. Der Emitter des Transistors 307 ist über die Leitungen 309, 310 mit der Basis des Transistors 305 verbunden. Der Emitter des Transistors

305 ist über die Leitungen 311, 312 an eine ic Spannungsquelle 313 angeschlossen.

Ein Widerstand 314 und eine Diode 315 liegen in Reihe /wischen der Leitung 310 und einer Spannungsqucllc 313. Die Ausgangsleitung der Bezugsstromquelle ist entsprechend den in F i g. 2 verwendeten Bezugs/.ih- ι > len mit 41, 47, i>2 und 64 bezeichnet. Im eingeschalteten Zustand erregen die Bezugsstromquellcn 30, 32, 34, 38 die entsprechenden Zusatzschaltungen auf dem Chip nur dann, wenn das Potential au! der Leistungstorlei Hing 13 seinen oberen oder erregten Pegrl h;ii ;u

Chip-Emitter- und Chip-Basis- Decodierer <fi3,43'

F ι g. 8 zeigt die Schaltung des Chip-Emitter Decodierers 43. Die Schallung des Chip-Basis-Decodicrers 43' ist mit dieser identisch, abgesehen von der fehlenden r> Diode 384. die durch eine direkt an Erde führende Leitung .385 ersetzt ist. Die linke Adreßeingangsleitung 44 ist über den Widerstand 318 mit der Basis eines Transistors 317 und die rechte •\dreßeingangsleitung44 über einen Widerstand 318 mit der Basis eines Transistors 319 verbunden. Uic Kollektoren der Transistoren 317, 319 sind über die Leitungen 320, 321 an Erde gelegt. Ihre Emitter sind über die Dioden 322, 323 und die Leitungen 324, 327 mit den Basen der Transistoren 325, 328 eines Paares von Stromschaltern r. verbunden, die allgemein mit den Bezugszahlen 326,329 bezeichnet sind.

Der Stromschalter 326 enthält auch einen Transistor 330 und der Stromschalter 329 einen Transistor 331. Die Basen der Transistoren 330,331 sind über die Leitungen w 332, 333 in einem Knotenpunkt 334 direkt über eine Leitung 335 mit dem Kollektor eines Transistors 336 verbunden. Das untere Ende der Diode 323 ist über eine Leitung 337 mit dem Kollektor eines Transistors 338 und das untere Ende der Diode 322 über eine Leitung ■*"> 339 mit dem Kollektor eines Transistors 340 verbunden. Die Emitter der Transistoren 325, 330 sind über eine Leitung 341 mit dem Kollektor eines Transistors 342 und die Emitter der Transistoren 328, 331 über eine Leitung 343 mit dem Kollektor eines Transistors 344 w verbunden.

Die Basen der Transistoren 336, 338, 340, 342, 344 sind über Leitungen 345, 346, 347, 348 miteinander verbunden. Diese Basen sind ebenfalls mit der Leitung 42 verbunden, die von der Bezugsstromquelle 30 (F i g. 2) kommt. Die Emitter der Transistoren 336, 338, 340,342,344 sind mit einer Leitung 349 verbunden, die wiederum an eine Spannungsquelle 350 angeschlossen ist Eine Diode 351 liegt mit ihrer Kathode an den Knotenpunkt 334 und mit der Anode an dem Emitter μ eines Transistors 352. Der Transistor 352 wirkt als Diode und ist mit seinem Kollektor an die Basis über eine Leitung 353 und über eine Leitung 354 an Erde angeschlossen.

Der Kollektor des Transistors 325 ist über eine Leitung 355 mit den Kathoden der Dioden 356, 357 verbunden. Der Kollektor des Transistors 330 ist über eine Leitung 358 an die Kathoden der Dioden 359,360 angeschlossen. Der Kollektor des Transistors 331 ist über eine I ciiiitig 361 Mill den Kathoden der Dioden 362, 363 verbunden. Der Kollektor des "Transistors 328 ist über eine Leitung 364 an die Kathoden der Dioden 365, 366 angeschlossen. Die Anoden der Dioden 356, 366 sinj über Leitungen 367, 368 in einem Knotenpunkt 369 verbunden. Die Anoden der Dioden 354. 365 sind über Leitungen 370, 371 mit einem Knotenpunkt 372 verbunden. Die Anoden der Dioden 360, 362 sind über Leitungen 373, 374 mit einem Knotenpunkt 375 verbunden. Die Anoden der Dioden 357, 363 sind über Leitungen 376, 377 mit einem Knotenpunkt 378 verbunden.

Die Knotenpunkte 369, 372, 375, 378 sind mit den unteren Enden der entsprechenden Widerslände 379, 380, 381, 382 verbunden, deren obere Enden an eine Leitung 383 angeschlossen sind, die zur Kathode einer Diode 384 führt, deren Anode über eine Leitung 385 an Erde gelegt ist. In der Schaltung des Bjsisdecotlierers 43' ist die Diode 384 weggelassen tint! durch eine direkl zur Leitung 383 führende Leitung 385 ersetzt. Dit vier Ausgangsleiuinj'cn 45 gehen von den unteren Enden der entsprechenden Widerstände 379,380,381, 382 aus.

Die Arbeitsweise der in F i g. 8 gezeigten Schaltungen 43 und 43' wird anschließend beschrieben. Die Signa'e auf den Adrcßeingangsleitungcn 44 werden über die Transistoren 317, 319 und die Dioden 322, 323 an die Basen der Transistoren 325, 328 übertragen, um s> zu bestimmen, welcher der Transistoren 325, 328, 330, 331 leitend gemacht werden soll. Zwei der vier Transistoren werden leitend, so daß der Kollektorstrom durch drei der vier Lastwiderstände379,380,381,382 fließt. Daher befinden sich drei der vier Ausgangsleitungcn 45 auf ihrem unteren Sigriaipegel und eine auf dem oberen, so daß sie ausgewählt ist.

Die Transistoren 342, 344 diener, als Strombegrenzer für die Stromschalter 326,329.

Der Transistor 336 bildet zusammen mit der Diode 351 und dem Transistor 352 eine Vorspannungsquelle für die Basen der Transistoren 330, 331. De Transistoren 336, 338, 340, 344 sind nur aktiv, wenn die Eingangsleitungen 42 von der Bezugsstromquelle 30 auf ihrem erregten oder oberen Signalpegel liegt.

Chip-Emitterschalter 46

!n F i g. 9 ist die Schaltung des Chip-Emitterschalters 46 gezeigt. Die vier Ausgangsleitungen 45 vom Chip-Emitterdecodierer 43 (Fig. 2) sind mit den entsprechenden Basen der Transistoren 386, 387, 388, 389 und mit denen der Transistoren 390,391,392,393 so verbunden, daß die vier Ausgangsleitungen 45 an die Basen von zwei Transistoren angeschlossen sind. Die Emitter der Transistoren 386, 387, 388, 389 sind mit einer Leitung 394 und die Emitter der Transistoren 390, 391, 392, 393 mit einer Leitung 395 verbunden. Die Leitung 394 führt über eine Leitung 396 zum Kollektor eines Transistors 397. die Leitung 395 führt über Leitung 398 zum Kollektor eines Transistors 399. Die Transistoren 397 und 399 bilden zusammen einen Stromschalter und sind mit ihren Emittern über eine Leitung 400 an eine Leitung 401 und den Kollektor eines Transistors 402 angeschlossen.

Die Adreßeingangsleitung 46' ist über einen Widerstand 403 mit der Basis eines Transistors 404 verbunden, dessen Kollektor über eine Leitung 405 an Erde gelegt ist. Der Emitter des Transistors 404 ist mit der Anode einer Diode 406 verbunden, deren Kathode über eine Leitung 407 an die Basis eines Transistors 397

angeschlossen ist. Die Kathode der Diode 406 ist über eine Leitung 408 außerdem an den Kollektor eines Transistors 409 angeschlossen. Ein Transistor 410 ist dadurch als Diode geschaltet, daß sein Kollektor über eine Leitung 411 mit der Basis verbunden ist. Kollektor und Basis des Transistors 410 sind außerdem über eine Leitung 412 an Erde gelegt. Der Emitter des Transistors 410 ist an die Anode einer Diode 413 angeschlossen, deren Kathode über eine Leitung 414 mit der Basis eines Transistors 399 verbunden ist Die Kathode der Diode 413 ist außerdem über eine Leitung 415 an den Kollektor eines Transistors 416 angeschlossen.

Oben in Fig.9 ist eine Spannungsquelle 417 dargestellt, die an das obere Ende des Widerstandes 418 angeschlossen ist, dessen unteres Ende über eine Leitung 419 mit den Kollektoren der Transistoren 420 und 421 verbunden ist. Die Emitter dieser beiden Transistoren sind mit Leitungen 394 bzw. 395 verbunden. Vom unteren Ende des Widerstandes 418 führt eine Ausgangsleitung 422 zur Bitmatrix 61.

Die Spaltenauswahl-Eingangsleitung 45' ist mit der Basis eines Transistors 423 verbunden, dessen Kollektor über eine Leitung 424 an Erde und dessen Emitte.über eine Leitung 425 an die Basen der Transistoren 420,421 und an den Kollektor des Transistors 426 angeschlossen sind. Die Emitter der Transistoren 402,409,416 und 426 sind über eine Leitung 427 mit einer Spannungsquelle 428 verbunden. Die Basen der Transistoren 402, 409, 4ϊ<;, 426 sind über Leitungen 429, 430 und 431 untereinander und mit der Ausgangsleitung 47 der Bezugsstromquelle 32(F i g. 2) verbunden.

Die Arbeitsweise des in Fig.9 gezeigten Emitterschalters 46 wird jetzt beschrieben. Wenn die Bezugsstromquelle 32 (Fig.2) durch Erregung einer entsprechenden Leistungstorieitung 13 eingeschaltet ist, befindet sich die Leitung 47 auf ihrem oberen Pegel und erregt den strombegrenzenden Transistor 402 (Fig.9). Der Kollektorstrom im Transistor 402 kann entweder über den Transistor 397 oder über den Transistor 399 fließen, da diese zusammen als Stromschalter wirken. Wenn der Transistor 397 leitet, kann der Strom über einen der Transistoren 386,387,388,389 fließen, wenn der Transistor 399 leitet, durch einen der Transistoren 390,391,392,393.

Der Stromfluß hängt von dem Signal auf der AdreDeingangsleitung 46' ab. Befindet sich diese Leitung auf dem oberen Signalpegel, wird die Basis des Transistors 397 nach oben auf ein höheres Potential als das Basisbezugspotential des Transistors 399 gezogen und der Transistor 397 leitet während der Transistor 399 abgeschaltet ist. Wenn das Potential auf der AdreDeingangsleitung 46' den unteren Pegel hat, ist das Potential an der Basis des Transistors 397 niedriger als das Basisbezugspotential des Transistors 399, und dann leitet der Transistor 399. während der Transistor 397 abgeschaltet ist.

Da die ausgewählte der vier Leitungen 45 zu den Basen der Transistoren 386, 387, 388 und 389 und zu einer Basis der Transistoren 390, 391, 392 und 393 auf ihrem oberen Pegel liegt, wählen die Leitungen 45 also einen Transistor aus jeder Gruppe von vier Transistoren. Abhängig von dem hohen Signalpcgcl auf der Adrcßeingangsleitung 46' wird jedoch nur einer der beiden gewählten Transistoren in den leitenden Zustand versetzt und daher nur eine der acht Ausgangsleitungen 48 an den Kollektoren der Transistoren 386, 387. 388, 389, 390, 391, 392, 393 erregt, d. h.. durch den leitenden Zustand des entsprechenden Transistors im Potential gesenkt.

Diese Auswahloperation läuft nur ab, wenn das Potential an der Spaltenauswahlleitung 17 des Transistors 423 auf dem unteren Pegel liegt Befindet sich dieses Potential auf dem oberen Pegel, wird das Potential des Emitters des Transistors 423 und damit das Potential der Basen der Transistoren 420 und 421 so angehoben, daß der Transistor 420 den Strom von den Transistoren 386, 387, 388,'39O übernimmt und der

ίο Transistor 421 den Strom von den Transistoren 390,391, 392, 393. Außerdem fließt Kollektorstrom über den Widerstand 418 und senkt das Potential auf der zur Bitmatrix 61 führenden Ausgangsleitung 422, wenn die Transistoren 420 und 421 leitend gemacht werden. Das Potential auf der Leitung 422 muß jedoch gemäß nachfolgender Beschreibung auf seinem oberen Pegel liegen, um die Bitmatrix 61 betreiben zu können.

Wortmatrix 49

F i g. 10 zeigt schematisch eine Wortmatrix 49. Jedes Element der Matrix umfaßt zwei Transistoren 432,433. Der Kollektor eines jedes Transistors 432 ist bei 434 mit einer entsprechenden oberen Wortleitung MT(SO' in Fig. 14) und der Kollektor eines jeden Transistors 433 bei 435 mit einer entsprechenden unteren Wortleitung IVT(SO" in F i g. 14) verbundea

Die Wortmatrix 49 umfaßt vier Zeilen und acht Spalten von Transistorenpaaren 432,433. Eine entsprechende der vier Ausgangsleitungen 45' vom Basisdeco-

JO dierer 43' ist mit den Basen der Transistoren 432, 433 einer jeden Zeile verbunden. Eine Zeile von Transistoren 432, 433 wird ausgewählt, wenn die entsprechende Leitung 45' auf ihrem oberen Signalpegel liegt Jede vom Emitterschalter 45 kommende Leitung 48 ist mit den Emittern der Transistoren 432, 433 einer entsprechenden der acht Spalten verbunden. Eine Spalte wird ausgewählt wenn die entsprechende Leitung 48 auf ihrem unteren Pegel liegt Somit werden durch das Zusammentreffen einer Zeile und einer Spalte die Basis-Emitterverbindungen eines einzigen Transistorenpaares 432,433 in Durchlaßrichtung vorgespannt und das Potential eines Paares der oberen und unteren Wortleitungen 50', 50" gesenkt und dadurch eine Zeile von Speicherzellen der Zellenanordnung 40 gemäß nachfolgender genauerer Beschreibung ausgewählt.

Erster und zweiter Bitdecodierer 51,56

In Fi g. 11 ist die Schaltung des ersten Bitdecodierers 51 und des zweiten Bitdecodierers 56 gezeigt. Die linke Adreßeingangsleitung 54 oder 54' ist über einen Widerstand 436 mit der Basis eines Transistors 437 und die rechte Adreßeingangsleitung 54 oder 54' über einen Widerstand 438 mit der Basis eines Transistors 439 verbunden. Ein Transistor 440 bildet zusammen mit dem Transistor 437 einen Stromschalter und die Emitter dieser beiden Transistoren sind Ober eine Leitung 441 mit einer Leitung 442 und dem Kollektor des Transistors 443 verbunden.

In ähnlicher Weise bildet ein anderer Transistor 444

so mit dem Transistor 439 einen Stromschalter und die Emitter dieser beiden Transistoren sind Ober eine Leitung 445 mit der Leitung 446 und dem Kollektor eines Transistors 447 verbunden. Die Basen der Transistoren 443, 447 sind über eine Leitung 448

*>'> miteinander und mit der Ausgangsleitung 52 oder 58 der Bezugsstromquclle 34 verbunden. Die Emitter der Transistoren 443.447 sind über die Leitung 449 mit einer Spannungsquellc 450 verbunden.

Die Kollektoren der Transistoren 437, 440 sind mit den Lastwiderständen 451,452 verbunden, die über eine Leitung 453 an die Spannungsquelle 456 angeschlossen sind, und die Kollektoren der Transistoren 439,444 sind mit den Lastwiderständen 457,458 und diese wiederum über eine Leitung 459 mit der Spannungsquelle 456 verbunden. Eine Leitung 460 verläuft vom Kollektor des Transistors 437 zu den Basen der Transistoren 461 und 462 und eine Leitung 463 vom Kollektor des Transistors 440 zu den Basen der Transistoren 464 und 465. Eine Leitung 466 verläuft vom Kollektor des Transistors 439 zu den Basen der Transistoren 467 und 468 und eine Leitung 469 vom Kollektor des Transistors 444 zu den Basen der Transistoren 470 und 471.

Die Emitter der Transistoren 461, 465 sind über die Leitungen 472,473 mit dem Kollektor eines Transistors 474 und die Emitter der Transistoren 462, 464 über die Leitungen 475,476 mit dem Kollektor eines Transistors 477 verbunden. Die Emitter der Transistoren 467, 471 sind über Leitungen 478, 479 mit dem Kollektor eines Transistors 480 und die Emitter der Transistoren 468, 470 über Leitungen 481, 482 mit dem Kollektor eines Transistors 483 verbunden- Die Emitter der Transistoren 474,477,480,483 sind über eine Leitung 484 geerdet. Die Basen der Transistoren 474,477,480,483 sind über Leitungen 486,487,488 untereinander verbunden.

Die Basen dieser Transistoren sind über die Leitung 53 mit der Basis des Transistors 490 verbunden-, dessen Kollektor an die Leistungstorleitung 13 über einen Widerstand 491 angeschlossen ist. Der Kollektor des Transistors 490 ist außerdem über eine Leitung 492 an die Basis eines Trans'stors 493 angeschlossen, dessen Kollektor mit einer Spi nnungsquelle 494 verbunden ist. Der Errätter des Tränst tors 439 ist über eine Leitung 495 an die Basis des Transistors 490 angeschlossen und über einen Widerstand 49C an eine Erdleitung 497. Der Emitter des Transistors 490 ist außerdem geerdet. Die Transistoren 490, 493 und ihre zugehörige Schaltung bilden die Bezugsspannungsquelle 36 (F i g. 2). Nur eine solche Stromquelle 36 ist für die beiden Bitdecodierer 51,56 vorgesehen, und die Leitung 57 ist mit der Basis des Transistors 474 des anderen Bitdecodierers 56 verbunden.

Die Kollektoren der Transistoren 461, 470 sind über die Leitungen 499, 500 mit der ersten der vier Ausgangsleitungen 55 oder 60 verbunden. Die Kollektoren der Transistoren 464, 468 sind über Leitungen 501, 502 mit der zweiten der vier Ausgangsleitungen 55 oder 60 verbunden. Die Kollektoren der Transistoren 462, 467 sind ufoer Leitungen 503,504 mit der dritten der vier Ausgangsleitungen 55 oder 60 verbunden. Die Kollektoren der Transistoren 465, 471 sind über Leitungen 505, 506 mit den vierten der vier Ausgangsleitungcn 55 oder 60 verbunden.

Anschließend wird die Arbeitsweise der in F i g. 11 gezeigten Bitdecodierer 51, 56 beschrieben. Wenn die Leistungstorleitung 13 auf ihr hohes Potential erregt wird, werden auch die Ausgangsleitungen 52,58 von der Bezugsstromquelle 34 auf das hohe Potential angehoben und erregen die Jlrombegrenzenden Transistoren 443, 447, wodurch Strom durch die beiden Stromschalter aus den Transistoren 437, 440 und 439, 444 fließen kann. Wenn das Signal auf der linken Adrcßeingangsleitung 54, 54' ein höheres Potential als F.rdpoien(ial hat. dann leitet der Transistor 437, während der Transisior 440 abgeschaltet ist. lsi das Signal niedriger a¹ * Erdpotential. ist der Transistor 437 abgeschaltet und der Transistor 440 leitet.

In ähnlicher Weise wird der Leitzustand der Transistoren 439,444 durch das Signal auf der rechten Adreßeingangsleitung 54, 54' bestimmt. Leitung von zwei der vier Transistoren 437,439,440,444 senkt das Potential auf drei der vier Leitungen 460,463,466, 469 und schaltet dadurch zwei der vier Paare der Transistoren 461,462,464,465,467,468,470 und 471 ab und macht die anderen beiden Paare leitend. Dadurch wird das Potential auf drei der vier Ausgangsleitungen

ίο 55, 60 nach unten gezogen und das Potential auf einer dieser Ausgangsleitungen 55, 60 bleibt auf dem oberen Pegel als einzige gewählte Ausgangsleitung.

Bitmatrix 61

In F i g. 12 ist die Schaltung der Bitmatrix öl gezeigt. Jede Ausgangsleitung 55 des ersten Bitdecodierers 51 ist mit dem unteren Ende eines Widerstandes 507 verbunden, dessen oberes Ende an die Leistungs.orleitung 13 angeschlossen ist. Das untere Ende des Widerstandes 507 ist Ober eine Leitung 508 an die Basis eines Transistors 509 angeschlossen. An die Verbindung des Widerstandes 507 und der Leitung 508 ist auch die Kathode einer Diode 510 angeschlossen, deren Anode mit der Anode einer anderen Diode 51* und mit den Leitungen 512 und 513 verbunden ist Die Leitung 513 führt zum Emitter eines Transistors 514, dessen Basis über einen Widerstand 515 mit der Leistungstorleitung 13 verbunden ist. Der Kollektor des Transistors 514 ist an eine Spannungsquelle 516 angeschlossen und der Kollektor des Transistors 509 an eine Spannungsquelle 50. Der Emitter eines jeden Transistors 509 ist mit einer horizontalen Leitung 518 verbunden.

Die Bitmatrix 61 ist eine vier mal vier Matrix aus Schaltungen, von denen jede folgendermaßen aufgebaut ist. Ein Transistor 519 ist mit seinem Kollektor an eine Spannungsquelle 520 und mit seiner Basis an das untere Ende eines Widerstandes 521 über eine Leitung 522 angeschlossen. Die oberen Enden der Widerstände 521 einer jeden Zeile der Matrix sind mit einer der Leitungen 518 verbunden, jede der vier Ausgangsleitungen 60 vom zweiten Bitdecodierer 56 verläuft vertikal durch die Matrix. Eine Diode 523 ist mit ihrer Anode an die Verbindung des Widerstandes 521 und der Leitung 522 und mit ihrer Kathode an die entsprechende

Ausgangsleitung 60 angeschlossen.

An den Emitter eines jeden Transistors 519 sind die oberen Enden von zwei Widerständen 524, 525 angeschlossen, deren untere Enden mit den entsprechenden Anoden eines Diodenpaares 526, 527 verbun- den sind, deren Kathoden an den Anschlüt-'-en 528 bzw. 529 liegen. Eine Bitleitung 62 eines jeden Paares ist mit der Verbindung des Widerstandes 524 und der Diode 526 und die andere Pitleitung 62 mit der Verbindung des Widerslandes 525 und der Diode 527 verbunden. Von der Ausgangsleitung 522 des Emitterschalters 46 (Fig.9) verläuft horizontal eine Leitung 530 (Fig. 12). jede Leitung 60 ist mit der Anode einer Diode 531 verbunden, deren Kathode an die Leitung 530 angeschlossen ist.

Die in Fig. 12 gezeigte Bitmatrix 61 arbeitet wie folgt. Während der Wahl eines der Elemente der Matrix 61 liegen die Leitungen 422 und 530 auf einem oberen Signalpegel, weil das Potential am Spaltenwahleingang 45' (Fig. 9) auf einem unteren Pegel liegt. Eine der

ft¹» Ausgangslcitungen 55 vom ersten Bitdecodierer 51 befindet sich auf einem hohen Pegel und eine der Ausgangsleitungcn 60 vom zweiten Bitdecodierer 56 ebenfalls. Der Schnittpunkt der erregten Leitung 55 mit

der erregten Leitung 60 wählt einen der 16 Transistoren 519, d. h, das Potential der Basis des gewählten Transistors 519 wird angehoben und dadurch auch das Potential am Emitter des Transistors 519, wodurch die Dioden 526, 527 so eingeschaltet werden, daß die unteren Enden eines Paares von Bitleitungen 62 zu den Anschlüssen 528 und 529 und somit die Eingangsleitungen 69 der Dateneingabe/Ausgabeschaltung 63 (F i g. 13,15) verbunden werden.

Am Ende der Lese- oder Schreiboperation geht das Potential am Spaltenauswahleingang 45' (Fig.9) nach oben, wodurch auch das Potential am Emitter des Transistors 423 und den Basen der Transistoren 420,421 angehoben und dadurch einer der beiden letztgenannten Transistoren so eingeschaltet wird, daß der Kollektorstrom durch den Lastwiderstand 418 fließt und dadurch das Potential der Leitungen 422,530 (Fig. 12) senkt Dadurch werden die Dioden 523,531 eingeschaltet und die Basen der gewählten Spalte der Transistoren 519 herabgezogen. Dadurch wird der Stromabschwung des vorher gewählten Bitieitungspaares 62 beschleunigt

Dateneingabe/Ausgabeschaltung 63

In F i g. 13 ist die Dateneingabe/Ausgabeschaltung 63 dargestellt Jeder der 16 Knotenpunkte 528 der Bitmatrix 61 (Fig. 12) ist mit einer Leitung 69 der Dateneingabe/Ausgabeschaltung 63 und jeder der 16 Knotenpunkte 529 in ähnlicher Weise mit der anderen Leitung 69 verbunden. Ein Leitungspaar 532, 533 verbindet die Leitungen 69 mit den entsprechenden Basen von Transistoren 534, 535, deren Emitter über eine Leitung 536 verbunden sind Daran ist eine Leitung 538 angeschlossen, die zinn Kollektor eines Transistors 538 führt, dessen Basis Ober eine Leitung 539 mit einem Knotenpunkt 540 verbunden ist Z?>,ei Dioden 541,542 sind so in Reihe geschaltet, daß die Kathode der Diode

541 mit dem Knotenpunkt 540 und die Anode der Diode

542 über eine Leitung 543 mit Erde verbunden sind. Eine Leitung 544 verläuft vom Knotenpunkt 540 zum Kollektor eines Transistors 545.

Die Dateneingangsleitung 66 ist Ober den Widerstand 546 mit der Basis eines Transistors 547 verbunden, dessen Kollektor über die Leitungen 548, 549 mit der rechten Leitung 69 verbunden ist Die linke Leitung 69 ist Ober die Leitungen 550, 551 an den Kollektor des Transistors 552 angeschlossen, dessen Basis Ober einen Widerstand 553 geerdet ist

Eine Diode 554 ist mit ihrer Anode an die Verbindung der Leitungen 550» 551 und eine Diode 555 mit ihrer Anode an die Verbindung der Leitungen 548, 549 angeschlossen. Die Kathoden der Dioden 554,555 sind zusammen Ober eine Leitung 556 und eine Leitung 557 an den Kollektor eines Transistors 558 angeschlossen, dessen Basis Ober eine Leitung 559 an die Leitung 560 gelegt ist Das obere Ende der Leitung 560 ist mit der Kathode einer Diode 561 verbunden, deren Anode an den Emitter eines Transistors 562 angeschlossen ist, dessen Kollektor durch eine Leitung 563 geerdet ist Die Basis des Transistors 562 ist über eine Leitung 564 mit dem Spaltenauswahleingang 17 verbunden.

Die Emitter der Transistoren 547,552 sind über eine Leitung 565 und eine Leitung 566 an den Kollektor eines Transistors 567 angeschlossen. Die Emitter der Transistoren 539,558,567 sind über eine Leitung 568 und eine Leitung 569 mit dem Kollektor eines Transistors 75 verbunden. Das untere Ende der Leitung 560 ist an den Kollektor eines Transistors 571 angeschlossen.

Der Lese/Schreibeingang 65 (Fig. 2) ist über einen

Widerstand 572 mit der Basis eines Transistors 573 verbunden, dessen Kollektor über die Leitung 574 geerdet ist Der Emitter des Transistors 573 ist mit der Anode einer Diode 575 verbunden, deren Kathode an die Verbindung der Leitungen 576, 577 angeschlossen ist Die Leitung 576 ist mit der Basis des Transistors 567 und die Leitung 577 mit dem Kollektor eines Transistors 578 verbunden.

Das untere Ende der linken Leitung 69 ist an den

ίο Kollektor eines Transistors 79 und das untere Ende der rechten Leitung 69 an den Kollektor eines Transistors 85 angeschlossen. Die Basen der Transistoren 545,570, 571,578,579,580 sind über Leitungen 581,582,583,584, 585 untereinander und mit der Eingangsleitung 64 der

is ßezugsstromquelle 38 (F i g. 2) verbunden. Die Emitter der Transistoren 545, 570, 571, 578, 579, 580 sind mit einer Leitung 585' und einer Spannungsquelle 586 verbunden.

Die in Fig. 13 gezeigte Dateneingabe/Ausgabeschal-

tung 63 arbeitet folgendermaßen. Für eine Lese oder Schreibcperaticn mss8 dss Potential am Spaltenauswahleingang 17 niedrig sein. Dadurch wird das Potential an der Basis des Transistors 558 gesenkt und gestattet dem durch den Transistor 570 fließenden Strom entweder durch den Transistor 438 oder durch den Transistor 567 zu fließen, abhängig vorn Potential am Lese/Schreibeingang-65. Wenn das Potential an diesem Eingang hoch ist, ist auch das Potential an der Basis des Transistors 567 hoch und gestaltet dadurch einen Stromfluß durch den Transistor 567 und nicht durch den Transistor 538. Wenn das Potential am Lese-Schreibeingang 65 niedrig ist, wird das Potential an der Basis des Transistors 567 gesenkt und dieser abgeschaltet so daß der Strom jetzt durch den Transistor 538 fließen kann.

)5 Ein hohes Potential am Lese/Schreibeingang 65 sorgt für eine Schreiboperation, ein niedriges für eine Leseoperation.

Bei einer Leseoperation ist der Transistor 538 leitend und erregt die Transistoren 534, 535. Die entsprechende den Potentiale auf den Leitungen 69 werden über Leitungen 532, 533 an die Basen der Transistoren 534, 535 übertragen, die als Differenzialverstärker Ausgangssignale auf die Datenausgangsleitungen 68 liefern. Bei einer Schreiboperation ist das Potential am Lese/Schreibeingang 65 hoch, so daß der Strom durch den Transistor 567 fließt und die Transistoren 547 und 552 erregt. Das Signal auf der Dateneingangsleitung 66 schaltet dann den Transistor 547 ein, wenn es hoch ist oder den Transistor 552, wenn es niedrig ist Die

M> Potentiale an den Kollektoren der Transistoren 547,552 werden dann über Leitungen 550, 551 und 548,549 auf die entsprechenden Leitungen 69 und die Anschlüsse 558 und 559 und dann auf die Bitleitungen 62 übertragen, um die Information in die gewählte Speicherzelle in der

U in Zusammenhang mit den Fig. 14 und 15 beschriebenen Art zu schreiben.

Speicherzelle 587 Eine einzelne Speicherzelle 587 und ihre Verbindun- M gen sind in Fig. 14 dargestellt und Fig. 15 zeigt eine Zellenanordnung 40 von .Speieherzellen 587. Jede Speicherzelle 587 umfaßt zwei Transistoren 588, 589. Der Kollektor des Transistors 588 ist über die Leitung

591 mit der Basis des Transistors 589 verbunden und der

M Kollektor des Transistors 589 über eine Leitung 590 mil

der Basis des Transistors 588. Eine Diode 592 liegt in der linken Bitleitung 62 zum Kollektor des Transistors 588 und eine Diode 593 in der rechten Bitleitung 62 zum

Kollektor des Transistors 589.

Ein Lastwiderstand 594 ist mit seinem unteren Ende am Kollektor des Transistors 588 angeschlossen und mit seinem oberen Ende an der Kathode einer Diode 595, und ein Lastwiderstand 596 ist mit seinem unteren Ende am Kollektor des Transistors 589 und mit seinem oberen an* der Kathode einer Diode 597 angeschlossen. Die Anoden der Kathoden 595,597 sind über die Leitungen 598 und 599 mit Jem unteren Ende eines Widerstandes 600 verbunden, dessen oberes Ende an eine Spannungsquelle 601 angeschlossen ist

Eine von je zwei Ausgangsleitungen 50 von der Wortmatrix 49 ist an eine obere Wortleitung 50' und die andere an eine untere Wortleitung 50" angeschlossen. Die Verbindungen 599' der Widerstände 600 und der is Leitungen 599 einer jeden Zeile aus Speicherzellen 587 sind mit der entsprechenden oberen Wortleitung 50' verbunden und die Emitter eines jeden Paares von Transistoren 588,589 der Zeile von Speicherzellen 587 sind mit der entsprechenden unteren Wortleitung 50" verbunden, jede untere Wortleitung 50" ist mit der Anode einer Diode 602 verbundea Alle 32 Dioden 602 einer jeden Spalte von Speicherzellen 587 sind an einen Stromverbraucher 603 über die Leitungen 604 angeschlossen. Der Stromverbraucher 603 ist an Erde gelegt

Die in den Fig. 14 und 15 gezeigten Speicherzellen

587 der Zeilenanordnung 40 arbeiten folgendermaßen. Für Lese- und Schreiboperationen werden die entsprechenden Potentiale der oberen Wortleitung 50' und der unteren Wortleitung 50" für die Zeile von Speicherzellen 587 gesenkt, welche die zu wählende Zelle enthält. (Für die Leseoperation braucht das Potential auf der oberen Wortleitung 50 jedoch nicht gesenkt zu werden.)

Für eine Leseoperation werden die Potentiale auf zwei Bitleitungen 62 angehoben zur Wahl einer Speicherzelle 87 der Zeile. Wenn z.B. angenommen wird, daß der rechte Transistor 589 der gewählten Zelle leitet und der linke Transistor 588 abgeschaltet ist, fließt Strom zuerst in der Diode 593 und dann in der Diode 592. Die gewählte Speicherzelle 587 ist dann auf einem hohen Pegel. Die Spannungsverschiebung an den Kollektoren der Transistoren 588,589 erscheint dann an den gewählten Bitleitungen 62 und wird über die Dioden 526,527 an die Leitungen 69 der Dateneingabe/Ausgabeschaltung 63 übertragen.

Bei der Svhreiboperalion werden ciurch das Absenken des Potentials auf der oberen Wortleitung 5C die Koflektordioden 595, 597 und dadurch der zum leitenden Transistor fließende Basisstrom abgeschaltet Wenn angenommen wird, «laß der Transistor 589 leitet und die Zustände während der Schreiboperation umgeschalte' werden sollen, darf nur das Potential der rechten Bitleitung 62 steigen. Der Strom fließt dann durch die Diode 593. Wenn dieser Strom den Kollektorstrom des Transistors 589 überschreitet, wird der Transistor 588 eingeschaltet, d. h„ wenn die Diode 593 leitet, wird das Potential an der Basis des Transistors

588 so angehoben, daß der Transistor 588 eingeschaltet wird. Das Potential am Kollektor des Transistors 588 senkt sich dann so, daß das Potential an der Basis des Transistors 589 gesenk! wird und dieser dadurch abschaltet, so daß das Potential an seinem Kollektor ansteigt und damit auch das Potential an der Basis des Transislors 588 angehoben wird. Dieser Vorgang ist regenerativ und die gewählte Speicherzelle 587 schaltet b'> ihren Zustand schnell so um. daß der vorher leitende Transistor 589 abgcscKa'tci wird und der früher abgeschaltete Transistor 588 leitend wird.

Zeitverzcgerungsschaltung

Fig. 16 zeigt in Form eines logischen Bloekdiagrammes eine Schaltung zur Verzögerung des Operationszyklus, sobald die gegenwärtig gewählte Leistungstorleitung 13 erregt werden muß, weil sie sich von der früher ausgewählten Leistungstorleitung 13 unterscheidet Vier Verriegelungsschaltungen 605, 606, 607 und 608 mit je einem Setzeingang 609 und einem Dateneingang 610 sind vorgesehen. Zwei Dateneingänge 610 sind entsprechend mit den zwei Adreßeingangsleitungen 5 verbunden, die zum PG Emitterdecodierer 4 (Fig. 1) führen. Die anderen beiden Dateneingänge 610 sind entsprechend mit den zwei Adreßeingangsleitungen 10 des PG Basisdecodierers9(Fig. 1) verbunden.

Außerdem sind vier Antivalenzschaltungen EO 611, 612, 613, 614 vorgesehen, deren einer Eingang 615 mit dem Ausgang einer entsprechenden Verriegelungsschaltung 60S, 606,607,608, und deren zweiter Eingang 616 mit dem Dateneingang 610 der entsprechenden Vcrriegelungsschaltung verbunden is;. Jedes dieser Antivalenzgliedsr ist an einem Ausgang mit einem entsprechenden der vier Eingänge 617 eines ODER-Gliedes 618 verbunden. Der Ausgangs des ODER-G!iedes ist an einen Eingang 619 eines UND-Gliedes 620 angeschlossen und auch an den Sperr- oder Invertiereingang 621 eines zweiten UND-Gliedes 62Z Die Ausgänge der UND-Glieder 620, 621 sind mit den Eingängen 623 eines ODER-Gliedes 624 verbunden. Der Ausgang des ODER-Gliedes geht zum Taktimpulseingang 15 der Spaltenwahltreiber 14(F i g. 1).

Der Ausgang des Hauptoszillators 625 des Computers ist über eine Leitung 626 mit einem Eingang eines UND-Gliedes 627 verbunden. Eine Leitung 628 läuft vom Ausgang des ODER-Gliedes 618 zum Sperr- oder Invertiereingang 629 eines UND-Gliedes 627. Der Ausgang dieses UND-Gliedes ist mit dem Eingang 630 einer Zeitverzögerungsleitung 631 verbunden. Heren erster Ausgangsanschluß 632 zu einem Eingang 633 eines UND-Gliedes 622 führt deren zweiter Ausgangs anscl \iiß 634 zum Eingang 635 eines UND-Gliedes 620 führt, und deren dritter Ausgangsanschluß 636 mit den vier entsprechenden Eingängen 609 zum Setzen der vier Verriegelungsschaltungen 605, 606, 607 und 608 verbunden ist

Die in Fig. 16 gezeigte Schaltung zur Verzögerung des Operationszyklus arbeitet wie folgt Wenn zunächst einmal angenommen wird, daß die jeztt zu adressierende Speicherzelle in derselben Zeile der Chips 3 liegt wie die vorher während des vorhergehenden Operationszyklus adressierte Speicherzelle, so wird durch den Hauptoszillator 625 am Anfang des Zyklus ein Impuls erzeugt Die laufenden Adreßsignale, die dieselben sind wie für den vorhergehenden Operationszyklus, werden dann auf die Adreßsignalleitungen 5, 10 übertragen. Wenn der durch den Oszillator 625 während des vorhergehenden Operationszyklus erzeugte Impuls den Ausgangsanschluß 636 der Zeitverzögerungsleitung 631 erreichte, wurde er a;f die Eingänge 609 zum Setzen der Verriegelungsschaltungen 605, 606, 607 und 608 gegeben, um die alten Adrcßsignale des vorhergehenden Zyklus in den Verriegelungsschalturige/i so zu speichern, daß während des gegenwärtigen Zyklus die alten Adreßsignale an den Eingängen 615 der Anlivalen/.glicdcr 611, 612, 613, 614 erscheinen. Die neuen Adrcßsignalc des laufenden Operationszyklus werden von den Adrcßcingangslcitungcn 5, 10 an die Eingänge der Antivalcn/glieder 611. 612, 6Π, 614

übertragen. Λπ jedem Antivalenzglied ist das alte Adreßsignal am Eingang hl5 dasselbe wie das laufende Adreßsignal am Eingang 616 und somit wird keines der Antivalenzglieder 611, 612, 613, 614 und damit auch keiner der Eingänge 617 des ODER-Gliedes 618 erregt, so daß der Ausgang dieses ODER-Gliedes im logisch nicht erregten Zustand bleibt. Dieses Signal wird an den Invertier- oder Sperreingang 621 des UND-Gliedes 622 übertragen, so daß dieses geöffnet wird und damit den vom Hauptoszillator 625 erzeugten Impuls während des laufenden Operationszyklus von dem Ausgangsnnschluß 632 der Verzögerungsleitung 631 über das UND-Glied 622 und das ODER-Glied 624 auf die Taktimpulseingangsleitung 15 überträgt. Damii kann ein ausgewählter der vier Spaiicnauswahltrcibcr 14 so betätigt werden, daß das Potential auf einer der vier Spaltenauswahlleitungen 17 gesenkt und damit die Chips/iigriffsphase des Operationszyklus begonnen werden kann. Der Opcrationszyklus des Speichersystems wird daher nicht verzögert, wenn die gegenwärtig adressierte Speicherzelle in derselben Zeile der Chips 3 liegt wie die vorher adressierte Zelle.

Wenn jetzt angenommen wird, daß die gegenwärtig adressierte Zelle in einer anderen Zeile der Chips 3 liegt als die vorher adressierte Zelle, so ist mindestens eines der auf den Adreßeingangsleitungen 5, IO und an den Eingängen 616 der Antivalenzglieder 611, 612, 613, 614 erscheinenden laufenden Adreßsignale verschieden von dem in einer der entsprechenden Verriegelungsschaltungen 605, 606, 607, 608 gespeicherten alten Adreßsignale, die an dem entsprechenden Eingang 615 der Antivalenzglieder erscheinen. Eine Diskrepanz der Signale liegt daher an dem Eingangspaar 615, 616 von mindestens einem Antivalcnzglied vor, so daß mindestens einer der Eingänge 617 des ODER-Gliedes 618 erregt wird. Der Ausgang des ODER-Gliedes 618 führt dann ein logisch aktives Signal zum Schließen der UND-Glieder 622, 627. Der von dem Hauptoszillator 625 erzeugte und an dem Ausgangsanschluß 632 der Zeitverzögerungsleitung 631 erscheinende Impuls wird dann durch das geschlossene UND-Glied 622 gesperrt und erscheint nicht an der Taktimpulseingangsleitmig 15. Stattdessen erreicht er nach einer vorgegebenen Zeitverzögerung den Ausgangsanschluß 634 und wird auf den Eingang 635 des UND-Gliedes 620 übertragen.

=i Dieses ist durch das logisch aktive Signal an seinem Eingang 619 geöffnet, und der Impuls wird durch das UND-Glied 620 und das ODER-Glied 624 auf den Taktimpulseingang 15 übertragen. Dadurch wird die Betätigung eines der vier Spallenauswahltreiber 14

in eingeleitet und die Chipszugriffsphase des Operationszyklus begonnen. Wenn also die gegenwärtig adressierte Speicherzelle nicht innerhalb derselben Reihe von Chips 3 liegt wie die vorher adressierte Zelle, wird der Zugriffsteil des Operationszyklus nach einer zusälzli-

Ii chen Zeitverzögerung begonnen, die durch die Zeit bestimmt ist. welche der Impuls zum Durchlaufen der Zeitvcrzögerungsleitung63l von dem ersten Ausgangs anschluß 632 zum zweiten Ausgangsanschluß 634 benötigt. Diese zusätzliche Zeitverzögerung entspricht der Zeit, die die neu gewählte l.eisltingstorleitung 13 und die zugehörige Zusatzschaltiing auf dem Chip benötigen, um erregt zu werden.

Das logisch aktive Signal am Ausgang des ODER Gliedes 618 wird auf den Sperrcingang 629 des

>i UND-GNodes 627 übertragen, schließt diese und blockiert dadurch den vom Hauptoszillator 625 erzeugten Impuls während des folgenden Operationszyklus. Während des nächsten Zyklus des Hauptoszillators 625 wird u'aner kein Impuls an die Zeitverzögerungslei-

)o lung 631 und den Taktimpulscingang 15 übertragen. Damit ist genügend Zeit für den Abschluß der Zugriffs- und Lese- oder Schreibphasen des vorhergehenden Opcrationszyklus gegeben, der während des nächsten Zyklus des Hauptoszillators 625 beendet werden muß.

ii ungeachtet dessen, daß die Zeitverzögerung die Zugriffsphase einleitet. Das UND-Glied 627 wird wieder durchgeschaltet, wenn der Oszillatorimpuls des gegenwärtigen Zyklus den Ausgangsanschluß 636 der Zeit verzögerungsleitung 631 erreicht und die laufende Adresse in die Verriegelungen 605, 606, 607 und 608 überträgt.

Hierzu 11 Blatt Zeichnungen

Claims

Patentansprüche:

1. Pseudohierarchisches Speichersystem aus mehreren in Gruppen angeordneten Speicherzellen, mit nacheinander die Speicherzellen adressierenden Adressierschaltungen und mit mehreren in Gruppen angeordneten und den Speichergruppen zugeordneten Hilfsschaltungen wie Speicherstromquellen. Decodierer und Datenein-/Ausgaberegister sowie Adressierschaltungen und Leistungsiortreiber, die jeweils über nur eine Leistungstorleiiung nur eine einzige Gruppe von Hilfsschaltungen, die der die zu adressierende Speicherstelle enthaltenden Gruppe von Speicherzellen zugeordnet ist, mit Strom versorgen, dadurch gekennzeichnet, daß Leistungstortreiber (12) die ausgewählte Gruppe von Hilfsschaltungen (Sirombezugsquellen 30, 32, 34, 36 und 38) während der aufeinanderfolgenden Adressierung von Speicherzellen ohne jedwede Unterbrechung so lange mit Strom versorgen, wie die aufeinanderfolgenden adressierten Speicherzellen noch der dieser ausgewählten Gruppe von Hilfsschallungen zugeordneten Gruppe von Speicherzellen angehören.

2. Speichersystem nach Anspruch 1, dadurch gekennzeichnet, daß ein Leistungstor-Emiuerdecodierer (4). ein Leistungstor-Emitterschalter (7) und ein Leistungstor-Basisdecodierer (9) vorgesehen sind, die über einen der Leistungstortreiber (12) die seither ausgewählte Gruppe von Strombezugsquellen (30, 32, 34, 36. 38) abschalten und damit die Stromversa ■yang der seither ausgewählten Gruppe von Speicherzellen unterbrechen, dann, wenn die nachfolgend zu adressiereiwe Speicherzelle nicht mehr in der der seither ausgewählten Gruppe von Strombezugsquellen (30, 32,34,36, 38) zugeordneten Gruppe von Speicherzellen liegt, und die dann über einen weiteren der Leisiungstortreiber (12) eine nachfolgend ausgewählte Gruppe von Strombezugsquelten (30. 32, 34, 36, 38) erregt, die der Gruppe der nachfolgend zu adressierenden Speicherzellen zugeordnet ist.

3. Speichersystem nach Anspruch 2. dadurch gekennzeichnet. daß zur weiteren Adressierung der Gruppen von Speicherzellen Spaltenauswahltreiber (14) vorgesehen sind, die von einem Hauptoszillator (625. Fig: 16) Ober eine Taklimpulsleitung (15) getaktet werden, und daB eine Zeitverzögeningsschaltung (Fig. 16) mit einer Zeitverzögerungsleitung (631V Verriegelungsschaltungen (60S, 606,607, 608} Antivalenzschaltungen (611, 612, 613, 614). ODER-Schaltungen (618, 624) und UND-Schaltungen (620,622,62/) die Adressierung der Speicherzellen dann verzögert, wenn die nachfolgend zu adressierende Speicherzelle nicht mehr in der der seither ausgewählten Gruppe von Strombezugsquellen (30, 32, 34, 38) zugeordneten Gruppe von Speicherzellen liegt.

4. Speichersystem nach Anspruch t. dadurch gekennzeichnet, daB zum Ansteuern der zu adressierenden Speicherzelle ein Emitterdecodierer (43), ein Basisdecodierer (43') und ein ersfef und zweiter Bitdecodierer (51 bzw. 56) vorgesehen sind.

5. Speichersystem nach Anspruch 1. dadurch gekennzeichnet, daß zum weiteren Ansteuern der zu adressierenden Speicherzellen eine Wortmatrix (49) und eine Bitmatrix (61) vorgesehen sind, die von dem vorgeschalteten Emitterdecodierer (43) über einen

Emillerschalter (46) und dem vorgeschalteten Basisdecodierer (43') bzw. über den vorgeschalteten ersten und zweiten Bitdecodierer (51 bzw. 56) erregt werden.

6. Speichersystem nach Aaspruch I bis 5, dadurch gekennzeichnet, daß das Speichersystem in monolithischer Technik ausgeführt ist und ein Feld von in Gruppen angeordneten monolithischen Chips (3), auf denen je eine Zellenanordnung (40) mit ihren zugehörigen Hilfsschaltungen wie Strombezugsquellen (30, 32, 34, 36, 38). Wortmatrix (49) mit Emitterdecodierer (43), Emitterschalter (46) und Basisdecodierer (43'). Bitmatrix (61) mit erstem und zweitem Bitdecodierer (51 bzw. 56) und Daten-E/ASchaltung (63) vorgesehen ist. sowie die Leistungstortreiber (12) mit Leistungstor-Emitterdecodierer (4), PG Emitterschalter (7) und Leistungstor-Basisdecodierer (9) zur Erregung der Hilfsschaltungen (30,32,34,36,38,43,43',46,49,51,56,61)Tür die die zu adressierende Speicherzelle enthaltende Zellenanordnung (60) nur der ausgewählten Gruppe von Chips (3) und zu ihrer Wcitcrerrcgung solange, wie die aufeinanderfolgenden adressierten Speicherzellen noch dieser ausgewählten Gruppe von Chips (3) angehören, und schließlich einen Dateneingangspuffer (18), Abfühlverstärkcr (21). einen Lese/Schreibpuffer (24) und einen ZellenadreBpuffer(27) enthält.