DE2159368A1

DE2159368A1 - Verfahren und Vorrichtung zur Deko dierung digitaler Information

Info

Publication number: DE2159368A1
Application number: DE19712159368
Authority: DE
Inventors: Duane Edward Palmyra Wis Mclntosh (V St A) P
Original assignee: Motors Liquidation Co
Current assignee: Motors Liquidation Co
Priority date: 1970-12-01
Filing date: 1971-11-30
Publication date: 1972-06-15
Also published as: FR2116451A1; GB1339840A; US3691553A; CA970470A; FR2116451B1; SE365919B; DE2159368B2

Description

DR. MOLLER-BORe DIPL-PHYS. DR.MANITZ DlPL-CHEM. DR. DEUFEL DIPL-ING. FINSTERWALD DIPL-ING. GRXMKOW

PATENTANWÄLTE

München, den 3* NOV. 1171 We/Obd - G 2196

GEHEBAI MOTOBS COSPORjLTION Detroit/Michigan, USA

Verfahren und Vorrichtung zur Dekodierung digitaler Information

Di· Erfindung betrifft die Datenverarbeitung und insbesondere •in Verfahren und eine Vorrichtung zur Dekodierung digitaler Information.

Dekodiervorrichtung zu» Aufbau einer HHZ-Bitfolge aus einer kodierten Eingangs-Bitfolge, welche übergänge enthält, die im wesentlichen im Grenzbereloh einer Bitzelle auftreten, um ein Paar von Bits eines ersten logischen Pegels darzustellen und zwischen den Grenzen einer Bitzelle, um ein Paar von Bits eines zweiten logischen Pegels darzustellen, dadurch gekennzeichnet, dafi eine logische linrichtung vorgesehen ist, welche auf die kodierte

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Dr. MOIIar-Bor« Dr. MonHz ■ Dr. DauM · Dipi.-Infl. finihrwald Dipl.-Ing. Gramkow

33 IraufiKhwaig, Am BOrgcrparic · 8 MOndMn 22, Robart-Kodi-Slrafl· 1 7 Stuttgart - lad Cannitatt

T.Won (0531) 73887 _T„._foB ,„,„, ^_{45 τ},,,_χ ^^ „^ Markh.rafl.3,1.Woo (07U| Bank: Zontrallcaii* Bay«·. Volksbanken, MOnditn, Kto.-Nr. 9822 Poihditüc MOndiin 95495

Eingangs-Bitfolge anspricht und dazu geeignet ist, einen ersten Impuls zug zu entwickeln, welcher Impulse enthält, die den Obergangen in der Eingangs-Bitfolge entsprechen, welche ein Paar von Bits des ersten logischen Fegeis darstellen und weiterhin dazu geeignet ist, einen zweiten Impuls zug zu entwickeln, welcher Impulse enthält, die den Übergängen in der Eingangs-Bitfolge entsprechen, welche ein Paar von Bits des zweiten logischen Pegels darstellen, daß weiterhin eine Schieberegister-Einrichtung vorhanden ist, welche eine bis η in Reihe geschaltete Stufen aufweist, wobei der Eingang zu der ersten Stufe der Schieberegister-Einrichtung auf dem zweiten logischen Pegel liegt, daß weiterhin eine logische Einrichtung vorhanden ist, welche dazu geeignet ist, die erste und die zweite Stufe der Schieberegister-Einrichtung In Reaktion auf einen Impuls in dem ersten Impulszug auf einen ersten, logischen Pegel einzustellen, daß die logische Einrichtung dazu geeignet ist, die geraden Stufen der Schieberegister-Einrichtung von der vierten Stuf· bis zur η-ten Stufe auf den ersten logischen Pegel einzustellen, und zwar In Reaktion auf einen Impuls In dem ersten Impuls zug und um die ungeraden Stufen der Schieberegister-Einrichtung von der dritten bis zu der n-1-ten Stufe in Reaktion auf einen Impuls In dem zweiten Impuls zug auf den ersten logischen Pegel einzustellen, wobei die Anzahl der Stufen in der besonderen folge in Abhängigkeit davon eingestellt 1st, wie groß die Anzahl der Bitsellen zwischen aufeinander folgenden Impulsen in jedem derersten und zweiten Impulszüge ist.

Sie Erfindung liefert einen Dekodierer zum Aufbau einer HRZ-Bitfolge aus einer kodierten Eingangs-Bitfolge, welche übergänge aufweist, die diskrete Bitpaare darstellen. Obwohl die Erfindung darauf nicht beschränkt 1st, ist sie Insbesondere vorteilhaft anwendbar auf magnetische Aufzeichnunga- und Wiedergabesysteme, welche zur Dekodierung einer kodierten Bitfolge dienen, die von einem magnetischen Träger gelesen wird, um sie in eine herkömmlichere Form der Information zur nachfolgenden Verarbeitung umzusetzen.

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Der erfindungsgemäße Dekodierer ist insbesondere vorteilhaft anwendbar zur Dekodierung von Daten, die zuvor unter Verwendung der Vorrichtung dekodiert wurden, welche in der am selben Tage angemeldeten Patentanmeldung P mit dem Titel "Verfahren und Vorrichtung zur Kodierung digitaler Information" beschrieben ist. In dieser Anmeldung wird NRZ-Information kodiert, um eine Ausgangs-Bitfolge zu erzeugen, welche Übergänge aufweist, die zu Beginn einer Bitzelle auftreten, und dann ein Paar von logischen Pegeln ^M1" darstellen und dann, wenn sie zwischen Bitzellen auftreten, ein Paar von logischen Pegeln "0" darstellen. Gemäß der Erfindung wird die kodierte Bitfolge dadurch dekodiert, daß die kodierte Bitfolge in eine Übergänge-Impulsfolge umgeformt wird, welche Impulse aufweist, die den übergängen entsprechen. Die Übergangs-Impulsfolge wird durch eine logische Schaltung weiter verarbeitet, um separate Impulszuge zu entwickeln, welche diejenigen Impulse aufweisen, welche den Übergängen entsprechen, die die Paare von logischen Pegeln "1" und die Paare von logischen Pegeln ¹¹O" jeweils darstellen. Ein Schieberegister, welches eine Vielzahl von Stufen aufweist, die einzeln durch eine logische Zusatzeinrichtung einstellbar sind, welche auf die separaten Impulszüge anspricht, baut eine einfache NRZ-Bitfolge auf, welche die Information der kodierten Bitfolge enthält.

Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigt:

Figur 1 ein schematisches Diagramm der bevorzugten Ausfiihrungaform des Dekodierers, welche gemäß der Erfindung ausgebildet ist und

Figur 2 eine Reihe von Wellenformen, um die Arbeitsweise der Vorrichtung gemäß Figur 1 zu erläutern.

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Gemäß der Darstellung in der Figur 1 ist ein NRZ-Datentakt-Generator allgemein mit 20 bezeichnet und entwickelt erste und zweite Zeittaktimpulszüge, welche mit AjZf und BJZf bezeichnet sind und welche Impulse enthalten, die im wesentlichen an den Grenzen einer Bitzelle und zwischen den Grenzen einer Bitzelle jeweils auftreten. Der Taktgenerator 20 umfaßt eine Taktquelle 22, welche mit einer Frequenz arbeitet, die der zweifachen Bitratenfrequenz entspricht, die inbezug auf die Übergänge der einlaufenden Daten synchronisiert und phasenverschoben ist. Der Ausgang der Uhr 22 wird über ein NOR-Gatter 24· geführt, welches eine Pufferung und eine Isolation liefert und wird dem Takteingang eines Verzögerungs- oder D-Flip-Flops 26 zugeführt. Das Flip-Flop 26 überträgt den jeweils an der Eingangsklemme D vorhandenen Pegel zu seiner Ausgangskiemme Q auf der Vorderflanke jedes Taktimpulses. Die Klemmen Q und D des Flip-Flops 26 sind miteinander verbunden. Die Ausgänge an den Klemmen Q und $ des Flip-Flops 26 liefern den Zeitimpuls AjZf und BJZf mit Bitratenfrequenz, wobei der Zeittaktimpulszug BjZf dem Zeittaktimpulszug A)Zf um 180 ° nachfolgt. Die oben bereite erwähnte Phasenverschiebung der Uhrenimpulse gewährleistet, daß sich die Zeittaktimpulszüge AjZf und BjZf auf beiden Seiten der Grenze einer Bitzelle und auf beiden Seiten zur Mitte einer Bitzelle gemäß der Darstellung in der Figur 2 jeweils auf einem logischen Spannungspegel "0" befinden.

Die kodierten Eingangsdaten werden einem durch zwei Flanken getriggerten monostabilen Multivibrator zugeführt, welcher allgemein mit 30 bezeichnet ist und welcher einen Übergangsimpulszug erzeugt, der in der Figur 2 mit IRANS bezeichnet ist, welcher Impulse aufweist, die Übergängen in den kodierten Daten entsprechen, welche entweder von einem oberen auf einen unteren Pegel oder von einem unteren Pegel auf einen oberen Pegel erfolgen können. Der Multivibrator 30 umfaßt eine Vielzahl von NOR-Gattern 30a bis 30h. Das Gatter 30g vergleicht den invertierten Datenaus-

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gang des Gatters 30a mit den Daten, welche durch die Umkehrgatter 30b bia 30d verzögert sind. Das Gatter 30f vergleicht die Daten, welche durch die Gatter 30a und 30b verzögert sind, mit den umgekehrten Daten, welche durch die Gatter 30a bis 30e verzögert sind. Die Eingänge zu den Gattern 30f und 30g liegen auf entgegengesetzten logischen Fegein, mit der Ausnahme eines kurzen Zeitintervalls, wenn ein Übergang gerade erfolgt, und zwar in den kodierten Eingangsdaten. Die Eingänge zum Gatter 30h sind somit normalerweise auf einem logischen Pegel "0", außer dann, wenn diese kurzen Zeitintervalle auftreten. Somit liegt der Ausgang des Gatters 30h normalerweise auf einem logischen Pegel "1", wird jedoch auf einen logischen Pegel "O" geschaltet, und zwar für ein kurzes Zeitintervall, und zwar jedesmal dann, wenn in den kodierten Daten ein Übergang gemäß der Darstellung in der Figur 2 auftritt.

Der Impulszug-Ausgang TRANS von dem Multivibrator 30 liefert einen Eingang zu den NOR-Gattern 32 und 34* Die anderen Eingänge zu den Gattern 32 und 34 werden jeweils durch Zeittaktimpuls züge X0 und BjZf geliefert. Folglich trennen die Gatter 32 und 34 die Impulse von dem Ausgang des Multivibrators 30 in jene, welche einem Paar von logischen Pegeln "1" und einem Paar von logischen Pegeln ^w0^w jeweils entsprechen. Die Ausgänge der Gatter 32 und 34 werden durch die NOR-Gatter 36 und 38 jeweils invertiert, um Impulszüge zu erzeugen, welche in der Figur 2 jeweils mit "1's" TRANS und "O¹S" TRANS bezeichnet sind. Die Impulse in dem Impulszug ¹M¹S* TRANS treten an der Grenze einer Bitzelle auf, während die Impulse in dem Impulszug "O's" TRANS in der Mitte einer Bitzelle auftreten.

Die Ausgänge der Gatter 32 und 34 liefern Eingänge zu einem NOR-Gatter 40, welches einen Triggerimpulszug liefert, der im wesentlichen mit dem Impulszug TRANS identisch ist und in der Figur 2 mit TRG bezeichnet ist. Der Ausgang vom Gatter 40 wird über die

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NOR-Gatter 42 und 44 der Klemme D eines Flip-Flops 46 zugeführt und über ein zusätzliches NOR-Gatter 48, um die Klemme des Flip-Flops 46 zu löschen. Das Flip-Flop 46 wird durch die Vorderflanke des Impulses in dem Zeittaktimpuls Έ0 getaktet. Der Spannungspegel an der Klemme D des Flip-Flops 46 folgt dem Impuls zug TRG und demgemäß wird er bei Abwesenheit eines Überganges in den kodierten Daten auf einem logischen Pegel "1" liegen. In ähnlicher Weise ist die Spannung an der Klemme Q des Flip-Flops 46 auf einem logischen Pegel "1·· und wird auf einen logischen Pegel ^M0^fl geschaltet, und zwar nur auf Anwendung eines Impulses von dem Impuls zug TRG zu der Löschklemme. Die Klemme Q des Flip-Flops 46 bleibt auf einem logischen Pegel "0" für eine solche Zeit, wie sie durch die Breite der Impulse von dem Impulszug TRG festgelegt ist. Der Ausgang an der Klemme Q des Flip-Flops 46 wird durch ein NOR-Gatter 50 invertiert und einem seriellen Schieberegister zugeführt, welches allgemein mit R1 bezeichnet ist. Der Ausgang des Gatters 50 ist in der Figur 2 mit OLRCNT bezeichnet.

Das Register R1 umfaßt eine Vielzahl von D-Flip-Flop-Stufen 1 bis n. In der dargestellten Ausführungsform sind η = 8 Stufen vorhanden und mit F/F-1 bis F/F-8 bezeichnet. Die Funktion des Registers R1 besteht darin, die Anzahl der Bitzellen zwischen logischen Pegelübergängen in den kodierten Daten zu zählen. Die Klemme Q von jeder der Stufen F/F-1 bis F/F-7 ist mit der Klemme D der folgenden Stufe verbunden. Die Stufe F/F-1 des Registers R1 wird durch die Vorderflanke der Impulse GLRONT von dem Gatter 50 eingestellt, um an der Klemme D von F/F-2 einen logischen Pegel "1" aufrecht zu erhalten und um an der Klemme Q von F/F-1 einen logischen Pegel "0" aufrecht zu erhalten. Die Stufen F/F-2 bis F/F-8 des Registers R1 werden durch die Vorderflanke der Impulse des Impulszuges B0 geshiftet und werden gelöscht, um einen logischen Pegel "0" oder "T" an ihre jeweiligen Klemmen Q zu führen und einen logischen Pegel "0" oder "1" an ihre jeweiligen Klemmen Q, und zwar durch die Vorderflanke des Ausgangs OLRONT des

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Gatters 50. Wegen der mit dem Schalten dea Flip-Flops 46 und der ätufe 50 verbundenen Verzögerung wird das Register R1 während der Anatiegsflanke des Impulses B0 in einem gelöschten Zustand gehalten, welche unmittelbar auf einen logischen Pegelübergang folgt, somit werden die Ausgangsklemmen Q von F/F-2 bis F/F-8 auf einen logischen Pegel "0" geshiftet, und zwar nacheinander, wobei die Anzahl der Stufen von der Anzahl von Bitzellen zwischen Übergängen in den kodierten Daten abhängt.

Sin allgemein mit R2 bezeichnetes zweites serielles Schieberegister umfaßt eine Vielzahl von D-Flip-Flop-Stufen 1 bis n. In der dargestellten Ausführungsform sind η = 8 Stufen vorgesehen, und diese Stufen sind mit F/F-1a bis F/F-8a bezeichnet. Der Ausgang des Registers R2 wird der Klemme D eines Flip-Flops 52 zugeführt, welches an seiner Klemme Q den NRZ- Datenausgang erzeugt. Die Flip-Flops F/F-1a bis F/F-8a^ebenso wie das Flip-Flop 52 werden durch den Zeit takt impuls zug ~B0 geshiftet. Die Stufen F/F-1a bis F/l-7a haben ihre Klemmen Q mit den Klemmen D der nachfolgenden Stufen verbunden. Die Klemme D des Flip-Flops F/F-1a ist mit der Klemme Q des Flip-Flop3 F/F-1 des Registers R1 verbunden und ist somit auf einem logischen Pegel "0" gehalten. Die Stufen F/F-1 a bis F/F-r8a haben ihre Einstellklemmen jeweils mit NOR-Gattern 56 bis 70 verbunden. Die NOR-Gatter 56 bis 70 bekommen einen Eingang jeweils von der Klemme <$ der Stufen F/F-1 bis F/F-8 des Registers R1 zugeführt. Der andere Eingang zu den NOR-Gattern 56, 58, 62, 66 und 70 ist mit dem Ausgang des Gatters 36 verbunden. Der andere Eingang zu den Gattern 60, 64 und 68 ist mit dem Ausgang des Gatters 38 verbunden. Die Gatter 56, 58, 62, 66 und 70 setzen die Stufen F/F-1a, F/F-2a, F/F-4a, F/F-6a und F/F-8a auf einen logischen Pegel ^M1", und zwar unabhängig von dem vorhergehenden Zustand, wenn ein Impuls "1¹S" TRANS an ihren Eingang zusammen mit einem logischen Pegel "0" von der Klemme Q von F/F-^1, F/F-2, F/F-4, F/F-6 und F/F-8 jeweils vom Register R1 zugeführt wird. In ähnlicher Weise

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setzen die Stufen 60, 64 und 68 die Stufen F/F-3a, F/F-5a und F/F-7a auf einen logischen Pegel "1", und zwar unabhängig von ihrem vorhergehenden Zustand, wenn ein Impuls "O's" TRANS ihrem Eingang zusammen mit einem logischen Pegel "0" von den Klemmen <5 von F/F-3» F/F-5 und F/F-7 jeweils vom Register R1 zugeführt wird.

Die Arbeitsweise des in der Figur 1 dargestellten Dekodierers wird nachfolgend unter Bezugnahme auf die Wellenformen der Figur 2 beschrieben, wobei die kodierten Eingangsdaten so dargestellt sind, daß ihre Übergänge an den Grenzen der Bitzellen 1, 3, 7, 14 und 16 auftreten und in der Mitte der Bitzelle 5. Somit liegen die kodierten NRZ-Daten in der Form 1111001101010111 vor. Der Multivibrator 30 erzeugt einen Impuls zu solchen Zeiten, die als Ergebnis dieser Übergänge angegeben sind. Die Gatter 32 und 36 ermitteln und invertieren solche Impulse, welche an der Grenze einer Bitzelle auftreten und erzeugen den in der Figur 2 dargestellten Impulszug «1's^H TRANS. Die Gatter 34 und 38 ermitteln und invertieren die Impulse, welche in dem Übergangs impuls zug in der Mitte einer Bitzelle auftreten und erzeugen den in der Figur 2 dargestellten Impulszug "O's" TRANS.

Die Klemmen Q von F/F-1 und F/F-2 des Registers R1 sind zu der Zeit auf einem logischen Pegel "0", zu welcher der Impuls von dem Impulszug "1" TRANS an den Gattern 56 und 58 empfangen wird, so daß die Flip-Flops F/F-1a und F/F-2a des Registers R2 zu Beginn einer Bitzellenzeit (BT) 1 auf einen logischen Pegel "1" gesetzt »erden. Der Impuls TRG zu der Löschklemme des Flip-Flops 46 schaltet den Ausgang dee Gatters 50 auf einen logischen Pegel "1", um die Flip-Flops F/F-2 bis F/F-8 zu löschen, indem ein logischer Pegel ^M1" auf die entsprechenden Klemmen Q gegeben wird. Die Vorderflanke der Impulse in dem Zeittaktimpulszug B0 shiftet das Register R2 während BT1 und BT2 derart, daß zu Beginn von BT3 das Register R2 0011 in den entsprechenden Flip-Flops F/F-1a bis F/F-4a

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enthält. Die Vorderflanken der Impulse in dem Zeittaktimpulszug Β# shiften außerdem die Stufen F/F-2 bis F/F-8 dea Registers R1. Während BT1 iat jedoch der Impuls CLRCNT an den Löschklemmen der Flip-i'lops F/F-2 bie F/F-8 vorhanden, und zwar auf Grund der Verzögerungen des Flip-Flops 46 und dea Gatters 50, so daß das Register R1 während BT1 nicht geshiftet wird. Zu Beginn von BT3 setzt der Impulaausgang "1¹S" TRANS des Gatters 36 die Flip-Flops F/F-1a und F/F-2a dea Registers R2 auf einen logischen Pegel ^M1". Das Register R1 wird durch die Vorderflanke dea Impulsea CLRCNT gelöscht. Das Register R2 wird durch Taktimpuls B0 während BT3 und BT4 geshif tet, während das Register RI durch Taktimpulse B0 während BT4 geshiftet wird, so daß zu Beginn von BT5 das Register R2 jeweils in den Stufen F/F-1a bia ?/F-6a 001111 enthält. Der in der Mitte von BT5 auftretende Impuls "O'a" TRANS beeinträchtigt den Zustand dea Registers R2 nicht, da die Gatter 60 und 64 durch einen logischen Pegel "1" unwirksam gemacht aind, welcher an den Klemmen § von F/F-3 und F/F-5 dea Registers R1 auftritt. Das Register H1 wird durch die Vorderflanke des unmittelbar auf den Impuls "O¹S" TRANS folgenden Impulses CLRCNT gelöscht, und daa Register R2 wird durch die Vorderflanke der Impulse B0 während BT5 und BT6 geshiftet, so daß zu Beginn von ST7 daa Register R2 in den Stufen F/F-1a bis F/F-8a 00001111 enthält. Zu Beginn von BT7 aetzt der Impula «1's^M TRANS F/F-1a und F/F-2a dea Registers R2 auf einen logischen Pegel "1". Das Register R2 wird während BT7 und BT8 geahiftet, ao daß zu Beginn von BT9 daa Register R2 in den Stufen F/F-1a bia F/F-8a jeweils 00110011 enthält, und die zwei vorhergehenden Bita der Daten "11" sind aus dem Flip-Flop 52 heraus geshiftet worden. Da während BT9 t>is BT13 keine Übergänge auftreten, enthält das Register R1 zu Beginn von BT14 in den Stufen F/F-2 bia F/F-8 jeweile 0000001 und daa Register R2 enthält jeweils in den Stufen F/F-1« und F/F-8a 00000001. Die NRZ-Daten, welche ao weit an der Klemme Q des Jj'lip-i'lopa 52 angekommen aind, aind 1111001. Wenn der Impuls "1" TRANS zu Beginn von BT14 auftritt, werden die Stufen F/F-1a, F/F-2a, F/F-4a und F/F-6a auf einen logischen Pegel "1" gesetzt,

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- ίο -

da die Gatter 56, 58, 62 lind 66 durch den logischen Pegel "0" angesteuert sind, welcher an den Klemmen Q von F/F-1, F/l-2, F/F-4 und Jj'/ff-o dea Registera Rt vorhanden ist. Das Register R2 enthält jetzt in den Stufen F/F-1a bis 2/F-8a jeweils 11010101. Das Register R1 wird durch die Anatiegaflanke des Impulses CLRGNO? in BTH gelöscht, und daa Register R2 wird durch die Vorderflanke dea Zeittaktimpulsea 30 in BTH und BT15 nochmals geshiftet. Zu Beginn von BT16 setzt der Impuls "1'e" TRANS die Stufen F/F-1a und ff/P-2a auf einen logischen Pegel ^M1", und das Register R2 wird erneut geshiftet. Wenn das Register R2 während BTI6 geshiftet ist, sind die NRZ-Daten, welche an der Klemme Q des FlIp-Ji¹Iops 52 bis zu diesem Zeitpunkt vorgelegen haben, die Daten 1111001101, und es ist offensichtlich, daß die verbleibenden dekodierten Daten im Takt herausgeahiftet werden.

Aus der obigen Beschreibung geht hervor, daß die entsprechenden Paare der logischen Pegel "1" und die entsprechenden Paare der logischen Pegel "O" abgetastet und in dem Register R2 gespeichert werden und dafl die nicht paarweise zwischen den Obergängen auftretenden Impulse in dem Register R2 unter der Steuerung dea Registers R1 gespeichert werden, wobei die Folge der nicht paarweise auftretenden Impulse durch den Zustand dea zweiten von zwei abgetasteten aufeinander folgenden Paaren bestimmt wird.

- Patentansprüche -

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Claims

Patentansprüche

(j) Dekodiervorrichtung zum Aufbau einer HRZ-Bitfolge aus einer kodierten Eingangs-Bitfolge, welche Übergänge enthält, die im wesentlichen im Grenzbereich einer Bitzelle auftreten, um ein Paar von Bita eines ersten logischen Pegels darzustellen und zwischen den Grenzen einer Bitzelle, um ein Paar von Bits eines zweiten logischen Pegels darzustellen, dadurch gekennzeichnet, daß eine logische Einrichtung (20, 30, 32, 34, 36, 38) vorgesehen ist, welche auf die kodierte JBingangs-Bitfolge anspricht und dazu geeignet ist, einen ersten Impulszug ("1" TRANS) zu entwickeln, welcher Impulse enthält, die den übergängen in der Eingangs-Bitfolge entsprechen, welche ein Paar von Bita des ersten logischen Pegels darstellen und weiterhin dazu geeignet ist, einen zweiten Impulezug (^H0" TRANS) zu entwickeln, welcher Impulse enthält, die den Übergängen in der Eingangs-Bitfolge entsprechen, welche ein Paar von Bits des zweiten logischen Pegels darstellen, daß weiterhin eine Schieberegister-Einrichtung (R2) vorhanden ist, welche eine bis η in Reihe geschaltete Stufen aufweist, wobei der Eingang zu der ersten Stufe (F/F-1a) der Schieberegister-Einrichtung (R2) auf dem zweiten logischen Pegel liegt, daß weiterhin eine logieche Einrichtung (R1, 56, 58) vorhanden ist, welche dazu geeignet ist, die erste und die zweite Stufe der Schieberegister-Einrichtung (R2) in Reaktion auf einen Impuls in dem ersten Impulezug ("1" TRANS) auf einen ereten logischen Pegel einzustellen, daß die logische Einrichtung (R1, 60, 62, 64, 66, 68, 70) dazu geeignet ist, die geraden Stufen der Schieberegister-Einrichtung (R2) von der vierten Stufe bis zur η-ten Stufe auf den ersten logischen Pegel einzustellen, und zwar in Reaktion auf einen Impuls in dem ersten Impulszug ("1" TRANS) und um die ungeraden Stufen der Schieberegister-Einrichtung (R2) von der dritten bis zu der (n-i)-ten Stufe in Reaktion auf einen Impuls in dem zweiten

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Impulszug ("O" !DRANS) auf den ersten logischen Pegel einzustellen, wobei die Anzahl der Stufen in der besonderen Folge in Abhängigkeit davon eingestellt ist, wie groß die Anzahl der Bitzellen zwischen aufeinander folgenden Impulsen in jedem der ersten und zweiten Impulszüge ist.
2. Dekodiervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Einrichtung, welche auf die kodierte Eingangs-Bitfolge anspricht, folgende !Teile aufweist: einen auf zwei flanken getriggerten monostabilen Multivibrator (30), welcher dazu in der Lage ist, einen Übergangsimpulszug (TRANS) zu entwickeln, welcher Impulse enthält, die den Übergängen in der kodierten Eingangs-Bitfolge entsprechen, einen Taktimpuls-Generator (20), welcher dazu geeignet ist, einen ersten und einen zweiten Zeittaktimpulazug (BjZi, AjZf) zu entwickeln, welcher Impulse enthält, die im wesentlichen jeweils an den Grenzen einer Bitzelle und zwischen den Grenzen einer Bitzelle auftreten und erete (32, 36) und zweite (34, 38) logische Gattereinrichtungen, welche auf den Übergangs impuls zug ansprechen und jeweils durch den ersten und den zweiten Zeittaktimpulazug angesteuert werden derart, daß ein erster und ein zweiter Impulszug jeweils erzeugt wird.
3. Dekodiervorrichtung nach Anspruch 2, dadurch gekennzeichnet , daß die zur Einstellung bestimmter Stufen des Schieberegisters geeignete logische Einrichtung folgende Teile aufweist» n-2 logische Gatter (60, 62, 64-, 66, 68, 70), wobei jedes Gatter mit einer der Stufen 3, 4, 5» 6, ...n des Schieberegisters (R2) verbunden ist und ein zweites Schieberegister (R1), welches durch den ersten Zeit taktimpuls (BjZi) derart gesteuert ist, daß es die Anzanl der Bitzellen in der kodierten Eingangs-Bitfolge zählt und weiterhin so ausgebildet ist, daß es die n-2 logischen Gatter (60, 62, 64, 6b, 68, 70) nacheinander ansteuert, wobei die Anzahl der angesteuerten lo-

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giachen Gatter von der Anzahl der gezählten Bitzellen abhängt, wobei weiterhin die logischen Gatter (62, 66, 70), welche mit den Stufen 4, 6, ... η des Schieberegisters (R2) verbunden sind, falle sie angesteuert sind, auf den ersten Impulazug ("1" TRANS) ansprechen und die logischen Gatter (60, 64» 68), welche mit den Stufen 3» 5» ... n-1 des Schieberegisters (R2) verbunden sind, falls sie angesteuert sind, auf den zweiten Impulszug ("0" TRANS) ansprechen.
4. Dekodiervorrichtung nach Anspruch 3i dadurch gekenn- w zeichnet, daß die n-2 logischen Gatter (60, 62, 64 _t 66, 68, 70) logische NOR-Gatter sind.
5. Dekodiervorrichtung nach den Ansprüchen 3 oder 4» dadurch gekennzeichnet , daß das zweite Schieberegister (R1) 1 bis η in Serie geschaltete Versögerungs-Flip-Ilops (P/F-1 bis F/P-8) aufweist.
6. Dekodiervorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß jede Stufe (F/F-Ia bis i*/P-8a des Schieberegisters (R2) ein Yerzögerunga-Flip-Flop

ist. £
7. Dekodiervorrichtung, welche dazu geeignet ist, ©ine NRZ-Bitfolge aus einer kodierten Eingangs-Bitfolge zu erzeugen, welche Übergänge enthält, die im wesentlichen an der Grenze einer Bitzelle auftreten, um ein Paar von logischen Pegeln "1^H darzustellen, sowie zwischen den Grenzen einer Bitzelle, um ein Paar von logischen Pegeln "0" darzustellen, nach Anspruch 1, dadurch gekennzeichnet , daß folgende Teile vorgesehen sindi eine Einrichtung (30), welch© auf di@ Eingangs-Bitfolge anspricht und dazu geeignet ist, einen Übergangsimpuls zug (TRANS) zu entwickeln, welcher Impulse enthält, die den Übergängen in der kodierten Eingangs-Bitfolg® entsprechen,

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eine Zeittaktsteuereinrichtung (20), welohe dazu geeignet ist* einen ersten (BjZi) und einen zweiten (AfÖ) Zeittaktimpulszug zu entwickeln, welcher Impulse enthält, die im wesentlichen an den Grenzen einer Bitzelle und zwischen den Grenzen einer Bitzelle jeweils auftreten, erste und zweite logische Gattereinrichtungen (32, 34» 36, 38), welche auf den Übergangsimpulszug (TRANS) ansprechen und durch den ersten (~B0) und den zweiten (AjZi) Zeittaktimpulszug jeweils angesteuert werden, um erste (»1» TRANS) und zweite ("0" TRANS) Impulszüge zu erzeugen, welche Impulse enthalten, die ein Paar von logischen Pegeln "1" und ein Paar von logischen Pegeln ¹¹O" jeweils in der Eingangs-Bitfolge darstellen, ein erstes Schieberegister (R2), welches 1 bis η in Serie geschaltete Stufen (P/F-1a bis F/P-8a) aufweist, die durch den ersten Zeittaktimpulazug (BjZf) getaktet werden, wobei der Eingang zur Stufe 1 der ersten Registereinrichtung (R2) einen logischen Pegel ^H0^M aufweist, eine dritte logische Gattereinrichtung (60, 62, 64, 66, 68, 70), welche mit den Stufen 3, 4, 5» 6, ... η des ersten Schieberegisters (R2) verbunden ist, ein zweites Schieberegister (R1), welches durch den ersten Zeittaktimpulazug (BjZi) getaktet ist und so ausgebildet ist, daß es die Anzahl der Bitzellen in der Eingangs-Bitfolge zählt und weiterhin dazu geeignet ist, die dritte logische Gatter einrichtung (60, 62, 64, 66, 68, 70) nacheinander anzusteuern, wobei die Anzahl der logischen Gatter, die in der logischen Gattereinrichtung angesteuert werden, von der Anzahl der gezählten Bitzellen abhängt, wobei die logiscnen Gatter (62, 66, 70) der dritten logischen Einrichtung, welche mit den Stufen 4, 6, ...n verbunden sind, falls sie angesteuert sind, auf den ersten Impulszug ("1" TRANS) ansprechen, um die Stufen 4, 6, ...n der ersten Registereinrichtung (R2) auf einen logischen Pegel "1" zu setzen und die logischen Gatter (60, 64, 68) der dritten logischen Einrichtung, welche mit den Stufen 3, 5, ...n-1 verbunden sind, falls sie

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angesteuert sind, auf den zweiten Impulszug ("O" TRANS) ansprechen, um die Stufen 3, 5, ...n-1 der ersten Registereinrichtung (R2) auf einen logischen Pegel "1" zu bringen.

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