DE2031769A1 - Totspeicher Matrix aus integrierten Halbleitern - Google Patents
Totspeicher Matrix aus integrierten HalbleiternInfo
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
DR. M0LLER-BOR6 DlPL-PHYS. DR.MANITZ DIPL-CHEM. DR. DEUFEL
DIPL-ING. FINSTERWALD DIPL-ING. GRXMKOW O Π *5 1 7 ß C|
PATENTANWÄLTE
München, den 26. Juni 1970 We/Sv - C 2204
COMPAGNIE GENERALE B1EI1EOiDHIOITE
54, rue La Boetie, Paris 8, Frankreich
Totspeieher-Matrix aus integrierten
Halbleitern
Die Erfindung betrifft die Herstellung einer Matrix aus
integrierten Halbleitern, welche dazu geeignet ist, eine Totspeicher-Einschreibung aufzunehmen·
Man bezeichnet als Totspeicher einen Speicher, welcher
ein für alle mal aufgebaut wird, in welchem die Informationen
in permanenter Weise gespeichert sind und welcher der Abfrage nur ausnahmsweise unterworfen wird.
Diese Bezeichnung unterscheidet solche Speicher von -klassischen Speichern, deren Aufgabe es ist, dem Auslesen
unterworfene Informationen nur kurze Zeit zu speichern. Gegenüber klassischen Speichern bilden die Totspeicher
Speicher zum ausschließlichen Lesen, die auch durch die Buchstaben "KOM" bezeichnet werden ("Head Only Memory"
in englischer Sprache).
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Bei der Herstellung von Matrizen aus integrierten Halbleitern
werden im allgemeinen rechteckige Netze aus Zeilen und Spalten von reduzierten Dimensionen gebildet, zwischen denen eine
große Anzahl von Komponenten angeordnet sind, welche zum Einschreiben
von Punkten oder "Bits" dienen. Nicht selten werden auf einem Netz von 16 χ 20 mm auf diese Weise 30 bis 60
Millionen Bit untergebracht. Die Ausführung dieser Netze erfolgt in "Ebenen" oder Stufen, welche im Laufe der Herstellung
nacheinander auf die Unterlage aufgebracht werden. Wenn somit beispielsweise die horizontalen Zeilen des Netzes einer
ersten Ebene angehören, so können die vertikalen Spalten desselben
Netzes beispielsweise einer zweiten Ebene angehören, welche von einer isolierenden Schicht überzogen sein kann,
die auf der ersten Ebene angeordnet ist. Im allgemeinen bestehen die Komponenten, welche zum Beschreiben der schnellen
Totspeicher mit integrierten Halbleitern verwendet werden, aus Dioden oder bipolaren Transistoren. Da es sich um Dioden
oder bipolare Transistoren handelt, besitzt jede Komponente zumindest zwei elektrische Anschlüsse: wenn der erste dieser
elektrisch verbundenen Anschlüsse die Komponente mit einer Zeile der ersten Ebene verbindet, so stellt der zweite Anschluß
eine feste Verbindung mit einer Spalte der zweiten Ebene dar. In jedem Falle kann das Einschreiben in gültiger
Form nur über die Komponenten vorgesehen sein, welche gute Eigenschaften aufweisen. Jede defekte Komponente muß
vor dem Einschreiben angezeigt und aus dem Netz eliminiert werden. Diese Bedingung der individuellen Qualität jeder
Komponente, welche dazu bestimmt ist, eine Einschreibung aufzunehmen im Hinblick darauf, ein "Bit" zu schaffen, erfordert daher einen Qualitätstest. Der Test, bzw. die Prüfung,
welche es gestattet, defekte Komponenten zu ermitteln, ist ein elektrischer Test, welcher natürlich zwischen den
normalen Klemmen der Komponenten durchgeführt wirdt d.h.,
zwischen einer Zeile, welche der ersten Ebene angehört und einer Kolonne, welche der zweiten Ebene angehört. Die elektri-
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sehe Prüfung bietet in der Praxis komplexe Probleme, da sich,
die Ausbeute an guten Komponenten von einer idealen Ausbeute von 100 % entfernt. Es ist in der Tat leicht ersichtlich, daß
für eine Spalte, welche eine Verbindung mit 50 Komponenten
aufweist, wenn eine einzige unter diesen 50 Komponenten defekt
ist, der elektrische Test sie in eindeutiger Weise entdeckt. In der Tat legt sie der Kreuzungspunkt Zeile-Spalte in eindeutiger
Weise fest. Dies geschieht jedoch nur unter der Bedingung, daß in der betrachteten Zeile keine andere defekte
Komponente existiert. Dies verhält sich anders, wenn die Ausbeute der Qualität der Komponenten absinkt, wobei die erhöhte'
Ans aiii defekter Komponenten parasitäre Schleifen der durch
die Prüfung angewandten elektrischen Schaltung nach sich "
sieht. Die Fig. 1 veranschaulicht diesen Vorgang des Aufbauens solcher parasitärer Schleifen auf einem Teil des
Ketaec-, in welchem die Zeilen wie 1*1, 2'2, J1J gestrichelt
dargestellt sini, während die Eingangsklemmen der Zeilen bei
1, 2, 3 dargestellt sind und die Spalten in durchgezogener Linie gezeichnet sind wie bei C^, Cp, G,. Es seien drei defekte
Komponenten vorhanden und zwar bei 11 an der Kreuzung der Spalte C^ mit der Zeile 1, bei 21 an der Kreuzung der Spalte
Gg mit der Zeile 1 und bei 22 an der Kreuzung der Spalte Cp
nit der Zeile 2. Wenn zur Ermittlung der Qualität der Komponente
12 eine Messung zwischen der Spalte C^ und der
Zeile 2 durchgeführt wird, so wird in Wirklichkeit ein
Kurzschluß verursacht, und zwar aufgrund parasitärer Wegej
Seile 2 - Komponente 22 - Komponente 21 - Komponente 11 Spalte
Ο,.. Man könnte aus dieser Messung ableiten, daß die
an der Kreuzung der Zeile 2 mit der Spalte Q* angeordnete
Komponente 12 defekt wäre, was jedoch nicht der Fall ist,
da die Komponente 12 in Ordnung ist und die Schleife über
andere nicht identifizierte einzelne schlechte Komponenten
gebildet wird. Die elektrische Prüfung verliert nach den statistischen Berechnungen ihren Sinn, die unter der Annahme einer zufälligen Fehlerverteilung durchgeführt wur-
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'den, wenn die Ausbeute auf 92 % absinkt. Andererseits ist :i
92 % noch eine relativ hohe Ausbeute bei der Herstellung von integrierten Halbleitern* Es wird unerläßlich, für
diese Situation Abhilfe zu schaffen, indem entweder ein Prüfverfahren angewendet wird oder eine derartige Netzanordnung verwendet wird, daß dieser Nachteil nicht mehr
in Erscheinung tritt. Darüberhinaus ist es erforderlich,
dem Kunden, welcher in dem Speicher einzuschreiben hat,
eine Matrix mit "repariertem" Netz zu liefern.
Man bezeichnet als "repariertes Netz" ein solches, welches nur Komponenten aufweist, die dazu geeignet sind,
für das Einschreiben verwendet zu werden, d.h. ein solches Netz, dessen sämtliche defekte Komponenten durch
Schaltungslücken eliminiert sind, wenn sie noch physikalisch auf der Unterlage vorhanden sind. In den gegenwärtigen Herstellungsverfahren
besteht die Eeparatur darin, die Zeile oder die Kolonne, welche eine fehlerhafte Komponente aufwist,
zu überspringen. Wenn die zufällige Verteilung der Fehler einen zu großen Ausfall an Zeilen und Kolonnen nach
sich zieht, kann das Netz nicht in annehmbarer Weise repariert werden, und es wird als Ausschuß ausgeschieden. Beispielsweise
ist es für eine Schaltung mit 525 Komponenten
bei einer Ausbeute von 96 % erforderlich, mit 21 defekten Komponenten zu rechnen, deren zufällige Verteilung die
Ausschaltung von 21 Zeilen oder Kolonnen nach sich ziehen kann, welche für die Einspeicherung, bzw* das Einschreiben
nicht verwendbar sind. Dieser Ausschuß verursacht das Ausscheiden von zahlreichen Netzen und erhöht den Selbstkostenpreis von jedem unter diesen besonders scharfen Bedingungen
korrekt ausgewählten Netz beträchtlich, da die als Beispiel angenommene Ausbeute von 96 % bei den Komponenten bereits
eine äußerst hohe Ausbeute im Vergleich, zu einer laufenden
Herstellungequalität von Komponenten aus Integrierten Halbleitern darstellt. ·
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Um diese Schwierigkeit zu überwinden, ist es das Ziel der
Erfindung, ein Verfahren zur Herstellung einer Matrix aus Halbleiterkomponenten zu schaffen, welche mit einer Vielzahl von Bereichen ausgestattetfj sind, welche Zeilen und
Spalten aufweist, welche zu einem Netz vereinigt sind, in
welchem jede Halbleiterkomponente, welche den Platz eines
Knotens besetzt, durch mindestens einen dieser Bereiche,
beispielsweise durch den Basisbereich, mit einer Zeile verbunden ist und durch einen anderen Bereich, welcher
als Emitterbereioh bezeichnet wird mit einer Spalte verbunden
ist, welches sich dadurch auszeichnet, daß jede Spalte in der Form von einem Paar aus gegeneinander iso- ■ *
lierten und aneinander angrenzenden Halbspalten gebildet
wird, daß in jeder Komponente ein Paar von Emitterbereichen
aufgebaut wird, welche als Halbemitter bezeichnet werden,
daß jeder von ihnen mit einer Verbindungseinrichtung zur
benachbarten Halb spalte ausgestattet ist und mit einem gemeinsamen
Basisbereich zusammenarbeiten kann, der seiner seits mit einer Verbindung mit der Zeile ausgestattet ist,
daß ein an sich bekannter elektrischer Leitungstest zwischen
Spalte und Zeile durchgeführt wird, um die Verwendungsmöglichkeit
jeder Komponente zu überprüfen, welche einen Knoten bildet und, um die dejfekten Stellen zu ermitteln,
daß jede durch den !Test als unbrauchbar erkannte Komponente aus der Schaltung ausgeschieden wird, daß auf
derselben Zeile, nachdem eine Portsehreitungsrichtung ausgewählt ist,von einer Markierung aus, die durch eine Spalte
gebildet werden kann, die erste zu untersuchende Komponente mit der ersten ganzen Spalte verbunden wird, welche beispielsweise
rechts von der Komponente angeordnet ist, indem der Halbemitter von rechts mit der Halbspalte verbunden
wird, an welche er angrenzt, wobei die Halbspalte im
übrigen durch die linke Halbspalte der ersten Kolonne gebildet wird und so weiter für die folgenden Komponenten,
bis eine unterbrochene defekte Komponente ermittelt wird, worauf die Komponente mit der unmittelbar höheren Ordnung"
angeschlossen wird, indem der linke Halbemitter mit der
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ORIGINAL INSPECTED
reca~en Halbspalte der gesamten Spalte verbunden v/Ird,
wobei schließlich die Halbspalten desselben Paares mit Hilfe einer KurzSchlußeinrichtung untereinander verbunden werden. .
Die Erfindung wird nachfolgend beispielsweise anhand
der Zeichnung beschrieben} in dieser zeigt: 7
Mg. 2 die Draufsicht eines Teils des Netzes der Matrix
aus integrierten Halbleitern, welches gemäß der Erfindung
hergestellt ist, auf der Höhe der Schicht, welche die Spalten und die Komponenten enthält und ':
Pig. 3 einen perspektivischen Teilschnitt der Ausführungsform eines Ausschnittes der Matrix der
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In der KLg. 2 sind die von oben gesehenen Leiterspalten der Matrix in der Figurenebene in durchgezogener Linie dargestellt·
Sie bilden eine durch die Buchstaben A, B, E, D1 E,
F bezeichnete Folge, die Leitungen des Netzes, welche der unteren Ebene angehören und in gestrichelter Linie dargestellt
sind, sind bis auf ihre zwei Enden nicht sichtbar, hingegen sind ihre Eingangsklemmen 4, 5i 6, 7 in der Figurenebene dargestellt. TJm die Darstellung der Zeichnung zu vereinfachen,
sind die im allgemeinen vertikal angeordneten Spalten hier horizontal dargestellt. Jede Komponente ist durch eine
Hummer bezeichnet, deren erste Ziffer die Zeile anzeigt, welcher sie angehört, somit gehört die Komponente 75 der "
Zeile 7 an, mit welcher sie beispielsweise mit ihrer Basis
verbunden ist, während sie mit ihrem Emitter mit der Spalte B verbunden ist. Gemäß der Erfindung ist jede Spalte aus zwei
Halbspalten aufgebaut, so daß die Spalte A in der Form von zwei Halbspalten aufgebaut ist: A- ist die obere Halbspalte,
Ap ist die untere Halbspalte, und die Halbspalten sind untereinander
durch ein Intervall der Breite e isoliert. Jede Komponente besitzt zwei Emitterbereiche, so daß die Komponente
zwei Emitterbereiche, und zwar einen oberen 731 und einen unteren 732 aufweist. Es ist möglich, jede Halbkomponente mit der
Spalte oder der Halbspalte zu verbinden, welcher sie benachbart ist. Es sei zunächst eine Beschreibung der schlechten
Komponenten gegeben. Nachdem aufgrund dieser Bezeichnung die
Komponenten wie 42, 52, 63, 45, 55, 75 festgelegt sind, welche unbrauchbar sind und in der Fig. 2 schraffiert dargestellt
sind, soll gezeigt werden, auf welche Weise diese unbrauchbaren Komponenten gemäß der Erfindung einerseits
ersetzt werden können, ohne die Zurückweisung der Matrix nach sich zu ziehen und andererseits einem elektrischen Test
und der Einschreibung unterworfen werden können. Zunächst
werden alle durch am. elektrischen Test als schlecht erkannten
Komponenten elektrisch isoliert. Danach wird gemäß der
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Erfindung eine mit Il bezeichnete Spalte ausgewählt. Es
wird keine Komponente mit dieser Spalte verbunden. Alle zwischen den Spalten R und B angeordneten brauchbaren
Komponenten wie 43, 53» 73werden mit der unteren Halbspalte
verbunden, welche dazu bestimmt 1st, einen Teil der Spalte B zu bilden. Die defekte Komponente 63, welche
in diesem Intervall enthalten ist, war durch Isolation ausgeschlossen worden. Sie wird durch die Komponente
62 ersetzt, welche in derselben Zelle 6 und in der unmittelbar höheren Ordnung in Bezug auf aufeinanderfolgende
Intervalle zwischen ganzen Spalten angeordnet ist, und verbindet zu diesem Zweck die Komponente 62 mit der oberen
Halbspalte, welche dazu bestimmt ist, einen Bestandteil der Spalte B zu bilden. Unter den zwischen den Spalten
A und B angeordneten Komponenten sind die zwei Komponenten 42 und 52 defekt und sind aus diesem Grund durch
Isolation ausgeschlossen worden, die Komponente 62 war bereits mit der Spalte B verbunden, und sie versorgt
allein die Komponente ?2, die mit der unteren Halbspalte
verbunden wird, welche dazu bestimmt ist, einen Teil der Spalte A zu bilden. Mit der oberen Halbspalte, welche dazu
bestimmt ist, einen Teil derselben Spalte A zu bilden,* werden die brauchbaren Komponenten 41, 51» 61 verbunden,
indem sie die schlechten oder bereits benutzten Komponenten 42, 52, 62 ersetzen. Der Vorgang des Ersetzens wird
nach und nach fortgesetzt, bis die Komponenten derselben Zeile beiderseits der mit R bezeichneten Spalte erschöpft
sind. Tatsächlich erfolgt von der Bezugsspalte R aus und in bezug auf diese Spalte symmetrisch dieselbe Operation
dee Ersetz ens der ausgeschlossenen Komponenten nach und
nach immer in derselben Fortschreitungsrichtung von der genannten Bezugsspalte aus. Es ist somit aus der Fig. 2
ersichtlich, daß die defekten Komponenten 45, 55, 75 auf
der entsprechenden Zeile durch die Komponenten 46, 56,76 ersetzt werden. Der Vorgang des Ersetzens erfolgt somit
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nach und nach. Mit Hilfe dieser Anordnung ist der elektrische
!Pest ohne Zweideutigkeit durchführbar. Im Xauf e einer nachfolgenden
Vereinigung der Halbspalten untereinander werden schließlich die ganzen Spalten A, B, D, E, P wieder aufgebaut*
Eine solche Operation wird praktisch durch eine Metallisierung durchgeführt, welche die Halbspalten und das Isolationsintervall
e bedeckt. In der oben beschriebenen Anordnung,
welche sich auf einen Speicher mit 525 Bit bezieht >
beträgt durch die Anwendung der Erfindung die Anzahl dei? eliminierten Zeilen und Spalten etwa 3 oder 4·
Die tig. 3 zeigt einen perspektivischen Schnitt einer fconkre*-
ten erfindungsgemäßen Ausführungsform· Die Unterlage 110 be- ·
steht aus monokristallinem Silicium des Iyps N. Nach der Maskierung nach einem photolithographischen Verfahren läßt man
eine Verunreinigung aus öffnungen eindiffundierest, welche in
einer Isolierschicht an vorgegebenen Stellen derart angebracht sind, daß man in der Unterlage 110 P-Iieitfähigkeitsbereich^
wie den Bereich 410 erhält. Diese Bereiche können jeweils 4ie
Basis der Komponenten bilden. Durch eine Planartechnik läßt
man geeignete Verunreinigungen eindiffundieren, um zwei Be-* reiche entsprechende Abmessungen alt N-Leitfähigkeit in
dem der vdrher erreichten Basisbereiche wie der Bereicht
und 416 iri dem Basisbereich 410 au! bilden. Dies* Berdiöhe
können die Mitter der Komponenten: darstellen. Man schafft
eine Isolierschicht auf der Unterlage und auf der Oberfläche
der obengenannten Bereiche. Diese Schicht ist beispielsweise eine Oxidschicht 24, welche durch thermische Oxydation erreicht wird. Durch Photolithographie wird die Schicht 24
geöffnet, um die Basisbereiche teilweise freizulegen, um
dort Eontakte aufzubauen und um diese Kontakte zu. vereinigen,
indem sie in Zeilen gelegt werde&v Diese Operation wird bei*-
spielsweise durch Metallisierung unter Vakuum durchgeführt«
Auf diese Weise werden die !leitungen wie 4'4 gebildet, welche
auf vorspringenden Klemmen wie den Klemmen 4, 5 und 6 .
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enden* Ober der durch die Oxydschicht 24 gebildeten Ebene
und den Leitungen wird eine neue Isolierschicht 25 gebildet. Biese Isolierschicht ist beispielsweise eine Oxydschicht
aus Silicium, welche durch Pulver!sierung hergestellt
wird· Indem die Schicht 24 und die darüber liegende
Schicht 25 geöffnet werden, werden durch Lithographie die vorgebildeten Emi'tt erbereiche freigelegt, auf welchen eine
neue Metallschicht angebracht wird, die einerseits die Emitterkontakte wie 521 und 522 auf den Emitterbereichen
525 und 526 für die Komponente 52 der Fig.2 liefert und
andererseits die Halbapalten und die Kontakte zwischen
jedem Emitter und jeder benachbarten Halbspalte darstellt.
Jeder der obengenannten Kontakte hat die Form einer Einschnürung wie der Kontakt 523 der Hg.3· Biese Einschnürung
spielt eine praktische HoIIe9 denn sie dient als Sicherung.
Jür einen Strömwert, welcher einen vorgegebenen Wert überschreitet, gewährleistet die Sicherung der Einschnürung die
automatische Trennung der entsprechenden elektrischen Verbindung zwischen dem Emitter und der Spalte. Biese Sicherungseinschnüruogen
werden ebenso für den elektrischen Test
wie für das Einschreiben verwendet. ~
Die Anwendung des erf indxmgsgemäßen Verfahrens ist folgende % ,
1* Man führt den elektrischen fest zwischen jeder der Klem- j
men der En^nahmekontakte der Leitungen wie 4, und jeder ,
Halbspalte j wie A^ durch* j
2. Man bringt die Sicherungen jeder schlechten Komponente
zum Schmelzen. »
3. Man wählt eine Bezugsspalte, von welcher aus das Hetz
der Matrix gemäß der Erfindung repariert wird«
4. Man bringt die unbenutzte Sicherung jeder guten Komponente
sum Schmelzen·
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ORtGfNAL INSPECtED -'
5» Man vereinigt die zwei Halbspalten untereinander derart» daß
jedes Paar von benachbarten Halbspalten eine einzige Spalte bildet.
6» Eventuell vereinigt man im Laufe der paarweisen Vereinigung der Halbspalten untereinander auch die Halbemitter
untereinander paarweise (wie es bei P in der Pig.3 zu
sehen ist),
Das Verfahren wird nach und nach angewendet durch Ersetzen einer defekten Komponente durch die folgende auf derselben
Zeile. Venn auf der Zeile eine zweite defekte Komponente
angetroffen wird, so bestehen zwei Möglichkeitent man eli- ™
miniert entweder die von der Bezugsspalte ausgezählte Spalte
oder man wählt eine zweite Bezugsspalte, von welcher aus man dasselbe Verfahren wiederholt.
Die Vorteile des Verfahrens sind folgende:
Seine Anwendung wertet eine bedeutende Anzahl von Matrizen
auf. In diesem Zusammenhang hat man ausgerechnet, daß für eine Qualitätsausbeute von 92 % der Komponenten durch eine
klassische Kontrolle Veranlassung besteht, eine Matrix von 525 Bit auszuscheiden, wobei der elektrische Test aufgrund
der parasitären Schleifenbildung der Schaltung (Jede Bedeu- i
tung verliert. Unter der Annahme einer zufälligen Fehler-"verteiluüg
wird dieselbe Matrix durch den Vorgang des Ersetzens
von mehreren Bezugespalten aus gemäß der Erfindung verwendbar. Der elektrische Test wird im laufe der Matrizenherstellung
anwendbar, wenn die Ausbeute der Komponenten von 95 % auf 90 % geht und sich sogar noch unter diesen Wert bewegt.
Schließlich tonn man bemerken, daß das Verfahren in dem Falle
anwendbar ist, in welchem ein gemeinsamer Bereich ausgewählt
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wird, welcher mit der Leitung wie der Basis verbunden wird,
•dann erreicht man, daß «wei Emitter mit der gemeinsamen
BaLs verbunden werden. Die angewendeten Operationen des
Verfahrens sind einfach, ββΐ es, daß man jedem einzelnen
Emitter die Abmessungen gibt, welche für den endgültigen "KmItter vorgesehen sind (man vermeidet auf diese Weisenden
angeschlossenen Emitter mit dem nicht' angesohloseenen !mitter
verbinden zu müssen), sei es, daß man federn ©las©Inen
Butter eine Oberfläche gibt, welche die Hälfte der für den
endgültigen Emitter vorgesehenen Oberfläche aufweist (dies bedeutet, daß eine Vereinigung der zwei Halbemitter durchzuführen
ist, wie es im Punkt 6 der obengenannten Aufzählung der Vorgänge im obengenannten Beispiel erläutert
Es sei bemerkt, daß dl« Erfindung auch beim Austausch
Zeilen und Spalten und ebenso von Basis und Emitter anwend bar ist.
~ Patent aasprü
009882/214
Claims (3)
- PatentansprücheVerfahren zur Herstellung einer Matrix aus integrierten Halbleitern» welche geeignet ist, eine Totspeicherein-Schreibung aufzunehmen, wobei die Matrix ein Netz aus Zeilen und leitenden Spalten aufweist, mit welchen HaIbleiterkomponenten verbunden sind, die mit einer Vielzahl von Bereichen verschiedener Leitfähigkeitstypen ausgestattet sind, wobei zumindest der eine dieser Bereiche, der hier als Basis bezeichnet wird, von jeder dieser Komponenten mit einer Zeile und mit einem anderen Bereich verbunden ist, welcher hier als Emitter bezeichnet wird, welcher mit einer Spalte verbunden ist, wobei jede Komponente zwischen zwei Spalten oder zwischen einer Spalte,liegt und einer zu einer Spalte parallelen geometrischen Geraden/ und wobei die Möglichkeit oder die Unmöglichkeit der Verwendung von jeder Komponente infolge zufälliger Fehler durch einen elektrischen Leitungstest zwischen der Zeile und der Spalte klargestellt werden kann, mit welchen diese Komponente verbunden ist, wobei die nicht verwendbaren Komponenten infolge dieses Leitungstests aus der Schaltung ausgeschlossen werden, wobei verfahrenegemäß die Holle einer Spalte von mehreren verschiedenen Leitern übernommen wird, dadurch gekenn* eichne t, daß jede dieser Spalten in der Form eines Paares von gegeneinander elektrisch isolierten benachbarten Halbspalten (A^, Ap) ausgebildet ist, wobei die zwei Halbspalten desselben Paares hier zur Vereinfachung der Beschreibung als übereinander angeordnet angenommen werden, wobei die oben angeordnete Halbspalte als "obere Halbspaltelf (4^) bezeichnet wird und wobei die unten angeordnete Halb- spalte als "untere Halbspalte" (Ao) bezeichnet wird,daß jede der Komponenten in einer Form ausgebildet ist, welche einen gemeinsamen Basisbereich (4-10) und zwei009882/2141BAD ORIGINALSnitterfclemmen aufweist,, wobei die eine dieser zwei Hemmen als oberer Emitter (731) b©a©ickaet wird und die andere als unterer Hoitt®r (732) btgeiehnet wird8 wobei di© Basis (410) mit einer Zeile verbunden ist, und wobei der untere Emitter (752) mit einer ELnrielitung ausgestattet ist, welche es gestattet, mit einer uxtt«r ihm angeordneten oberen Halbspalte zu verbinden, während d®r obere Baitter (731) w±t einer Einrichtung ausgestattet lsi*, welche es gestattet» Ihn mit der unteren Halbspalt® (B^) w& verbinden,, welche über ihm angeordnet ist,daß anschließend die Verbindung der Emitter mit den Spalten derart durchgeführt wii€? daB jede der Komponenten über eine einzige Emitterklemme alt einer einzelnen Salbspalt© verbunden ist und »war über die eine d©r Einrichtungen, i*elche die Verbindung gestattet, wobei die Aaswahl dieser Klemme'aus den zwei verschiedenen SsitterkleiniBeELj durch welche j ©de Kompoimte somit verbunden ist» für jede geile oder Jeden Zeilenabschnitt in folgender ¥eis© durchgeführt wird!man wählt unter Geraden die ei» wird, indes die klassiert we£ä@: (Z, A1 B) feeaelctaet geordnet ist und (D, B, F) bezeichnet geordnet ist,DAS0 Mulche als Beziagsspalte B bezeichnet%altengpuppe als obere Gruppe der Besugsspalte aa- suLs untere Gruppewelch© unter des Bezugggsnpp© an-danach wird a,uf ten von der Sszugsspalt© oberen Emitter (731) mit bunden sind und swar 1» Spalten bezeichnet wercies den oberen HaXfospaltea der Sp alt en, »ejche alvea?«©Itea« w©ich,® als ob ©seBAD ORIGINALwobei dieser Vorgang so lange wiederholt wird, bis keine nicht brauchbaren Komponenten angetroffen werden,wenn auf einer Zeile (4, 5, 6, 7) eine nicht verwendbare Komponente (42, 52, 65) angetroffen wird, wird diese Komponente aus der Schaltung ausgeschieden und es wird die Verbindung der Komponente oder der Komponenten gewährleistet, welche auf dieser Zeile über der nicht brauchbaren Komponente angeordnet sind, durch die unteren Baitter, welche im Falle der als obere Spalten bezeichnetem Spalten mit den oberen Halbspalten verbunden sind und durch die oberen Snitter, welche im Falle der als unter· %>slte& bteeichneten Spalten mit den unteren Hslbspelten verbunden sind und schließlich dadurchdaß nach der Herstellung der Verbindungen der Slitter «it den Spalten die zwei Halb spalt en von Jeder der Spelten elektrisch miteinander verbunden werden.
- 2. Verfahren nach Anspruch 1, dadurch gekeanzeiahn e t, daß jede der Komponenten swei verschiedene Eoitterbereiche desselben Leitfähigkeitstypfl aufweist und defi Alle zwei geeignet sind, die Rolle des Saltterbereicoee au Übernehmen, wobei der eine dieser swel Boveiohe die Elena· umfaßt, welche als oberer Saitter bezeichnet wird uad andere dieser Bereiche die Klema· umfaßt, w*lehe eis Bcaitter bezeichnet wird.
- 3. Verfahren nach Isspruch 1, deduroh |«kiBDi !lehnet, daß dieselbe Spelte als BttugSSjpelte (S) tür mehrereZeilen (4, 5, 6, 7) ausfewfthXt WtJTd.000862/2U 1BAD ORIGINALMatrixelement aus integrierten Halbleitern mit einem Hetz aus Zeilen und leitenden Spalten, zwischen die Halbleiter- * komponenten geschaltet sind, wobei jede dieser Komponenten zumindest über einen ihrer Bereiche mit einer Zeile (4, 5» 6, 7) und über einen anderen ihrer Bereiche mit einer Spalte (A, B, D, E, F) verbunden ist, dadurch g e k e η η - ■ zeichnet, daß j ede Spalte aus einem Paar von gegeneinander elektrisch isolierten aneinander angrenzenden Halbspalten (B^, Bg) gebildet ist, daß jede dieser Komponenten aus einem Paar von aneinander angrenzenden Halbkomponenten (731» 732) gebildet ist, daß Einrichtungen vorgesehen sind, um über mindestens einen ihrer Bereiche jede Halbkomponente einzeln mit der ihr benachbarten Halbspalte zu verbinden.Matrixelement aus integrierten Halbleitern mit einem Netz aus Zeilen (4,5,6,7) u210· leitenden Spalten-(A51 B, D9 E, F)9 zwischen die Halbleiterkomponenten mit Tielfachbereichen geschaltet sind, wobei jede dieser Komponenten zumindest über einen ihrer Bereiche mit einer Zeile und über einen anderen ihrer Bereiche mit einer Spalte verbunden ist,'dadurch gekennz eichnet, daß jede dieser Spalten aus einem Paar von aneinander angrenzenden Halbspalten (B,., Bg) gebildet ist, welche durch eine Kurzschlußeinrichtung miteinander verbunden sind, daß jede dieser Komponenten ein Paar von Halbkomponenten (731» 732) aufweist und daß bestimmte dieser Komponenten mit der Spalte verbunden sind, welche auf ihrer linken Seite angeordnet ist und dass andere mit der Spalte verbunden sind, welche auf ihrer rechten Seite angeordnet ist.009882/2U1
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---|---|---|---|---|
US3981070A (en) * | 1973-04-05 | 1976-09-21 | Amdahl Corporation | LSI chip construction and method |
US4368523A (en) * | 1979-12-20 | 1983-01-11 | Tokyo Shibaura Denki Kabushiki Kaisha | Liquid crystal display device having redundant pairs of address buses |
FR2554622B1 (fr) * | 1983-11-03 | 1988-01-15 | Commissariat Energie Atomique | Procede de fabrication d'une matrice de composants electroniques |
US4703436A (en) * | 1984-02-01 | 1987-10-27 | Inova Microelectronics Corporation | Wafer level integration technique |
US4666252A (en) * | 1984-06-29 | 1987-05-19 | Energy Conversion Devices, Inc. | High yield liquid crystal display and method of making same |
US4820222A (en) * | 1986-12-31 | 1989-04-11 | Alphasil, Inc. | Method of manufacturing flat panel backplanes including improved testing and yields thereof and displays made thereby |
US5206583A (en) * | 1991-08-20 | 1993-04-27 | International Business Machines Corporation | Latch assisted fuse testing for customized integrated circuits |
US6323534B1 (en) | 1999-04-16 | 2001-11-27 | Micron Technology, Inc. | Fuse for use in a semiconductor device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2994121A (en) * | 1958-11-21 | 1961-08-01 | Shockley William | Method of making a semiconductive switching array |
US2982002A (en) * | 1959-03-06 | 1961-05-02 | Shockley William | Fabrication of semiconductor elements |
-
1969
- 1969-06-26 FR FR6921528A patent/FR2045239A5/fr not_active Expired
-
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US3707767A (en) | 1973-01-02 |
FR2045239A5 (de) | 1971-02-26 |
GB1302959A (de) | 1973-01-10 |
BE752638A (fr) | 1970-12-29 |
NL7009428A (de) | 1970-12-29 |
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