DE19954867C1

DE19954867C1 - DRAM-Zellenanordnung und Verfahren zu deren Herstellung

Info

Publication number: DE19954867C1
Application number: DE19954867A
Authority: DE
Inventors: Till Schloesser; Franz Hofmann; Josef Willer
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-11-15
Filing date: 1999-11-15
Publication date: 2000-12-07
Anticipated expiration: 2019-11-16
Also published as: JP2001185704A; KR20010051702A; US6448600B1; TW518750B

Abstract

Die Speicherzellen weisen jeweils einen Kondensator und einen Transistor auf. Ein Speicherknoten (SK) des Kondensators ist in einer ersten Vertiefung (V1) eines Substrats (1) angeordnet. Eine Gateelektrode des Transistors ist an einer ersten seitlichen Fläche einer zweiten Vertiefung (V2), die von der ersten Vertiefung (V1) beabstandet ist, in der zweiten Vertiefung (V2) angeordnet. Ein oberes Source-/Drain-Gebiet (S/DO) des Transistors grenzt an den Speicherknoten (SK) und an die zweite Vertiefung (V2) an. Ein unteres Source-/Drain-Gebiet (S/DU) des Transistors ist tiefer im Substrat (1) angeordnet als das obere Source-/Drain-Gebiet (S/DO) und grenzt an die zweite Vertiefung (V2) an.

Description

Die Erfindung betrifft eine DRAM-Zellenanordnung, das heißt eine Speicherzellenanordnung mit dynamischem wahlfreiem Zu griff, und ein Verfahren zu deren Herstellung.

Als Speicherzelle einer DRAM-Zellenanordnung wird derzeit fast ausschließlich eine sogenannte Ein-Transistor- Speicherzelle eingesetzt, die einen Transistor und einen Kon densator umfaßt. Die Information der Speicherzelle ist in Form einer Ladung auf dem Kondensator gespeichert. Der Kon densator ist mit dem Transistor verbunden, so daß bei An steuerung des Transistors über eine Wortleitung die Ladung des Kondensators über eine Bitleitung ausgelesen werden kann.

Eine solche DRAM-Zellenanordnung ist beispielsweise in EP 0 852 396 A2 offenbart. Ein Speicherknoten eines Kondensators ist in einem unteren Bereich einer Vertiefung eines Substrats angeordnet. Über dem Speicherknoten ist eine durch ein Gate dielektrikum isolierte Gateelektrode eines vertikalen Transi stors in der Vertiefung angeordnet. Bis auf eine Aussparung im Bereich der Gateelektrode ist der Speicherknoten durch ein Kondensatordielektrikum vom Substrat getrennt. Im Bereich, in dem der Speicherknoten direkt an das Substrat angrenzt, ist ein unteres Source-/Drain-Gebiet des Transistors angeordnet. Ein oberes Source-/Drain-Gebiet des Transistors ist über dem unteren Source-/Drain-Gebiet angeordnet und grenzt an eine Oberfläche des Substrats und an die Vertiefung an. Das obere Source-/Drain-Gebiet ist mit einer Bitleitung verbunden.

Der Erfindung liegt die Aufgabe zugrunde, eine weitere DRAM- Zellenanordnung anzugeben, deren Speicherzellen jeweils einen Transistor und einen Kondensator aufweisen. Ferner soll ein Verfahren zur Herstellung einer solchen DRAM-Zellenanordnung angegeben werden.

Die Aufgabe wird gelöst durch eine DRAM-Zellenanordnung mit Speicherzellen, die jeweils einen Kondensator und einen Tran sistor aufweisen. Der Transistor ist als vertikaler Transi stor ausgestaltet. Ein Speicherknoten des Kondensators ist in einer ersten Vertiefung des Substrats angeordnet. Ein Konden satordielektrikum ist in der ersten Vertiefung und zwischen dem Speicherknoten und dem Substrat angeordnet. Der Speicher knoten grenzt mindestens in einem Kontaktbereich einer seit lichen Fläche der ersten Vertiefung an das Substrat an. Es ist eine zweite Vertiefung vorgesehen, die von der ersten Vertiefung beabstandet ist. Eine Gateelektrode des Transi stors ist mindestens an einer ersten seitlichen Fläche der zweiten Vertiefung in der zweiten Vertiefung angeordnet und durch ein Gatedielektrikum, das mindestens an die erste seit liche Fläche angrenzt, vom Substrat getrennt. Ein oberes Source-/Drain-Gebiet des Transistors ist im Substrat derart angeordnet, daß es an die zweite Vertiefung und im Kontaktbe reich der seitlichen Fläche der ersten Vertiefung an den Speicherknoten angrenzt. Ein unteres Source-/Drain-Gebiet des Transistors ist tiefer im Substrat angeordnet als das obere Source-/Drain-Gebiet. Das untere Source-/Drain-Gebiet grenzt an die zweite Vertiefung an.

Die Aufgabe wird ferner gelöst durch ein Verfahren zur Erzeu gung einer DRAM-Zellenanordnung, bei dem Speicherzellen er zeugt werden, die jeweils einen Kondensator und einen Transi stor aufweisen. Der Transistor wird als vertikaler Transistor erzeugt. Für den Kondensator wird eine erste Vertiefung in einem Substrat erzeugt. Die erste Vertiefung wird mit einem Kondensatordielektrikum versehen. Ein Speicherknoten des Kon densators wird in der ersten Vertiefung erzeugt. Der Spei cherknoten wird so erzeugt, daß er mindestens in einem Kon taktbereich einer seitlichen Fläche der ersten Vertiefung an das Substrat angrenzt. Es wird eine zweite Vertiefung er zeugt, die von der ersten Vertiefung beabstandet ist. Eine Gateelektrode des Transistors wird mindestens an einer ersten seitlichen Fläche der zweiten Vertiefung in der zweiten Ver tiefung erzeugt und durch ein Gatedielektrikum, das minde stens an die erste seitliche Fläche angrenzend erzeugt wird, vom Substrat getrennt. Ein oberes Source-/Drain-Gebiet des Transistors wird derart erzeugt, daß es an die zweite Vertie fung und im Kontaktbereich der seitlichen Fläche der ersten Vertiefung an den Speicherknoten angrenzt. Ein unteres Sour ce-/Drain-Gebiet des Transistors wird so erzeugt, daß es tie fer im Substrat angeordnet ist als das obere Source-/Drain- Gebiet und daß es an die zweite Vertiefung angrenzt.

Der Kontaktbereich der seitlichen Fläche der ersten Vertie fung, bei dem der Speicherknoten direkt an das obere Source- /Drain-Gebiet angrenzt, liegt also höher als das untere Sour ce-/Drain-Gebiet des Transistors.

Da für den Kondensator (Speicherknoten) und für den Transi stor (Gateelektrode) unterschiedliche Vertiefungen vorgesehen sind, kann die erste seitliche Fläche der zweiten Vertiefung, an der das Gatedielektrikum erzeugt wird, von Prozeßschritten zur Erzeugung der ersten Vertiefung verschont bleiben. Dies ist vorteilhaft, da die Qualität einer Fläche, auf der das Gatedielektrikum eines Transistors erzeugt wird, im allgemei nen einen großen Einfluß auf die elektrischen Eigenschaften des Transistors hat. Diese Fläche wird vorzugsweise mit be sonderer Sorgfalt hergestellt, so daß der Transistor verbes serte elektrische Eigenschaften aufweist.

Das Vorsehen von zwei unterschiedlichen Vertiefungen bietet darüber hinaus den Vorteil, daß die Geometrie der Fläche, an der das Gatedielektrikum erzeugt wird, unabhängig von einer Geometrie einer Fläche, an der das Kondensatordielektrikum erzeugt wird, sein kann. Die Fläche, an der das Gatedielek trikum erzeugt wird, ist vorzugsweise eben, so daß sie eine definierte Ausrichtung bezüglich des Kristallgitters des Sub strats aufweist, damit das Gatedielektrikum homogen aufwach sen kann. Die Fläche, an der das Kondensatordielektrikum er zeugt wird, ist dagegen vorzugsweise gekrümmt, so daß das Kondensatordielektrikum keine Kanten aufweist, an denen Feld verzerrungen zu Leckströmen führen können. Demzufolge können sowohl der Transistor als auch der Kondensator besonders gute elektrische Eigenschaften aufweisen.

Die erste seitliche Fläche der zweiten Vertiefung ist vor zugsweise eben. Ein horizontaler Querschnitt der ersten Ver tiefung ist beispielsweise kreisförmig oder ellipsenförmig.

Zur Erhöhung der Kapazität des Kondensators ist es vorteil haft, wenn die erste Vertiefung tiefer ist als die zweite Vertiefung.

Die Gateelektrode ist mit einer Wortleitung verbunden.

Ein Teil des Substrats, der an die erste Vertiefung angrenzt, wirkt als Kondensatorelektrode des Kondensators.

Beispielsweise ist das untere Source-/Drain-Gebiet des Tran sistors mit einer quer zur Wortleitung verlaufenden Bitlei tung verbunden. Alternativ ist die Kondensatorelektrode mit der Bitleitung verbunden.

Zur besseren Ansteuerung des Transistors durch die Gateelek trode ist es vorteilhaft, wenn das untere Source-/Drain- Gebiet mindestens teilweise an die erste seitliche Fläche der zweiten Vertiefung angrenzt.

Die erste seitliche Fläche der zweiten Vertiefung kann der ersten Vertiefung abgewandt sein. In diesem Fall weist die erste seitliche Fläche im Vergleich zu übrigen seitlichen Flächen der zweiten Vertiefung einen maximalen Abstand zur ersten Vertiefung auf. Beispielsweise umgibt das obere Sour ce-/Drain-Gebiet die zweite Vertiefung, damit sie sowohl an die erste Vertiefung als auch an die erste seitliche Fläche der zweiten Vertiefung angrenzen kann.

Zur Erhöhung der Packungsdichte der DRAM-Zellenanordnung ist vorzugsweise die erste seitliche Fläche der zweiten Vertie fung der ersten Vertiefung zugewandt und ist die seitliche Fläche der ersten Vertiefung der zweiten Vertiefung zuge wandt. In diesem Fall ist ein Kanalgebiet des Transistors, durch den bei Ansteuerung des Transistors Strom fließt, zwi schen der ersten und der zweiten Vertiefung angeordnet. Zur Erhöhung der Packungsdichte ist vorzugsweise auch das obere Source-/Drain-Gebiet zwischen der ersten Vertiefung und der zweiten Vertiefung angeordnet.

Zur Prozeßvereinfachung grenzt das obere Source-/Drain-Gebiet vorzugsweise an eine Oberfläche des Substrats, von der die erste Vertiefung und die zweite Vertiefung ausgehen, an. In diesem Fall kann das obere Source-/Drain-Gebiet durch Implan tation oder durch insitu dotierte Epitaxie erzeugt werden. Die Implantation kann vor oder nach Erzeugung der ersten Ver tiefung und/oder der zweiten Vertiefung erfolgen.

Alternativ ist das obere Source-/Drain-Gebiet unterhalb der Oberfläche des Substrats angeordnet.

Mindestens ein Teil des unteren Source-/Drain-Gebiets kann unter der zweiten Vertiefung angeordnet sein und an den Boden der zweiten Vertiefung angrenzen. Zur Prozeßvereinfachung ist vorzugsweise der größte Teil des unteren Source-/Drain- Gebiets unter der zweiten Vertiefung angeordnet und grenzt an den Boden der zweiten Vertiefung an. In diesem Fall kann das untere Source-/Drain-Gebiet durch Implantation nach Erzeugung der zweiten Vertiefung selbstjustiert am Boden der zweiten Vertiefung erzeugt werden. Das obere Source-/Drain-Gebiet und das untere Source-/Drain-Gebiet können gleichzeitig durch Im plantation nach Erzeugung der zweiten Vertiefung erzeugt wer den. Alternativ wird das untere Source-/Drain-Gebiet aus ei ner im Substrat vergrabenen dotierten Schicht erzeugt.

Das untere Source-/Drain-Gebiet kann Teil einer im Substrat vergrabenen Bitleitung sein.

Vorzugsweise ist in der zweiten Vertiefung ein Bitleitungs kontakt angeordnet, der bis zum unteren Source-/Drain-Gebiet am Boden der zweiten Vertiefung reicht und von der Gateelek trode des Transistors isoliert ist. Der Bitleitungskontakt ist mit der Bitleitung verbunden, die auf dem Bitleitungskon takt angeordnet ist.

Zur Erhöhung der Packungsdichte grenzt der Speicherknoten vorzugsweise nur im Kontaktbereich der seitlichen Fläche der ersten Vertiefung an das Substrat an. Da der Speicherknoten in diesem Fall nicht in Bereichen weiterer seitlicher Flächen der ersten Vertiefung direkt an das Substrat angrenzt, können benachbarte Speicherzellen einen kleineren Abstand zum Spei cherknoten aufweisen, ohne daß Leckströmen zwischen dem Spei cherknoten und den Speicherzellen entstehen.

Es liegt im Rahmen der Erfindung, wenn jede Speicherzelle ei ne eigene erste Vertiefung und eine eigene zweite Vertiefung umfaßt.

Zur Erhöhung der Packungsdichte teilen sich vorzugsweise je weils zwei Zellen eine zweite Vertiefung. Eine solche DRAM- Zellenanordnung kann folgendermaßen ausgestaltet sein:

Die zweite Vertiefung ist einer ersten Speicherzelle und ei ner zweiten Speicherzelle zugeordnet. Die Gateelektrode des Transistors der ersten Speicherzelle ist an der ersten seit lichen Fläche der zweiten Vertiefung angeordnet. Die Ga teelektrode des Transistors der zweiten Speicherzelle ist an einer zweiten, der ersten seitlichen Fläche der zweiten Ver tiefung gegenüberliegenden seitlichen Fläche der zweiten Ver tiefung angeordnet und durch das Gatedielektrikum, das minde stens auch an die zweite seitliche Fläche der zweiten Vertie fung angrenzt, vom Substrat getrennt. Die Gateelektrode des Transistors der zweiten Speicherzelle ist von der Gateelek trode des Transistors der ersten Speicherzelle getrennt. Die zweite Vertiefung ist zwischen der ersten Vertiefung der er sten Speicherzelle und der ersten Vertiefung der zweiten Speicherzelle angeordnet. Das untere Source-/Drain-Gebiet des Transistors der ersten Speicherzelle stimmt mit dem unteren Source-/Drain-Gebiet des Transistors der zweiten Speicherzel le überein.

Bei einer solchen DRAM-Zellenanordnung kann der Bitleitungs kontakt zwischen der Gateelektrode des Transistors der ersten Speicherzelle und der Gateelektrode des Transistors der zwei ten Speicherzelle angeordnet sein und von der Gateelektrode des Transistors der ersten Speicherzelle und von der Ga teelektrode des Transistors der zweiten Speicherzelle iso liert sein.

Zur Vermeidung von Leckströmen zwischen der ersten Speicher zelle bzw. der zweiten Speicherzelle und dazu benachbarten Speicherzellen ist es vorteilhaft, einen mit einer Isolation gefüllten Isolationsgraben vorzusehen, der die zweite Vertie fung, mindestens einen Teil der ersten Vertiefung der ersten Speicherzelle, der den Kontaktbereich der zugehörigen seitli chen Fläche umfaßt, und mindestens einen Teil der ersten Ver tiefung der zweiten Speicherzelle, der den Kontaktbereich der zugehörigen seitlichen Fläche umfaßt, seitlich umgibt.

Zur Prozeßvereinfachung grenzt die zweite Vertiefung vorzugs weise an einen Teil des Isolationsgrabens und an einen dem Teil gegenüberliegenden Teil des Isolationsgrabens an. In diesem Fall kann die DRAM-Zellenanordnung wie folgt erzeugt werden:

Es wird der mit der Isolation gefüllte Isolationsgraben er zeugt, der einen Bereich des Substrats seitlich umgibt. Zur Erzeugung der zweiten Vertiefung wird mit Hilfe einer Maske, die einen Streifen, der den Bereich des Substrats durchquert, nicht bedeckt, das Substrat anisotrop selektiv zur Isolation geätzt. Die zweite Vertiefung grenzt selbstjustiert mit zwei Enden an den Isolationsgraben an und teilt den Bereich des Substrats in zwei Hälften. Die oberen Source-/Drain-Gebiete der Transistoren der ersten Speicherzelle und der zweiten Speicherzelle können selbstjustiert getrennt voneinander er zeugt werden, da die beiden Hälften durch die zweite Vertie fung und durch die Isolation voneinander getrennt sind. Eine unmaskierte Implantation genügt zur Erzeugung der voneinander getrennten oberen Source-/Drain-Gebiete.

Zur Verringerung von Leckströmen reicht der Isolationsgraben vorzugsweise tiefer in das Substrat hinein als das untere Source-/Drain-Gebiet des Transistors der ersten Speicherzel le.

Der Isolationsgraben kann so erzeugt werden, daß aufgrund des Isolationsgrabens der Speicherknoten nur im Kontaktbereich der seitlichen Fläche der ersten Vertiefung an das Substrat angrenzt. Dazu wird die erste Vertiefung vor Erzeugung des Isolationsgrabens erzeugt. Das Kondensatordielektrikum wird so erzeugt, daß es einen Boden der ersten Vertiefung und Flanken der ersten Vertiefung bis zu einer ersten Tiefe un terhalb der Oberfläche des Substrats bedeckt. Nach Erzeugung des Kondensatordielektrikums wird der Speicherknoten so er zeugt, daß er die erste Vertiefung bis mindestens zur Ober fläche des Substrats füllt. Anschließend wird der Isolations graben so erzeugt, daß er in den Speicherknoten hineinreicht, tiefer als die erste Tiefe ist und die erste Vertiefung so überlappt, daß der Speicherknoten nur noch im Kontaktbereich der seitlichen Fläche der ersten Vertiefung an das Substrat angrenzt.

Alternativ grenzt der Speicherknoten auch im Bereich anderer seitlicher Flächen der ersten Vertiefung an das Substrat an.

Die DRAM-Zellenanordnung kann folgendermaßen ausgestaltet sein:
Die erste Speicherzelle und die zweite Speicherzelle bilden ein Paar. Es sind eine Anzahl zum Paar analog ausgestaltete Paare vorgesehen. Die Paare bilden Reihen. Entlang der Reihen verläuft jeweils eine Bitleitung. Die Paare sind so angeord net, daß die ersten Vertiefungen und die zweiten Vertiefungen von Paaren einer Reihe entlang der Reihe nebeneinander ange ordnet sind. Quer zu den Reihen verlaufen Wortleitungen. Zu einander benachbarte der Wortleitungen weisen denselben Ab stand voneinander auf. Die Wortleitungen und die Paare sind so angeordnet, daß die Wortleitungen jeweils alternierend er ste Vertiefungen bedecken und zweite Vertiefungen überlappen. Die Gateelektroden der Transistoren der Speicherzellen sind Teile der Wortleitungen.

Im folgenden wird ein Ausführungsbeispiel der Erfindung an hand der Figuren näher erläutert.

Fig. 1 zeigt einen Querschnitt durch ein Substrat, nachdem eine dotierte Schicht, erste Vertiefungen, ein Kon densatordielektrikum und Speicherknoten von Kondensa toren erzeugt wurden.

Fig. 2a zeigt den Querschnitt durch Fig. 1, nachdem Isola tionsgräben und Isolationen erzeugt wurden.

Fig. 2b zeigt eine Aufsicht auf das Substrat, in der die er sten Vertiefungen und die Isolationen dargestellt sind.

Fig. 3a zeigt den Querschnitt aus Fig. 2, nachdem zweite Vertiefungen, Hilfsspacer, untere Source-/Drain- Gebiete und obere Source-/Drain-Gebiete von Transi storen erzeugt wurden.

Fig. 3b zeigt die Aufsicht aus Fig. 2b, in der die ersten Vertiefungen, die zweiten Vertiefungen und die Isola tionen dargestellt sind.

Fig. 4a zeigt den Querschnitt aus Fig. 3, nachdem ein Gate dielektrikum, Wortleitungen, eine Schutzschicht, Spacer, ein Zwischenoxid, Bitleitungskontakte und Bitleitungen erzeugt wurden.

Fig. 4b zeigt die Aufsicht aus Fig. 3b, in der die Wortlei tungen, die Bitleitungen, die ersten Vertiefungen, die zweiten Vertiefungen und die Bitleitungskontakte dargestellt sind.

Die Figuren sind nicht maßstabsgerecht.

In einem Ausführungsbeispiel ist als Ausgangsmaterial ein Substrat 1 aus monokristallinem Silizium vorgesehen, das eine p-dotierte Schicht P aufweist, die an eine Oberfläche des Substrats 1 angrenzt. Die dotierte Schicht P weist eine Do tierstoffkonzentration von ca. 2 . 10¹⁷ cm^-3 auf. Das übrige Substrat 1 ist n-dotiert, und weist eine Dotierstoffkonzen tration von ca. 10¹⁹ cm^-3 auf.

Durch Ätzen mit Hilfe einer Maske aus Siliziumnitrid (nicht dargestellt) werden im Substrat 1 ca. 6 µm tiefe erste Vertie fungen V1 erzeugt (siehe Fig. 1). Die ersten Vertiefungen V1 weisen einen horizontalen Querschnitt auf, der kreisförmig ist und einen Durchmesser von ca. 150 nm aufweist. Die ersten Vertiefungen V1 bilden Spalten, die entlang einer Y-Achse Y verlaufen. Die Y-Achse Y liegt in der Oberfläche des Sub strats 1. Entlang der Spalten zueinander benachbarter der er sten Vertiefung V1 weisen einen Abstand von ca. 450 nm von einander auf. Zueinander benachbarte Spalten sind alternie rend versetzt und nicht versetzt zueinander angeordnet, so daß die ersten Vertiefungen V1 Reihen bilden, die parallel zur einer X-Achse X verlaufen. Die X-Achse X verläuft senk recht zur Y-Achse Y und liegt in der Oberfläche des Substrats 1. Zueinander benachbarte der ersten Vertiefungen V1 einer Reihe weisen abwechselnd einen Abstand, der ca. 150 nm be trägt, und einen Abstand, der ca. 750 nm beträgt, auf (siehe Fig. 4b).

Durch Abscheiden von Siliziumnitrid in einer Dicke von ca. 5 nm wird ein erster Teil eines Kondensatordielektrikums KD er zeugt, das Böden und seitliche Flächen der ersten Vertiefun gen V1 bedeckt. Anschließend wird insitu dotiertes Polysili zium in einer Dicke von ca. 100 nm abgeschieden und ca. 1000 nm weit selektiv zu Siliziumnitrid rückgeätzt. Die Maske aus Siliziumnitrid schützt dabei das Substrat 1.

Anschließend werden freiliegende Teile des ersten Teils des Kondensatordielektrikums KD mit zum Beispiel heißer Phosphor säure entfernt.

Zur Erzeugung eines zweiten Teils des Kondensatordielektri kums KD wird SiO₂ in einer Dicke von ca. 50 nm abgeschieden und rückgeätzt, bis das Polysilizium freigelegt wird. An schließend wird insitu dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden und bis zu einer ersten Tiefe T1 unterhalb der Oberfläche des Substrats 1 rückgeätzt. Die er ste Tiefe T1 liegt ca. 100 nm unterhalb der Oberfläche des Substrats 1.

Mit zum Beispiel NF₃ werden freiliegende Teile des zweiten Teils des Kondensatordielektrikums KD entfernt.

Anschließend wird weiteres insitu dotiertes Polysilizium in einer Dicke von ca. 100 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert, bis die Maske aus Silizi umnitrid freigelegt wird (siehe Fig. 1). Das Polysilizium in den ersten Vertiefungen V1 bildet Speicherknoten SK von Kon densatoren.

Durch maskiertes Ätzen werden ca. 600 nm tiefe Isolationsgrä ben IG erzeugt, die die ersten Vertiefungen V1 überlappen und in die Speicherknoten SK hineinreichen (siehe Fig. 2a).

Die Isolationsgräben IG umgeben jeweils Teile zweier der er sten Vertiefungen V1, die entlang einer Reihe zueinander be nachbart sind und den Abstand von ca. 750 nm voneinander auf weisen. Die Isolationsgräben IG hängen zusammen. Aufgrund der Isolationsgräben IG grenzen die Speicherknoten SK nur noch in einem Kontaktbereich einer seitlichen Fläche der zugehörigen ersten Vertiefung V1 direkt an das Substrat 1 an (siehe Fig. 2a).

Zur Erzeugung von Isolationen I wird SiO₂ in einer Dicke von ca. 150 nm abgeschieden und durch chemisch mechanisches Po lieren planarisiert, bis die Maske aus Siliziumnitrid freige legt wird. Die Isolationen I sind in den Isolationsgräben IG angeordnet (siehe Fig. 2a und 2b).

Mit Hilfe einer streifenförmigen ersten Maske M aus Photo lack, deren Streifen ca. 300 nm breit sind, parallel zur Y- Achse Y verlaufen und einen Abstand von ca. 300 nm voneinan der aufweisen, wird das Substrat 1 selektiv zu den Isolatio nen I geätzt, so daß zwischen jeweils zwei der ersten Vertie fungen V1, die entlang einer Reihe zueinander benachbart sind und den Abstand von ca. 750 nm voneinander aufweisen, ca. 300 nm tiefe zweite Vertiefungen V2 erzeugt werden. Die Vertie fungen V2 teilen Bereiche, die von den Isolationsgräben IG seitlich umgeben sind, in zwei gleich große Hälften auf (sie he Fig. 3a und 3b).

Die erste Maske M wird entfernt.

Zur Erzeugung von Hilfsspacern HS wird Siliziumnitrid in ei ner Dicke von ca. 50 nm abgeschieden und rückgeätzt, bis die Oberfläche des Substrats 1 freigelegt wird.

Anschließend wird eine Implantation mit n-dotierenden Ionen durchgeführt, so daß zwischen den zweiten Vertiefungen V2 und den ersten Vertiefungen V1 obere Source-/Drain-Gebiete S/DO von Transistoren erzeugt werden und an Böden der zweiten Ver tiefungen V2 untere Source-/Drain-Gebiete S/DU der Transisto ren erzeugt werden (siehe Fig. 3a). Die Hilfsspacer HS schützen dabei die seitlichen Flächen der zweiten Vertiefun gen V2 vor Implantation. Die oberen Source-/Drain-Gebiete S/DO und die unteren Source-/Drain-Gebiete S/DU sind ca. 50 nm dick und weisen eine Dotierstoffkonzentration von ca. 10¹⁹ cm^-3 auf.

Mit zum Beispiel H₃PO₄ werden die Hilfsspacer HS entfernt.

Durch thermische Oxidation wird ein ca. 6 nm dickes Gatedie lektrikum GD erzeugt, das die Böden und die seitlichen Flä chen der zweiten Vertiefungen V2 sowie die oberen Source- /Drain-Gebiete S/DO bedeckt (siehe Fig. 4a).

Anschließend wird Polysilizium in einer Dicke von ca. 50 nm abgeschieden und durch chemisch mechanisches Polieren plana risiert. Darüber werden WSi in einer Dicke von ca. 100 nm und darüber eine ca. 100 nm dicke Schutzschicht SS aus Silizium nitrid abgeschieden. Mit Hilfe einer streifenförmigen zweiten Maske aus Photolack, deren Streifen ca. 150 nm breit sind, parallel zur Y-Achse Y verlaufen, die ersten Vertiefungen V1 bedecken und einen Abstand von ca. 150 nm voneinander aufwei sen, werden das Polysilizium, das WSi und die Schutzschicht SS geätzt, bis Teile des Gatedielektrikums GD an den Böden der zweiten Vertiefungen V2 freigelegt werden (siehe Fig. 4a).

Die zweite Maske wird entfernt.

Aus dem Polysilizium und dem WSi entstehen dabei von der Schutzschicht SS bedeckte Wortleitungen W, die im Bereich der seitlichen Flächen der zweiten Vertiefungen V2 als Gateelek troden wirken.

Zur Erzeugung von Spacern SP wird Siliziumnitrid in einer Dicke von ca. 40 nm abgeschieden und rückgeätzt, bis das Ga tedielektrikum GD an den Böden der zweiten Vertiefungen V2 freigelegt wird (siehe Fig. 4a). Die Wortleitungen W werden durch die Schutzschicht SS und durch die Spacer SP eingekap selt.

Zur Erzeugung eines ca. 800 nm dicken Zwischenoxids Z wird SiO₂ in einer Dicke von ca. 1500 nm abgeschieden und durch chemisch mechanisches Polieren planarisiert. Durch maskiertes Ätzen werden Kontaktlöcher zu den Böden der zweiten Vertie fungen V2 geöffnet, wobei SiO₂ selektiv zu Siliziumnitrid ge ätzt wird. Dabei werden die unteren Source-/Drain-Gebiete S/DU freigelegt (siehe Fig. 4a).

Durch Abscheiden von Ti/TiN/W und chemisch mechanischem Po lieren bis das Zwischenoxid Z freigelegt wird, werden in den Kontaktlöchern Bitleitungskontakte K erzeugt (siehe Fig. 4a und 4b).

Zur Erzeugung von Bitleitungen B wird Al in einer Dicke von ca. 300 nm abgeschieden und durch maskiertes Ätzen so struk turiert, daß die Bitleitungen B ca. 150 nm breit sind, einen Abstand von ca. 150 nm voneinander aufweisen, über den Bit leitungskontakten K angeordnet sind und parallel zur X-Achse X verlaufen (siehe Fig. 4a und 4b).

Durch das im Ausführungsbeispiel beschriebene Verfahren wird eine DRAM-Zellenanordnung erzeugt, bei der Speicherzellen je weils einen Transistor und einen damit verbundenen Kondensa tor umfassen. Jeweils zwei Speicherzellen bilden ein Paar und sind von einem der Isolationsgräben IG seitlich umgeben. Die Transistoren der Speicherzellen eines Paares teilen sich das untere Source-/Drain-Gebiet S/DU. Teile der dotierten Schicht P, die zwischen dem unteren Source-/Drain-Gebiet S/DU und den oberen Source-/Drain-Gebieten S/DO angeordnet sind, wirken als Kanalgebiet der Transistoren.

Es sind viele Variationen denkbar, die ebenfalls im Rahmen der Erfindung liegen. So können Abmessungen der beschriebenen Schichten, Leitungen, Vertiefungen, Gräben, Kontakte, Struk turen und Masken an die jeweiligen Erfordernisse angepaßt werden. Dasselbe gilt für die Wahl der Materialien.

Claims

1. DRAM-Zellenanordnung,

- mit Speicherzellen, die jeweils einen Kondensator und einen Transistor aufweisen,
- bei der der Transistor als vertikaler Transistor ausgestal tet ist,
- bei der ein Speicherknoten (SK) des Kondensators in einer ersten Vertiefung (V1) eines Substrats (1) angeordnet ist,
- bei der ein Kondensatordielektrikum (KD) in der ersten Ver tiefung (V1) angeordnet ist und zwischen dem Speicherknoten (SK) und dem Substrat (1) angeordnet ist,
- bei der der Speicherknoten (SK) mindestens in einem Kon taktbereich einer seitlichen Fläche der ersten Vertiefung (V1) an das Substrat (1) angrenzt,

dadurch gekennzeichnet, daß

- eine zweite Vertiefung (V2) des Substrats (1) vorgesehen ist, die von der ersten Vertiefung (V1) beabstandet ist,
- eine Gateelektrode des Transistors mindestens an einer er sten seitlichen Fläche der zweiten Vertiefung (V2) in der zweiten Vertiefung (V2) angeordnet ist und durch ein Gate dielektrikum (GD), das mindestens an die erste seitliche Fläche angrenzt, vom Substrat (1) getrennt ist,
- ein oberes Source/Drain-Gebiet (S/DO) des Transistors im Substrat (1) derart angeordnet ist, daß es an die zweite Vertiefung (V2) und im Kontaktbereich der seitlichen Fläche der ersten Vertiefung (V1) an den Speicherknoten (SK) an grenzt,
- ein unteres Source/Drain-Gebiet (S/DU) des Transistors tie fer im Substrat (1) angeordnet ist als das obere Sour ce/Drain-Gebiet (S/DO) und an die zweite Vertiefung (V2) angrenzt.

2. DRAM-Zellenanordnung nach Anspruch 1,

- bei der die erste seitliche Fläche der zweiten Vertiefung (V2) der ersten Vertiefung (V1) zugewandt ist,
- bei der die seitliche Fläche der ersten Vertiefung (V1) der zweiten Vertiefung (V2) zugewandt ist.

3. DRAM-Zellenanordnung nach Anspruch 1 oder 2,

- bei der das obere Source/Drain-Gebiet (S/DO) an eine Ober fläche des Substrats (1), von der die erste Vertiefung (V1) und die zweite Vertiefung (V2) ausgehen, angrenzt.

4. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 3,

- beider mindestens ein Teil des unteren Source/Drain- Gebiets (S/DU) unter der zweiten Vertiefung (V2) angeordnet ist und an den Boden der zweiten Vertiefung (V2) angrenzt.

5. DRAM-Zellenanordnung nach einem der Ansprüche 1 bis 4,

- bei der der Speicherknoten (SK) nur im Kontaktbereich der seitlichen Fläche der ersten Vertiefung (V1) an das Sub strat (1) angrenzt.

6. DRAM-Zellenanordnung nach einem der Ansprüche 2 bis 5,

- bei der die zweite Vertiefung (V2) einer ersten Speicher zelle und einer zweiten Speicherzelle zugeordnet ist,
- bei der die Gateelektrode des Transistors der ersten Spei cherzelle an der ersten seitlichen Fläche der zweiten Ver tiefung (V2) angeordnet ist,
- bei der die Gateelektrode des Transistors der zweiten Spei cherzelle an einer zweiten, der ersten seitlichen Fläche der zweiten Vertiefung (V2) gegenüberliegenden seitlichen Fläche der zweiten Vertiefung (V2) angeordnet ist und durch das Gatedielektrikum (GD), daß mindestens auch an die zwei te seitliche Fläche der zweiten Vertiefung (V2) angrenzt, vom Substrat (1) getrennt ist,
- bei der die Gateelektrode des Transistors der zweiten Spei cherzelle von der Gateelektrode des Transistors der ersten Speicherzelle getrennt ist,
- bei der die zweite Vertiefung (V2) zwischen der ersten Ver tiefung (V1) der ersten Speicherzelle und der ersten Ver tiefung (V1) der zweiten Speicherzelle angeordnet ist,
- bei der das untere Source/Drain-Gebiet (S/DU) des Transi stors der ersten Speicherzelle mit dem unteren Sour ce/Drain-Gebiet (S/DU) des Transistors der zweiten Spei cherzelle übereinstimmt.

7. DRAM-Zellenanordnung nach Anspruch 6,

- bei der zwischen der Gateelektrode des Transistors der er sten Speicherzelle und zwischen der Gateelektrode des Tran sistors der zweiten Speicherzelle ein Bitleitungskontakt (K) angeordnet ist, der bis zum unteren Source/Drain-Gebiet (S/DU) des Transistors der ersten Speicherzelle reicht und von der Gateelektrode des Transistors der ersten Speicher zelle und von der Gateelektrode des Transistors der zweiten Speicherzelle isoliert ist.

8. DRAM-Zellenanordnung nach Anspruch 6 oder 7,

- bei der ein mit einer Isolation (I) gefüllter Isolations graben (IG) vorgesehen ist, der die zweite Vertiefung (V2), mindestens einen Teil der ersten Vertiefung (V1) der ersten Speicherzelle und mindestens einen Teil der ersten Vertie fung (V1) der zweiten Speicherzelle seitlich derart umgibt, daß die zweite Vertiefung (V2) an einen Teil des Isolati onsgrabens (IG) und an einen dem Teil gegenüberliegenden Teil des Isolationsgrabens (IG) angrenzt.

9. DRAM-Zellenanordnung nach Anspruch 8,

- bei der der Isolationsgraben (IG) tiefer in das Substrat (1) reicht als das untere Source/Drain-Gebiet (S/DU) des Transistors der ersten Speicherzelle.

10. DRAM-Zellenanordnung nach Anspruch 8 oder 9,

- bei der die erste Speicherzelle und die zweite Speicherzel le ein Paar bilden,
- mit einer Anzahl zum Paar analog ausgestalteten Paaren,
- bei der die Paare Reihen bilden,
- bei der entlang der Reihen jeweils eine Bitleitung (B) ver läuft,
- bei der die Paare so angeordnet sind, daß die ersten Ver tiefungen (V1) und die zweiten Vertiefungen (V2) von Paaren einer Reihe entlang der Reihe nebeneinander angeordnet sind,
- bei der quer zu den Reihen Wortleitungen (W) verlaufen,
- bei der zueinander benachbarte der Wortleitungen (W) den selben Abstand voneinander aufweisen,
- bei der die Wortleitungen (W) jeweils alternierend erste Vertiefungen (V1) bedecken und zweite Vertiefungen (V2) überlappen,
- bei der die Gateelektroden der Transistoren der Speicher zellen Teile der Wortleitungen (W) sind.

11. Verfahren zur Herstellung einer DRAM-Zellenanordnung,

- bei dem Speicherzellen erzeugt werden, die jeweils einen Kondensator und einen Transistor aufweisen,
- bei der der Transistor als vertikaler Transistor erzeugt wird,
- bei dem für den Kondensator eine erste Vertiefung (V1) in einem Substrat (1) erzeugt wird,
- bei dem die erste Vertiefung (V1) mit einem Kondensatordie lektrikum (KD) versehen wird,
- bei dem ein Speicherknoten (SK) des Kondensators in der er sten Vertiefung (V1) erzeugt wird,
- bei dem der Speicherknoten (SK) so erzeugt wird, daß er mindestens in einem Kontaktbereich einer seitlichen Fläche der ersten Vertiefung (V1) an das Substrat (1) angrenzt, dadurch gekennzeichnet, daß
- eine zweite Vertiefung (V2) erzeugt wird, die von der er sten Vertiefung (V1) beabstandet ist,
- eine Gateelektrode des Transistors mindestens an einer er sten seitlichen Fläche der zweiten Vertiefung (V2) in der zweiten Vertiefung (V2) erzeugt wird und durch ein Gatedie lektrikum (GD), das mindestens an die erste seitliche Flä che angrenzend erzeugt wird, vom Substrat (1) getrennt ist,
- ein oberes Source/Drain-Gebiet (S/DO) des Transistors der art erzeugt wird, daß es an die zweite Vertiefung (V2) und im Kontaktbereich der seitlichen Fläche der ersten Vertie fung (V1) an den Speicherknoten (SK) angrenzt,
- ein unteres Source/Drain-Gebiet (S/DU) des Transistors so erzeugt wird, daß es tiefer im Substrat (1) angeordnet ist als das obere Source/Drain-Gebiet (S/DO) und an die zweite Vertiefung (V2) angrenzt.

12. Verfahren nach Anspruch 11,

- bei dem die Gateelektrode so erzeugt wird, daß die erste seitliche Fläche der zweiten Vertiefung (V2) der ersten Vertiefung (V1) zugewandt ist,
- bei dem die seitliche Fläche der ersten Vertiefung (V1) der zweiten Vertiefung (V2) zugewandt ist.

13. Verfahren nach Anspruch 11 oder 12,

- bei dem das obere Source/Drain-Gebiet (S/DO) so erzeugt wird, daß es an eine Oberfläche des Substrats (1), von der die erste Vertiefung (V1) und die zweite Vertiefung (V2) ausgehen, angrenzt.

14. Verfahren nach einem der Ansprüche 11 bis 13,

- bei dem nach Erzeugung der zweiten Vertiefung (V2) zur Er zeugung des unteren Source/Drain-Gebiets (S/DU) eine Im plantation durchgeführt wird, so daß das untere Sour ce/Drain-Gebiet (S/DU) an den Boden der zweiten Vertiefung (V2) angrenzt.

15. Verfahren nach einem der Ansprüche 12 bis 14,

- bei dem die zweite Vertiefung (V2) für eine erste Speicher zelle und eine zweite Speicherzelle erzeugt wird,
- bei dem die Gateelektrode des Transistors der ersten Spei cherzelle so erzeugt wird, daß sie an der ersten seitlichen Fläche der zweiten Vertiefung (V2) angeordnet ist,
- bei dem die Gateelektrode des Transistors der zweiten Spei cherzelle so erzeugt wird, daß sie an einer zweiten, der ersten seitlichen Fläche der zweiten Vertiefung (V2) gegen überliegenden seitlichen Fläche der zweiten Vertiefung (V2) angeordnet ist und durch das Gatedielektrikum (GD), das so erzeugt wird, daß es mindestens auch an die zweite seitli che Fläche der zweiten Vertiefung (V2) angrenzt, vom Sub strat (1) getrennt ist,
- bei dem die Gateelektrode des Transistors der zweiten Spei cherzelle so erzeugt wird, daß sie von der Gateelektrode des Transistors der ersten Speicherzelle getrennt ist,
- bei dem die zweite Vertiefung (V2) so erzeugt wird, daß sie zwischen der ersten Vertiefung (V1) der ersten Speicherzel le und der ersten Vertiefung (V1) der zweiten Speicherzelle angeordnet ist,
- bei dem das untere Source/Drain-Gebiet (S/DU) des Transi stors der ersten Speicherzelle mit dem unteren Sour ce/Drain-Gebiet (S/DU) des Transistors der zweiten Spei cherzelle übereinstimmt.

16. Verfahren nach Anspruch 15,

- bei dem zwischen der Gateelektrode des Transistors der er sten Speicherzelle und zwischen der Gateelektrode des Tran sistors der zweiten Speicherzelle ein Bitleitungskontakt (K) erzeugt wird, der bis zum unteren Source/Drain-Gebiet (S/DU) des Transistors der ersten Speicherzelle reicht und von der Gateelektrode des Transistors der ersten Speicher zelle und von der Gateelektrode des Transistors der zweiten Speicherzelle isoliert ist.

17. DRAM-Zellenanordnung nach Anspruch 15 oder 16,

- bei dem ein mit einer Isolation (I) gefüllter Isolations graben (IG) erzeugt wird, der einen Bereich des Substrats (1) seitlich umgibt,
- bei dem die erste Vertiefung (V1) der ersten Speicherzelle und die erste Vertiefung (V1) der zweiten Speicherzelle so erzeugt werden, daß mindestens ein Teil der ersten Vertie fung (V1) der ersten Speicherzelle, der den Kontaktbereich der zugehörigen seitlichen Fläche umfaßt, und mindestens ein Teil der ersten Vertiefung (V1) der zweiten Speicher zelle, der den Kontaktbereich der zugehörigen seitlichen Fläche umfaßt, innerhalb des Bereichs des Substrats (1) an geordnet sind,
- bei dem zur Erzeugung der zweiten Vertiefung (V2) mit Hilfe einer Maske (M), die einen Streifen, der den Bereich des Substrats (1) durchquert, nicht bedeckt, das Substrat (1) anisotrop selektiv zur Isolation (I) geätzt wird.

18. Verfahren nach Anspruch 17,

- bei dem der Isolationsgraben (IG) tiefer erzeugt wird als das untere Source/Drain-Gebiet (S/DU) des Transistors der ersten Speicherzelle.

19. Verfahren nach Anspruch 17 oder 18,

- bei dem die erste Vertiefung (V1) vor Erzeugung des Isola tionsgrabens (IG) erzeugt wird,
- bei dem das Kondensatordielektrikum (KD) so erzeugt wird, daß es einen Boden der ersten Vertiefung (V1) und Flanken der ersten Vertiefung (V1) bis zur einer ersten Tiefe (T1) unterhalb der Oberfläche des Substrats (1) bedeckt,
- bei dem nach Erzeugung des Kondensatordielektrikums (KD) der Speicherknoten (SK) so erzeugt wird, daß er die erste Vertiefung (V1) bis mindestens zur Oberfläche des Substrats (1) füllt,
- bei dem der Isolationsgraben (IG) so erzeugt wird, daß er in den Speicherknoten (SK) hineinreicht, tiefer als die er ste Tiefe (T1) ist und die erste Vertiefung (V1) so über lappt, daß der Speicherknoten (SK) nur noch im Kontaktbe reich der seitlichen Fläche der ersten Vertiefung (V1) an das Substrat (1) angrenzt.

20. Verfahren nach einem der Ansprüche 15 bis 19,

- bei dem die erste Speicherzelle und die zweite Speicherzel le ein Paar bilden,
- bei dem eine Anzahl zum Paar analog ausgestaltete Paare er zeugt werden,
- bei dem die Paare Reihen bilden,
- bei dem Bitleitungen (B) erzeugt werden, die jeweils ent lang eine der Reihen verlaufen,
- bei dem die Paare so angeordnet werden, daß die ersten Ver tiefungen (V1) und die zweiten Vertiefungen (V2) von Paaren einer Reihe entlang der Reihe nebeneinander angeordnet sind,
- bei dem quer zu den Reihen Wortleitungen (W) erzeugt wer den,
- bei dem die Wortleitungen (W) so erzeugt werden, daß zuein ander benachbarte der Wortleitungen (W) denselben Abstand voneinander aufweisen,
- bei dem die Paare so angeordnet werden, daß die Wortleitun gen (W) jeweils alternierend erste Vertiefungen (V1) bedec ken und zweite Vertiefungen (V2) überlappen,
- bei dem die Gateelektroden der Transistoren der Speicher zellen als Teile der Wortleitungen (W) erzeugt werden.