DE19935852A1

DE19935852A1 - Verfahren zur Herstellung integrierter Halbleiterbauelemente

Info

Publication number: DE19935852A1
Application number: DE19935852A
Authority: DE
Inventors: Lars Peter Heineck; Josef Winnerl; Tobias Jacobs
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1999-07-29
Filing date: 1999-07-29
Publication date: 2001-02-01
Also published as: TW492160B

Abstract

Die erfindungsgemäßen Verfahren besitzen den Vorteil, daß die Integrationsdichte beispielsweise im Speicherzellenfeld deutlich erhöht werden kann. Durch das Merkmal, daß die Bildung der Kontakte zu den Source-Draingebieten im zweiten Bereich des Halbleitersubtrats zu einem Zeitpunkt vorgenommen bzw. vorbereitet wird, an dem noch nicht alle Abstandstücke (Spacer) erzeugt worden sind, kommt es zu keiner unnötigen Spacer-Erzeugung in dem Speicherzellenfeld, wodurch sich Chipfläche einsparen läßt. Die eingesparte Fläche kann beispielsweise dazu genutzt werden, um die Gatebahnen im Speicherzellenfeld enger anzuordnen.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines integrierten Halbleiterbauelements. Die vorliegende Erfindung betrifft insbesondere ein Verfahren zur Herstellung eines integrierten DRAM oder embedded DRAM- bzw. embedded SRAM-Halbleiterbauelements.

Ziel vieler Entwicklungen in der Mikroelektronik ist es, die Kosten, die zur Realisierung einer bestimmten elektroni sche Funktion aufzuwenden sind, ständig zu senken und somit die Produktivität kontinuierlich zu steigern. Der Garant für die Produktivitätssteigerung in den letzten Jahren war und ist dabei die ständige Strukturverkleinerung der Halbleiter bauelemente. Insbesondere Feldeffekttransistoren werden stän dig verkleinert und in integrierten Schaltungen mit höchster Packungsdichte angeordnet.

Um ihre Funktion erfüllen zu können, müssen Feldeffekt transistoren mit anderen Feldeffekttransistoren und mit der Außenwelt verbunden werden. Dazu müssen Kontakte zu den Dif fusionsgebieten der Transistoren erzeugt werden. Bei Verfah ren zur Herstellung von Logikschaltungen werden beispielswei se durch eine Phototechnik und eine Ätzung Kontaktlöcher zu den Diffusionsgebieten der Transistoren erzeugt. Da diese Kontaktlochbildung in der Regel nicht selbstjustiert durchge führt wird, muß ein hinreichend großer Sicherheitsabstand zwischen der Gatebahn und dem Kontaktloch eingehalten werden, was sich natürlich negativ auf die Integrationsdichte aus wirkt.

Bei Verfahren Herstellung von DRAM-Halbleiter bauelementen werden in der Regel selbstjustierte Kontakte er zeugt. Dabei werden üblicherweise Kontaktlöcher in eine zwi schen den Gatebahnen abgeschiedene BPSG-Schicht geätzt. Nach folgend werden diese Kontaktlöcher mit einem leitfähigem Ma terial aufgefüllt, so daß eine leitfähige Verbindung zustande kommt.

Die Erzeugung dieser Kontaktlöcher wird jedoch mit fort schreitender Strukturverkleinerung immer schwieriger. Bei mo dernen Feldeffekttransistoren werden an den Seitenwänden der Gatebahnen eine Reihe von Abstandsstücken, sogenannten Spacer, erzeugt, die im Zusammenspiel mit geeigneten Dotier stoffimplantationen dafür sorgen, daß die für den jeweiligen Zweck geeigneten Dotierstoffprofile in den Sour ce/Draingebieten erzeugt werden können. Bedingt durch die zwischen den Gatebahnen angeordneten Spacer und der Forde rung, daß das Kontaktloch möglichst zwischen den Spacern an geordnet sein soll, müssen der Abstand zwischen den Gatebah nen bzw. das Diffusionsgebiet, das zur Kontaktierung dient hinreichend groß gewählt werden, was sich negativ auf die er zielbare Integrationsdichte auswirkt.

Bei der Ätzung der Kontaktlöcher dürfen die Gatebahnen nicht beschädigt werden, da es sonst zu einem Kurzschluß zwi schen dem Diffusionskontakt und dem Gate kommt. Da es sich aber trotz aller Bemühungen nicht verhindern läßt, daß bei der Ätzung der Kontaktlöcher die Gatebahnen angegriffen wer den, ist in der Regel eine dicke Schutzschicht, ein sogenann tes "Cap", auf den Gatebahnen angeordnet, die einen Kurz schluß zwischen Kontakt und Gate verhindern soll. Die relativ große Dicke dieser Schutzschicht beeinträchtigt jedoch die Qualität der Gatebahnen und verhindert in der Regel eine Si lizierung der Gatebahnen sowie die nachträgliche Dotierung des Polysiliziums der Gatebahnen ("Dual-Workfunction-Gates").

Durch die engen Verhältnisse zwischen den Gatebahnen ist es notwendig, daß die Isolationsschicht einer Temperaturbe handlung mit relativ hohen Temperaturen ausgesetzt wird, um ein Verfließen der Isolationsschicht zu erreichen. Trotzdem kann es bei der Abscheidung der Isolationsschicht zu Löchern, sogenannten Voids, zwischen den Gatebahnen kommen. Werden nun die Kontaktlöcher gebildet, kann es vorkommen, daß zwei Kon taktlöcher über einen Void miteinander verbunden sind. Bei dem nachfolgenden Auffüllen der Kontaktlöcher mit leitenden Material werden in der Regel auch die Voids aufgefüllt, so daß ein Kurzschluß zwischen zwei Kontakten entstehen kann, der möglicherweise zum Ausfall der gesamten Schaltung führt.

Daher ist es die Aufgabe der vorliegenden Erfindung ein Verfahren zur Herstellung eines integrierten Halbleiterbau elements bereitzustellen, das die genannten Probleme mindert bzw. gänzlich vermeidet.

Diese Aufgabe wird erfindungsgemäß von den Verfahren zur Herstellung eines integrierten Halbleiterbauelements nach den unabhängigen Patentansprüchen 1 oder 3 gelöst. Weitere vor teilhafte Ausführungsformen, Eigenschaften und Aspekte der vorliegenden Erfindung ergeben sich aus den abhängigen An sprüchen, der Beschreibung und den beiliegenden Zeichnungen.

Erfindungsgemäß wird ein Verfahren zur Herstellung eines integrierten Halbleiterbauelements mit den folgenden Schrit ten bereitgestellt:

a) ein Halbleitersubstrat mit zumindest einem ersten Be reich und zumindest einem zweiten Bereich wird be reitgestellt;
b) im ersten und im zweiten Bereich des Halbleitersub strats werden Gatebahnen hergestellt;
c) in dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete so wie an den Gatebahnen mindestens zwei Abstandsstücke erzeugt;
d) in dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete er zeugt und es werden Kontakte zu vorbestimmten Sour ce/Draingebieten gebildet bevor alle Abstandsstücke in dem ersten Bereich des Halbleitersubstrats erzeugt worden sind.

Weiterhin wird erfindungsgemäß ein Verfahren zur Herstellung eines integrierten Halbleiterbauelements mit den folgenden Schritten bereitgestellt:

a) ein Halbleitersubstrat mit zumindest einem ersten Be reich und zumindest einem zweiten Bereich wird be reitgestellt;
b) im ersten und im zweiten Bereich des Halbleitersub strats werden Gatebahnen hergestellt;
c) in dem ersten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete so wie an den Gatebahnen mindestens zwei Abstandsstücke erzeugt;
d) in dem zweiten Bereich des Halbleitersubstrats werden benachbart zu den Gatebahnen Source/Draingebiete er zeugt und es werden Kontakte zu vorbestimmten Sour ce/Draingebieten vorbereitet bevor alle Abstandsstücke in dem ersten Bereich des Halbleitersubstrats er zeugt worden sind.

Die erfindungsgemäßen Verfahren besitzen den Vorteil, daß die Integrationsdichte im zweiten Bereich des Halbleiter substrats deutlich erhöht werden kann. Durch das Merkmal, daß die Bildung der Kontakte zu den Source/Draingebieten im zwei ten Bereich des Halbleitersubtrats zu einem Zeitpunkt vorge nommen bzw. vorbereitet wird, an dem noch nicht alle Abstand stücke (Spacer) erzeugt worden sind, kommt es zu keiner unnö tigen Spacer-Erzeugung in dem zweiten Bereich, wodurch sich Chipfläche einsparen läßt. Die einsparte Fläche kann bei spielsweise dazu genutzt werden, um die Gatebahnen im zweiten Bereich enger anzuordnen. Die Spacer können dabei als eine Hilfe zur Einstellung der gewünschten Dotierstoffprofile und/oder als seitliche Isolierung der Gatebahnen verwendet werden.

Weiterhin lassen sich die erfindungsgemäßen Verfahren ohne Schwierigkeiten in einen bereits bestehenden Prozeßab lauf zur Herstellung eines Halbleiterbauelements integrieren. Insbesondere können die Prozeßschritte für die Herstellung von sehr schnellen Logikschaltungen nahezu unverändert beibe halten werden. Probleme, wie sie bei herkömmlichen Verfahren durch das Auftreten von Leerräumen (Voids) zwischen den Tran sistoren ergeben, können bei den erfindungsgemäßen Verfahren deutlich vermindert bzw. ganz vermieden werden. Durch die frühe Bildung bzw. Vorbereitung der Kontakte können hohe Aspektverhältnisse vermieden werden, wodurch die Prozesse insgesamt stabiler durchzuführen sind. Dabei können die Kon takte auch schon zu einem Zeitpunkt gebildet bzw. vorbereitet werden, an dem die Source/Draingebiete noch gar nicht gebil det wurden.

Gemäß einer bevorzugten Ausführungsform werden zur Vor bereitung der Kontakte zu vorbestimmten Source/Draingebieten in dem zweiten Bereich des Halbleitersubstrats Landing Pads ausgebildet. Zur Bildung der Landing Pads bzw. der Kontakte selbst wird bevorzugt dotiertes Polysilizium verwendet.

Gemäß einer weiteren bevorzugten Ausführungsform werden zur Vorbereitung der Kontakte zu vorbestimmten Sour ce/Draingebieten in dem zweiten Bereich des Halbleitersub strats Opferkontakte ausgebildet. Die Opferkontakte verhin dern ebenfalls die Erzeugung unnötiger Spacer an den Gatebah nen im zweiten Bereich des Halbleitersubstrats. Sie werden erst entfernt, wenn die eigentlichen Kontakte zu den Sour ce/Draingebieten gebildet werden.

Gemäß einer bevorzugten Ausführungsform werden die Ab standsstücke (Spacer) aus Siliziumoxid, Siliziumnitrid oder Oxynitrid gebildet. Dazu wird eine Siliziumoxid-, Siliziumni trid- oder Oxynitridschicht über den Gatebahnen abgeschieden und durch eine anisotrope Ätzung zurückgeätzt, so daß Teile dieser Schichten an den Seitenwänden der Gatebahnen zurück bleiben. Durch Verwendung dieser Spacer lassen sich die Do tierungen der Source/Draingebiete sehr genau, entsprechend den jeweiligen Anforderungen einstellen.

Gemäß einer weiteren bevorzugten Ausführungsform werden die Gatebahnen gebildet, indem eine Polysiliziumschicht und eine Schutzschicht, insbesondere eine Siliziumnitrid-, Sili ziumoxid- oder Oxynitridschicht, erzeugt und diese Schichten gemeinsam zu Gatebahnen strukturiert werden. Dabei ist es insbesondere bevorzugt, wenn die Schutzschicht mit einer Dicke erzeugt wird, so daß nach der Gatestrukturierung die Schutzschicht eine Dicke kleiner als 100 nm, bevorzugt zwi schen 40 und 60 nm, aufweist. Diese Schutzschicht wird häufig als sogenanntes "Cap" bezeichnet und dient bei herkömmlichen Prozessen unter anderem als Hardmaske zur Gatestrukturierung und zum Schutz der Gatebahnen bei einem Ätzprozeß zur Erzeu gung der Kontaktlöcher. Dazu muß nach dem Stand der Technik ein Trockenätzprozeß, welcher Oxid selektiv zu dem Cap- Material ätzt, eingesetzt werden. Da die zu ätzende Struktur im Stand der Technik ein hohes Aspektverhältnis aufweist, ist die Selektivität des Ätzprozesses nicht sehr hoch und es muß ein relativ dickes "Cap" verwendet werden, um einen Kurz schluß zwischen der Gatebahn und dem Kontakt zu vermeiden.

Da bei den erfindungsgemäßen Verfahren die Bildung des Kontakts bereits in einem sehr frühen Stadium vorgenommen bzw. vorbereitet wird, dient das "Cap" nun nur zur Isolation der Gatebahn gegenüber dem Kontakt und kann daher relativ dünn gewählt werden. Dementsprechend kann das "Cap" in späte ren Prozeßschritten, beispielsweise bei der Ätzung eines Ni trid-Spacers, ohne zusätzliche Prozeßschritte vollständig von den Gatebahnen im ersten Bereich entfernt werden, was die Möglichkeit eröffnet, verschiedene Gatebahnen mit unter schiedlichen Dotierstoffen zu dotieren und so sogenannte Du al-Workfunction-Gates aufzubauen. Weiterhin können die Gate bahnen auf diese Weise silizidiert werden, wodurch der Wider stand der Gatebahnen deutlich gesenkt wird.

Weiterhin ist es bevorzugt, wenn in dem ersten Bereich des Halbleitersubstrats die Gatebahnen mit Dotierstoffen un terschiedlicher Leitfähigskeitstypen dotiert werden. Durch diese sogenannten Dual-Workfunction-Gates können sehr lei stungsfähige Logikschaltungen aufgebaut werden. Auf diese Weise kann auch die Versorgungsspannung reduziert werden, oh ne daß es zu Einbußen bei der Schaltgeschwindigkeit kommt.

Zur Verringerung der Widerstände der Gatebahnen ist es bevorzugt, wenn auf den Gatebahnen in dem ersten Bereich des Halbleitersubstrats Silizidschichten erzeugt werden. Insbe sondere ist es bevorzugt, wenn als Silizidschichten CoSi₂, TaSi₂, TiSi₂ oder WSi_x verwendet und diese Silizidschichten durch ein Salicide-Verfahren erzeugt werden.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen

Fig. 1-8 ein Verfahren nach einem ersten Ausführungs beispiel der vorliegenden Erfindung,

Fig. 9-12 ein Verfahren nach einem zweiten Ausführungs beispiel der vorliegenden Erfindung,

Fig. 13-18 ein Verfahren nach einem dritten Ausführungs beispiel der vorliegenden Erfindung,

Die Fig. 1-8 zeigen ein Verfahren nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Auf einem Si liziumsubstrat 1 wurde eine dünne Siliziumoxidschicht er zeugt. Dieses Siliziumoxidschicht, welche in der Fig. 1 nicht gezeigt ist, dient im weiteren Verlauf des Verfahrens als Ga teoxid. Dabei können je nach Anwendung in unterschiedlichen Bereichen des Siliziumsubstrats unterschiedlich dicke Silizi umoxidschichten verwendet werden. Auf der Siliziumoxidschicht ist eine Polysiliziumschicht 2 angeordnet. Bei dieser Ausfüh rungsform der vorliegenden Erfindung wurde die Polysilizium schicht 2 als undotierte Polysiliziumschicht abgeschieden, welche nachfolgend mit Hilfe einer Phototechnik dotiert wird. Über der Polysiliziumschicht 2 ist eine Siliziumnitridschicht 3 angeordnet. Die Dicke der Siliziumnitridschicht 3 beträgt dabei nach der Gatestrukturierung etwa 50 nm. Diese Schicht dient im weiteren Verlauf des Verfahrens als sogenanntes "Cap-Nitrid"'.

Vor Erzeugung der Siliziumoxidschicht wurden in dem Sili ziumsubstrat eine n-Wanne 4 bzw. p-Wannen 5, 6 erzeugt. Die einzelnen Wannen sind durch Isolationen 7 voneinander ge trennt. Im vorliegenden Beispiel sind diese Isolationen 7 als sogenannte flache Grabenisolationen ("Shallow-Trench- Isolation) ausgebildet. Auf der linken Seite der Fig. 1 ist der erste Bereich 8 des Siliziumsubstrats 1 angeordnet. In diesem ersten Bereich 8 werden später die Transistoren herge stellt werden, aus denen die Logikschaltung aufgebaut ist. Auf der rechten Seite der Fig. 1 ist der zweiten Bereich 9 des Siliziumsubstrats 1 angeordnet. In diesem zweiten Bereich 9 werden später die Transistoren hergestellt werden, die als Auswahltransistoren in den Speicherzellen dienen.

Anschließend werden durch eine Phototechnik die Silizium nitridschicht 3 und die Polysiliziumschicht 2 zu Gatebahnen 10 strukturiert. Es folgt eine Reoxidation des Gateoxids, um mögliche Defekte, die bei der Ätzung der Siliziumnitrid schicht 3 und der Polysiliziumschicht 2 aufgetreten sind, zu beheben. Zur Erzeugung der sogenannten Source/Draingebiete 11 der n-Kanal Transistoren wird nun mit einer Phototechnik Phosphor in das Siliziumsubstrat implantiert. Nach dieser Im plantation wird eine weitere Siliziumnitridschicht abgeschie den und durch eine anisotrope Ätzung strukturiert. Durch die se Ätzung entstehen erste isolierende Abstandshalter, soge nannte "Spacer" 12, an den Seitenwänden der Gatebahnen 10. Nach Erzeugung der Spacer 12 wird Bor mit einer Phototechnik in das Siliziumsubstrat implantiert, so daß auch die p-Kanal Transistoren erzeugt werden können. Anschließend wird eine weitere Siliziumnitridschicht 13 abgeschieden. Die sich dar aus ergebende Situation ist in Fig. 2 gezeigt.

Die Transistoren, die in dem zweiten Bereich 9 des Sili ziumsubstrats 1 erzeugt werden, dienen als Auswahltransisto ren in den Speicherzellen. Die Kondensatoren der Speicherzel len, die in dem vorliegenden Beispiel als Grabenkondensatoren ausgebildet sind, sind aus Gründen der Übersichtlichkeit in den Figuren nicht gezeigt. In dem zweiten Bereich 9 des Sili ziumsubstrats 1 kommt es vor allem auf eine hohe Integrati onsdichte an. Um diese hohe Integrationsdichte erzielen zu können, wird eine Lackmaske erzeugt, die an den Stellen ge öffnet ist, an denen später die Source/Drain-Anschlüsse, d. h. die Anschlüsse für die Bitleitungen, der Auswahltransistoren erzeugt werden. Durch eine anisotrope Ätzung wird die Silizi umnitridschicht 13 in der Öffnung 14 der Maske 15 entfernt und so daß die Source/Draingebiete 11 der Auswahltransistoren freigelegt werden. Der erste Bereich 8 des Siliziumsubstrats 1 ist dabei durch die Lackmaske 15 geschützt und erfährt so mit keine Veränderung. Anschließend wird die Lackmaske 15 entfernt und eine weitere Polysiliziumschicht 16 abgeschie den. Bei dieser Polysiliziumschicht 16 handelt es sich um ei ne dotierte Polysiliziumschicht. Die sich daraus ergebende Situation ist in Fig. 4 gezeigt.

Mit Hilfe einer weiteren Phototechnik wird nun die Poly siliziumschicht 16 strukturiert. Dabei wird die Polysilizium schicht 16 aus dem ersten Bereich 8 des Siliziumsubstrats 1 vollständig entfernt. Der verbleibende Teil der Polysilizium schicht 16 bildet im zweiten Bereich 9 des Siliziumsubstrats zu ein sogenanntes "Landing Pad" 17. Die sich daraus ergeben de Situation ist in Fig. 5 gezeigt.

Anschließend wird eine weitere Siliziumoxidschicht abge schieden. Durch eine weitere anisotrope Ätzung wird dieses Siliziumoxidschicht so strukturiert, daß ein weiterer Spacer 18 an den Seitenwänden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. Durch die Abfolge dieser Spacer 12 und 18 an den Seitenwänden der Gatebahnen 10 im er sten Bereich 8 des Siliziumsubstrats und geeignet gewählte Dotierstoffimplantationen können die Source/Draingebiete 11 der Transistoren im ersten Bereich 8 so eingestellt werden, daß Transistoren mit sehr kurzen Schaltzeiten hergestellt werden können. Dementsprechend können sehr leistungsfähige Logikschaltungen aufgebaut werden. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund der Polysilizium schicht 16 zu keiner Abscheidung der Siliziumoxidschicht zwi schen den Gatebahnen der Auswahltransistoren. Dementsprechend werden zwischen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziumoxid-Spacer 18 erzeugt. Die dadurch ein sparte Fläche zwischen den Gatebahnen der Auswahltransistoren kann genutzt werden, um die Gatebahnen entsprechend enger an zuordnen, wodurch die Integrationsdichte im Speicherzellen feld erhöht wird.

Durch eine weitere Ätzung wird auch der noch verbliebene Teil der Siliziumnitridschicht 3 auf den Gatebahnen 10 in dem ersten Bereich 8 des Siliziumsubstrats entfernt. Dies ist möglich, weil die Siliziumnitridschicht 3 im Vergleich zu herkömmlichen Verfahren eine sehr geringe Dicke aufweist. Durch die Entfernung der Siliziumnitridschicht 3 können die Gatebahnen 10 nun in gewünschter Art und Weise dotiert wer den. Auch eine unterschiedliche Dotierung der verschiedenen Gatebahnen 10 ist auf einfache Art möglich ("Dual- Workfunction-Gates"). Auf diese Weise können sehr schnelle Logikschaltungen erzeugt werden. Die sich daraus ergebende Situation ist in Fig. 6 gezeigt.

Anschließend wird ein silizidbildendes Metall, beispiels weise Tantal, Titan, Wolfram oder Cobalt, aufgesputtert. Durch eine Wärmebehandlung kommt auf den freiliegenden Sili ziumgebieten, nämlich den Gatebahnen im ersten Bereich sowie den freiliegenden Source/Draingebieten, zu einer Silizidreak tion während in den anderen Gebieten das silizidbildende Me tall im wesentlichen unverändert erhalten bleibt und dadurch einfach wieder entfernt werden kann. Das Ergebnis sind selek tive und selbstjustierte Silizidschichten 19 auf den Gatebah nen im ersten Bereich 8 und den freiliegenden Sour ce/Draingebieten 11 ("Salicide-Verfahren"). Durch die Sili zidschichten 19 wird der Widerstand der Gatebahnen 10 deut lich herabgesetzt, was sich positiv auf die Leistungsfähig keit der Logikschaltung auswirkt. Weiterhin wird durch die Silizierung der Source/Draingebiete 11 der Kontaktwiderstand deutlich gesenkt, was sich ebenfalls positiv auf die Lei stungsfähigkeit der Logikschaltung auswirkt.

Anschließend wird eine dünne Siliziumnitridschicht abge schieden, welche als Barriere dient. Aus Gründen der Über sichtlichkeit ist diese dünne Siliziumnitridschicht nicht ge zeigt. Es folgt die Abscheidung einer BPSG-Schicht 20, welche durch einen CMP Schritt planarisiert wird. Vor dem CMP Schritt wird eine Wärmebehandlung durchgeführt, damit die BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Die sich daraus ergebende Si tuation ist in Fig. 7 gezeigt.

Mittels einer weiteren Phototechnik werden nun Kontaktlö cher 21 in der BPSG-Schicht 20 erzeugt. Diese Kontaktlöcher 21 führen sowohl zum Siliziumsubstrat 1 als auch zu den Gate bahnen 10. In dem zweiten Bereich 9 des Siliziumsubstrats zu wird das Kontaktloch zu der Polysiliziumschicht 16 geführt, die als Landing Pad 17 dient. Nach Abscheidung eines soge nannten Liners (nicht gezeigt) werden die Kontaktlöcher mit Wolfram aufgefüllt und ein CMP-Schritt durchgeführt, um Wolf ram außerhalb der Kontaktlöcher von der Substratoberfläche zu entfernen.

Zur vollständigen Herstellung der integrierten Schaltung werden nachfolgend, mit einer Reihe an sich bekannter Schrit te, die Metallisierung sowie die Passivierung aufgebaut. Das erfindungsgemäße Verfahren besitzt den Vorteil, daß die Inte grationsdichte im zweiten Bereich des Halbleitersubstrats deutlich erhöht werden kann. Darüber hinaus können durch ei nen geringen Mehraufwand die Eigenschaften der Transistoren im ersten Bereich des Halbleitersubstrats deutlich verbessert werden (Silizierung, Dual-Workfunction-Gates). Daher ermög licht die vorliegende Erfindung beispielsweise die kostengün stige Herstellung von sogenannten "embedded DRAM-Produkten".

Die Fig. 9-12 zeigen ein Verfahren nach einem zwei ten Ausführungsbeispiel der vorliegenden Erfindung. Die er sten Schritte dieses Verfahren stimmen dabei mit denen in den Fig. 1 bis 4 gezeigten Schritten überein und sollen daher nicht mehr wiederholt werden.

Im Gegensatz zu dem ersten Ausführungsbeispiels der vor liegenden Erfindung wird nun jedoch eine relativ dicke Poly siliziumschicht abgeschieden. Mit Hilfe einer weiteren Photo technik wird die Polysiliziumschicht strukturiert. Dabei wird wiederum die Polysiliziumschicht aus dem ersten Bereich des Siliziumsubstrats vollständig entfernt. Der verbleibende Teil der Polysiliziumschicht bildet im zweiten Bereich des Silizi umsubstrat den vollständigen Kontakt 24. Die sich daraus er gebende Situation ist in Fig. 9 gezeigt.

Anschließend wird eine weitere Siliziumoxidschicht abge schieden. Durch eine weitere anisotrope Ätzung wird dieses Siliziumoxidschicht so strukturiert, daß ein weiterer Spacer 18 an den Seitenwänden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund des Kontakts 24 zu kei ner Abscheidung der Siliziumoxidschicht zwischen den Gatebah nen der Auswahltransistoren. Dementsprechend werden zwischen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziu moxid-Spacer 18 erzeugt. Der dadurch einsparte Fläche zwi schen den Gatebahnen 10 der Auswahltransistoren kann genutzt werden, um die Gatebahnen 10 entsprechend enger anzuordnen, wodurch die Integrationsdichte im Speicherzellenfeld erhöht wird.

Durch eine weitere Ätzung wird auch der verbleibende Teil der Siliziumnitridschicht 3 auf den Gatebahnen 19 in dem er sten Bereich 8 sowie teilweise im zweiten Bereich 9 des Sili ziumsubstrats entfernt. Dies ist möglich, weil die Silizium nitridschicht 3 im Vergleich zu herkömmlichen Verfahren eine sehr geringe Dicke aufweist. Durch die Entfernung der Silizi umnitridschicht 3 können die Gatebahnen 10 nun in gewünschter Art und Weise dotiert werden. Auch eine unterschiedliche Do tierung der verschiedenen Gatebahnen 10 ist auf einfache Art möglich ("Dual-Workfunction-Gates"). Auf diese Weise können sehr schnelle Logikschaltungen erzeugt werden. Die sich dar aus ergebende Situation ist in Fig. 10 gezeigt.

Anschließend wird ein silizidbildendes Metall, beispiels weise Tantal, Titan, Wolfram oder Cobalt, aufgeputtert. Durch eine Wärmebehandlung kommt auf den freiliegenden Siliziumge bieten, nämlich den Gatebahnen 10 sowie den freiliegenden Source/Draingebieten 11, zu einer Silizidreaktion während in den anderen Gebieten das silizidbildende Metall im wesentli chen unverändert erhalten bleibt und dadurch einfach wieder entfernt werden kann. Das Ergebnis sind selektive und selbst justierte Silizidschichten 19 auf den Gatebahnen 10 und den freiliegenden Source/Draingebieten 11 ("Salicide-Verfahren"). Durch die Silizidschichten 19 wird der Widerstand der Gate bahnen 10 deutlich herabgesetzt, was sich positiv auf die Leistungsfähigkeit der Logikschaltung sowie der Wortleitungen im Zellenfeld auswirkt. Weiterhin wird durch die Silizierung der Source/Draingebiete 11 der Kontaktwiderstand deutlich ge senkt, was sich ebenfalls positiv auf die Leistungsfähigkeit der Logikschaltung auswirkt.

Anschließend wird eine dünne Siliziumnitridschicht abge schieden, welche als Barriere dient. Aus Gründen der Über sichtlichkeit ist diese dünne Siliziumnitridschicht nicht ge zeigt. Es folgt die Abscheidung einer BPSG-Schicht 20, welche einer Wärmebehandlung unterzogen wird, damit die BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Anschließend wird die BPSG-Schicht 20 durch einen CMP Schritt planarisiert. Dabei wird der CMP-Schritt so durch geführt, daß der Kontakt 24 freigelegt wird. Es braucht somit nur die erste Metallisierungsschicht abgeschieden zu werden, um eine leitende Verbindung zu den Sour ce/Draingebieten der Auswahltransistoren im Speicherzellen feld herzustellen. Die sich daraus ergebende Situation ist in Fig. 11 gezeigt.

Mittels einer weiteren Phototechnik werden nun Kontaktlö cher 21 in der BPSG-Schicht 20 erzeugt. Diese Kontaktlöcher 21 führen sowohl zum Siliziumsubstrat der übrigen Transisto ren als auch zu den Gatebahnen 10. Nach Abscheidung eines so genannten Liners (nicht gezeigt) werden die Kontaktlöcher mit Wolfram aufgefüllt und ein CMP-Schritt durchgeführt, um Wolf ram außerhalb der Kontaktlöcher 21 von der Substratoberfläche zu entfernen. Die sich daraus ergebende Situation ist in Fig. 12 gezeigt.

Zur vollständigen Herstellung der integrierten Schaltung werden wiederum, mit einer Reihe an sich bekannter Schritte, die Metallisierung sowie die Passivierung aufgebaut. Auch dieses erfindungsgemäße Verfahren besitzt den Vorteil, daß die Integrationsdichte im zweiten Bereich des Halbleitersub strats deutlich erhöht werden kann. Darüber hinaus können durch einen geringen Mehraufwand die Eigenschaften der Tran sistoren im ersten Bereich des Halbleitersubstrats deutlich verbessert werden (Silizierung, Dual-Workfunction-Gates).

Die Fig. 13 bis 18 zeigen ein Verfahren nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung. Im Gegensatz zu dem ersten Ausführungsbeispiels der vorliegenden Erfindung dient nun jedoch die Polysiliziumschicht nicht als Landing Pad sondern als sogenannter Opferkontakt ("sacrifi cial contact").

Auf einem Siliziumsubstrat 1 wurde eine dünne Siliziu moxidschicht erzeugt. Dieses Siliziumoxidschicht, welche in der Fig. 13 nicht gezeigt ist, dient im weiteren Verlauf des Verfahrens als Gateoxid. Auf der Siliziumoxidschicht ist eine Polysiliziumschicht 2 angeordnet. Bei dieser Ausführungsform der vorliegenden Erfindung wurde die Polysiliziumschicht 2 als undotierte Polysiliziumschicht abgeschieden, welche nach folgend mit Hilfe einer Phototechnik dotiert wird. Über der Polysiliziumschicht 2 ist eine Siliziumnitridschicht 3 ange ordnet. Die Dicke der Siliziumnitridschicht 3 beträgt dabei etwa 50 nm.

Vor Erzeugung der Siliziumoxidschicht wurden in dem Sili ziumsubstrat eine n-Wanne 4 bzw. p-Wannen 5, 6 erzeugt. Die einzelnen Wannen sind durch Isolationen 7 voneinander ge trennt. Im vorliegenden Beispiel sind diese Isolationen 7 als sogenannte flache Grabenisolationen ("Shallow-Trench- Isolation) ausgebildet. Das Siliziumsubstrat ist wiederum in einen ersten und einen zweiten Bereich aufgeteilt.

Anschließend werden durch eine Phototechnik die Silizium nitridschicht 3 und die Polysiliziumschicht 2 zu Gatebahnen 10 strukturiert. Es folgt eine Reoxidation des Gateoxids, um mögliche Defekte, die bei der Ätzung der Siliziumnitrid schicht 3 und der Polysiliziumschicht 2 aufgetreten sind, zu beheben. Zur Erzeugung der sogenannten Source/Draingebiete 11 der n-Kanal Transistoren wird nun mit einer Phototechnik Phosphor in das Siliziumsubstrat implantiert. Nach dieser Im plantation wird eine weitere Siliziumnitridschicht abgeschie den und durch eine anisotrope Ätzung strukturiert. Durch die se Ätzung entstehen erste isolierende Abstandshalter, soge nannte "Spacer" 12, an den Seitenwänden der Gatebahnen 10. Nach Erzeugung der Spacer 12 wird Bor mit einer Phototechnik in das Siliziumsubstrat implantiert, so daß auch die p-Kanal Transistoren erzeugt werden können. Anschließend wird eine weitere Siliziumnitridschicht 13 abgeschieden. Die sich dar aus ergebende Situation ist in Fig. 14 gezeigt.

Anschließend wird eine weitere Polysiliziumschicht 16 ab geschieden. Bei dieser Polysiliziumschicht 16 handelt es sich um eine undotierte Polysiliziumschicht, welche später den Op ferkontakt bilden wird. Die sich daraus ergebende Situation ist in Fig. 15 gezeigt.

Mit Hilfe einer weiteren Phototechnik wird nun die Poly siliziumschicht 16 strukturiert. Dabei wird die Polysilizium schicht 16 aus dem ersten Bereich 8 des Siliziumsubstrats 1 vollständig entfernt. Der verbleibende Teil der Polysilizium schicht 16 bildet im zweiten Bereich 9 des Siliziumsubstrats den Opferkontakt 25. Die sich daraus ergebende Situation ist in Fig. 16 gezeigt.

Anschließend wird eine weitere Siliziumoxidschicht abge schieden. Durch eine weitere anisotrope Ätzung wird dieses Siliziumoxidschicht so strukturiert, daß ein weiterer Spacer 18 an den Seitenwänden der Gatebahnen 10 im ersten Bereich 8 des Siliziumsubstrats entsteht. Durch die Abfolge dieser Spacer 12 und 18 an den Seitenwänden der Gatebahnen 10 im er sten Bereich 8 des Siliziumsubstrats und geeignet gewählte Dotierstoffimplantationen können die Source/Draingebiete 11 der Transistoren im ersten Bereich 8 so eingestellt werden, daß Transistoren mit sehr kurzen Schaltzeiten hergestellt werden können. Dementsprechend können sehr leistungsfähige Logikschaltungen aufgebaut werden. In dem zweiten Bereich 9 des Siliziumsubstrats kommt es auf Grund Opferkontakts 25 zu keiner Abscheidung der Siliziumoxidschicht zwischen den Gate bahnen der Auswahltransistoren. Dementsprechend werden zwi schen den Gatebahnen 10 der Auswahltransistoren auch keine Siliziumoxid-Spacer 18 erzeugt. Der dadurch einsparte Fläche zwischen den Gatebahnen der Auswahltransistoren kann genutzt werden, um die Gatebahnen entsprechend enger anzuordnen, wo durch die Integrationsdichte im Speicherzellenfeld erhöht wird.

Durch eine weitere Ätzung wird auch der verbleibende Teil der Siliziumnitridschicht 3 auf den Gatebahnen 10 in dem er sten Bereich 8 des Siliziumsubstrats entfernt. Dies ist mög lich, weil die Siliziumnitridschicht 3 im Vergleich zu her kömmlichen Verfahren eine sehr geringe Dicke aufweist. Durch die Entfernung der Siliziumnitridschicht 3 können die Gate bahnen 10 nun in gewünschter Art und Weise dotiert werden. Anschließend wird ein silizidbildendes Metall, beispielsweise Tantal, Titan, Wolfram oder Cobalt, aufgeputtert. Durch eine Wärmebehandlung kommt auf den freiliegenden Siliziumgebieten, nämlich den Gatebahnen 10 im ersten Bereich 8 sowie den frei liegenden Source/Draingebieten 11, zu einer Silizidreaktion während in den anderen Gebieten das silizidbildende Metall im wesentlichen unverändert erhalten bleibt und dadurch einfach wieder entfernt werden kann. Das Ergebnis sind selektive und selbstjustierte Silizidschichten 19 auf den Gatebahnen 10 im ersten Bereich und den freiliegenden Source/Draingebieten 11 ("Salicide-Verfahren").

Es folgt die Abscheidung einer BPSG-Schicht 20, welche durch einen CMP Schritt planarisiert wird. Vor dem CMP Schritt wird eine Wärmebehandlung durchgeführt, damit die BPSG-Schicht 20 die Zwischenräume zwischen den Transistoren möglichst gut ausfüllen kann. Die sich daraus ergebende Si tuation ist in Fig. 17 gezeigt.

Mittels einer weiteren Phototechnik werden nun Kontaktlö cher 21 in der BPSG-Schicht 20 erzeugt. Diese Kontaktlöcher 21 führen sowohl zum Siliziumsubstrat als auch zu den Gate bahnen 10. In dem zweiten Bereich 9 des Siliziumsubstrats wird das Kontaktloch zu dem Opferkontakt 25 geführt. Mit ei ner trocken- oder naßchemischen Ätzung wird ein Teil des Op ferkontakts 25 und die noch verbliebene Siliziumnitridschicht 13 entfernt, so daß nun Raum für den eigentlichen Kontakt vorhanden ist. Diese Ätzung des Opferkontakts 25 kann mit ho her Selektivität gegenüber dem umliegenden Material durchge führt werden.

Es folgt wiederum Abscheidung eines sogenannten Liners (nicht gezeigt) und die Abscheidung einer Wolframschicht, die dazu dient, die Kontaktlöcher aufzufüllen. Mit einem weiteren CMP-Schritt wird das Wolfram, das sich außerhalb der Kontakt löcher befindet, von der Substratoberfläche entfernt. Die sich daraus ergebende Situation ist in Fig. 18 gezeigt.

Durch die Verwendung des Opferkontakts 25 kann gegenüber der ersten Ausführungsform eine Maskenebene einspart werden, weil die Siliziumnitridschicht 13 nicht durch eine Maske zwi schen Auswahltransistoren im zweiten Bereich 9 entfernt wer den muß.

Bezugszeichenliste

1

Siliziumsubstrat

2

Polysilizium

3

Siliziumnitridschicht

4

n-Wanne

5

p-Wanne

6

p-Wanne

7

Isolation

8

erster Bereich

9

zweiter Bereich

10

Gatebahn

11

Source/Draingebiete

12

Spacer

13

Siliziumnitridschicht

14

Öffnung

15

Lackmaske

16

Polysilizium

17

Landing Pad

18

Spacer

19

Silizidschicht

20

BPSG-Schicht

21

Kontaktlöcher

22

. . .

23

. . .

24

Kontakt

25

Opferkontakt

Claims

1. Verfahren zur Herstellung eines integrierten Halbleiter bauelements mit den Schritten:

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung der Kontakte zu vorbestimmten Sour ce/Draingebieten in dem zweiten Bereich des Halbleiter substrats Polysilizium verwendet wird.

3. Verfahren zur Herstellung eines integrierten Halbleiter bauelements mit den Schritten:

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zur Vorbereitung der Kontakte zu vorbestimmten Sour ce/Draingebieten in dem zweiten Bereich des Halbleiter substrats Landing Pads ausgebildet werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zur Bildung der Landing Pads Polysilizium verwendet wird.

6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zur Vorbereitung der Kontakte zu vorbestimmten Sour ce/Draingebieten in dem zweiten Bereich des Halbleiter substrats Opferkontakte ausgebildet werden.

7. Verfahren nach einem der voherstehenden Ansprüche, dadurch gekennzeichnet, daß die Abstandsstücke aus Siliziumoxid, Siliziumnitrid oder Oxynitrid gebildet werden.

8. Verfahren nach einem der voherstehenden Ansprüche, dadurch gekennzeichnet, daß die Gatebahnen gebildet werden, indem eine Polysili ziumschicht und eine Schutzschicht, insbesondere eine Siliziumnitrid-, Siliziumoxid- oder Oxynitridschicht, erzeugt und diese Schichten gemeinsam zu Gatebahnen strukturiert werden.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Schutzschicht mit einer Dicke erzeugt wird, so daß nach der Gatestrukturierung die Schutzschicht eine Dicke von kleiner als 100 nm aufweist.

10. Verfahren nach einem der voherstehenden Ansprüche, dadurch gekennzeichnet, daß in dem ersten Bereich des Halbleitersubstrats die Gatebahnen mit Dotierstoffen unterschiedlicher Leitfä higskeitstypen dotiert werden.

11. Verfahren nach einem der voherstehenden Ansprüche, dadurch gekennzeichnet, daß auf den Gatebahnen in dem ersten Bereich des Halb leitersubstrats Silizidschichten erzeugt werden.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß als Silizidschichten CoSi₂, TaSi₂, TiSi₂ oder WSi_X verwendet werden.

13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Silizidschichten durch ein Salicide-Verfahren erzeugt werden.

14. Halbleiterbauelement, dadurch gekennzeichnet, daß das Halbleiterbauelement mit einem Verfahren gemäß einem der vorherstehenden Ansprüche herstellbar ist.