DE19821640A1 - Leistungshalbleiterbauelement und Verfahren zu seiner Herstellung - Google Patents

Leistungshalbleiterbauelement und Verfahren zu seiner Herstellung

Info

Publication number
DE19821640A1
DE19821640A1 DE19821640A DE19821640A DE19821640A1 DE 19821640 A1 DE19821640 A1 DE 19821640A1 DE 19821640 A DE19821640 A DE 19821640A DE 19821640 A DE19821640 A DE 19821640A DE 19821640 A1 DE19821640 A1 DE 19821640A1
Authority
DE
Germany
Prior art keywords
layer
epitaxial layer
conductivity type
impurities
trough
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE19821640A
Other languages
English (en)
Inventor
Yong-Won Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Korea Semiconductor Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE19821640A1 publication Critical patent/DE19821640A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Description

Die Erfindung bezieht sich auf ein Leistungshalbleiterbauele­ ment nach dem Oberbegriff des Anspruchs 1 sowie auf ein Ver­ fahren zu seiner Herstellung.
Mit Leistungshalbleiterbauelementen läßt sich durch Variieren der Stromleitungszeiten ein jeweils gewünschtes Ausgangs­ signal erzielen, wobei verschiedene Typen gebräuchlich sind, wie Diode, Thyristor, Bipolarübergangstransistor (BJT), MOSFET, Bipolartransistor mit isolierter Gateelektrode (IGBT) und statischer Influenztransistor.
Damit ein Anwendungssystem mit Leistungshalbleiterbauelement unter Aufrechterhaltung seiner Effizienz und Zuverlässigkeit mit möglichst geringer Abmessung realisiert werden kann, sollte das Leistungshalbleiterbauelement Hochgeschwindig­ keits-Schaltfähigkeit besitzen. Unter den Leistungshalblei­ terbauelementen führt der IGBT einen Schaltvorgang durch Än­ dern der Polarität der an eine Gateelektrode angelegten Span­ nung aus, wobei er einerseits die Hochgeschwindigkeits-Schalt­ eigenschaften eines MOSFET und andererseits die erhöh­ ten Leistungseigenschaften eines BJT aufweist.
Fig. 1 veranschaulicht einen Entwurf eines herkömmlichen Lei­ stungshalbleiterbauelementes. Bezugszeichen 11 bezeichnet ei­ ne Maskenstruktur zur Erzeugung einer Gateelektrode, Bezugs­ zeichen 12 bezeichnet eine Maskenstruktur zur Bildung von p⁻-Mul­ denbereichen, und Bezugszeichen 13 bezeichnet in der Mas­ kenstruktur 12 gebildete Öffnungen. Die verschiedenen Teile der Maskenstruktur 12 zur Erzeugung der sich jeweils vertikal erstreckenden p⁻-Muldenbereiche sind, wie aus Fig. 1 zu er­ kennen, voneinander durch einen vorgegebenen Abstand iso­ liert.
Fig. 2 zeigt einen Querschnitt entlang der Linie 2-2' von Fig. 1 für einen IGBT, der unter Verwendung des Entwurfs von Fig. 1 hergestellt ist. In diesem IGBT ist eine beispielswei­ se mittels Phosphor stark dotierte n⁺-Pufferschicht 23 auf einem beispielsweise mittels Bor stark dotierten p⁺-Kollek­ torbereich 21 gebildet. Auf die n⁺-Pufferschicht 23 ist eine schwach dotierte n⁻-Epitaxieschicht 25 epitaktisch aufgewach­ sen. Auf der n⁻-Epitaxieschicht 25 sind Gates in Form einer Kombination einer jeweiligen Gateelektrode 29 und eines Gate­ oxidfilms 27 gebildet.
Unterhalb der Oberfläche der n⁻-Epitaxieschicht 25 sind p⁻-Mul­ denbereiche 31 und hochdotierte p⁺-Muldenbereiche 33 mit­ tels Ionenimplantation und thermischer Diffusion jeweils in einem Bereich zwischen den Seiten benachbarter Gateelektroden 29 gebildet. Dabei durchdringt der hochdotierte p⁺-Mul­ denbereich 33 den p⁻-Muldenbereich 31 und erstreckt sich in einen tieferen Teil der n⁻-Epitaxieschicht 25. Außerdem sind unter den Oberflächen der p⁻- und p⁺-Muldenbereiche 31 und 33 n⁺-Sourcebereiche 35 gebildet. Der p⁺-Muldenbereich 33, der den Widerstand des unteren Teils des n⁺-Sour­ cebereiches 35 zur Verhinderung eines Latch-up-Zustands verringert, wird beispielsweise durch Ionenimplantation von Bor und thermische Diffusion gebildet.
Der p⁺-Muldenbereich 33 zwischen je zwei n⁺-Sourcebereichen 35 sowie ein Teil des n⁺-Sourcebereiches 35 sind elektrisch mit einer Emitterelektrode 39 verbunden, und der p⁺-Kol­ lektorbereich 21 ist elektrisch mit einer Kollektorelek­ trode 40 verbunden. In Fig. 2 bezeichnet das Bezugszeichen 37 eine Isolationsschicht zur elektrischen Isolierung zwischen der Emitterelektrode 39 und der Gateelektrode 29.
In dem oben beschriebenen, herkömmlichen IGBT ist die Gate­ elektrode 29 auf den p⁻-Muldenbereichen 31 und der n⁻-Epi­ taxieschicht 25 zwischen den p⁻-Muldenbereichen 31 gebil­ det. Dementsprechend ergibt sich eine relativ hohe Kapazität Cgc zwischen der Gateelektrode 29 und der Kollektorelektrode 40, wie aus einem Ersatzschaltbild des IGBT in Fig. 3 er­ sichtlich, was die Schaltgeschwindigkeit des IGBT verringert.
Fig. 3 zeigt die internen Kapazitäten zwischen den Elektroden des IGBT, wobei sich die interne Kapazität in eine Eingangs­ kapazität, eine Ausgangskapazität und eine Rückwärtskapazität unterteilt. Die Eingangskapazität ist die Summe der Kapazität Cgc zwischen dem Gate und dem Kollektor und einer Kapazität Cge zwischen dem Gate und dem Emitter. Die Ausgangskapazität ist die Summe der Kapazität Cgc zwischen Gate und Kollektor und einer Kapazität Cec zwischen Kollektor und Emitter. Die Rückwärtskapazität entspricht der Kapazität Cgc zwischen Gate und Kollektor. Daraus folgt, daß die Kapazität Cgc zwischen Gate und Kollektor sowohl die Eingangs- wie auch die Aus­ gangskapazität beeinflußt. Es ist daher wünschenswert, die Kapazität Cgc möglichst gering zu halten, um so die Gesamtka­ pazität des IGBT zu verringern.
Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Leistungshalbleiterbauelementes der eingangs ge­ nannten Art mit einer hohen Schaltgeschwindigkeit sowie eines Herstellungsverfahrens hierfür zugrunde.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Leistungshalbleiterbaulementes mit den Merkmalen des Anspruchs 1 sowie eines Herstellungsverfahrens mit den Merk­ malen des Anspruchs 6. Bei dem Leistungshalbleiterbauelement nach Anspruch 1 und dem durch das Verfahren nach Anspruch 6 hergestellten Leistungshalbleiterbauelement ist die mit der Gateelektrode verknüpfte Kapazität durch Reduzierung der Ga­ teelektrodenfläche verringert, so daß sich die Schaltge­ schwindigkeit des Leistungshalbleiterbauelementes erhöhen läßt.
Vorteilhafte Weiterbildungen der Erfindung sind in den Un­ teransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläu­ terte Ausführungsbeispiel sind in den Zeichnungen darge­ stellt, in denen zeigen:
Fig. 1 eine Entwurfsansicht eines herkömmlichen Leistungs­ halbleiterbauelementes,
Fig. 2 ein Querschnitt eines Bipolartransistors mit isolier­ tem Gate (IGBT), der unter Verwendung des Entwurfs von Fig. 1 gefertigt ist, entlang der Linie 2-2' von Fig. 1,
Fig. 3 ein Ersatzschaltbild mit internen Kapazitäten zwi­ schen den Elektroden des IGBT von Fig. 2,
Fig. 4 eine Entwurfsansicht eines erfindungsgemäßen Lei­ stungshalbleiterbauelementes,
Fig. 5 einen Querschnitt eines unter Verwendung des Entwurfs von Fig. 4 gefertigten IGBT entlang der Linie 5-5' von Fig. 4 und
Fig. 6 bis 10 schematische Querschnittsansichten des Halblei­ terbauelementes von Fig. 5 in aufeinanderfolgenden Schritten eines Verfahrens zu seiner Herstellung.
In Fig. 4 bezeichnen das Bezugszeichen 41 eine Maskenstruktur zur Erzeugung von Gateelektroden, das Bezugszeichen 42 eine Maskenstruktur zur Bildung von p⁻-Muldenbereichen sowie die Bezugszeichen 43 und 44 erste und zweite, in den verschiede­ nen Teilen der Maskenstruktur 42 gebildete Öffnungen. Jeder Strukturteil in der Maske 42 zur Bildung der p⁻-Muldenbe­ reiche erstreckt sich vertikal, wobei die Strukturteile von­ einander um einen bestimmten Abstand isoliert sind. Die Mas­ kenstruktur 41 zur Bildung der Gateelektroden überlappt mit dem Randbereich jedes Maskenstrukturteils 42.
Die Maskenstruktur 41 zur Bildung der Gateelektroden ist von den ersten und zweiten Öffnungen 43 und 44 entlang der durch­ gezogenden Linien durchbrochen. Die ersten Öffnungen 43 lie­ gen an Stellen der Strukturteile in der Maske 42, haben je­ doch eine geringere Abmessung als die Strukturteile in der Maske 42. Die zweiten Öffnungen 44 sind zwischen den ersten Öffnungen 43 derart gebildet, daß sie eine jeweilige Ga­ teelektrode in zwei Elektrodenteile aufteilen und die aufge­ teilten Elektrodenteile voneinander isolieren.
Im Querschnitt von Fig. 5 bezeichnen das Bezugszeichen 50 ei­ ne Halbleiterschicht, das Bezugszeichen 51 einen p⁻-Kol­ lektorbereich, das Bezugszeichen 53 eine n⁻-Pufferschicht, das Bezugszeichen 55 eine n⁻-Epitaxieschicht, das Bezugszei­ chen 57 eine Gateoxidschicht, das Bezugszeichen 59 eine je­ weilige Gateelektrode, das Bezugszeichen 61 einen jeweiligen p⁻-Muldenbereich, das Bezugszeichen 65 einen jeweiligen p⁺-Mul­ denbereich, das Bezugszeichen 67 einen jeweiligen n⁺-Sour­ cebereich, das Bezugszeichen 69 eine Isolationsschicht, das Bezugszeichen 71 eine erste Elektrode und das Bezugszei­ chen 73 eine zweite Elektrode.
Bezugnehmend auf Fig. 5 ist die Epitaxieschicht 55 allgemein ausgedrückt von einem ersten Leitfähigkeitstyp, z. B. n-leitend, und epitaktisch auf der Halbleiterschicht 50 aufge­ wachsen. Außerdem sind auf der n⁻-Epitaxieschicht 55 Gates in Form einer Kombination von jeweiliger Gateelektrode 59 und Gateoxidfilm 57 gebildet.
Der Muldenbereich 61 von einem niedrig dotierten, zweiten Leitfähigkeitstyp, z. B. p-leitend, und der hochdotierte p⁺-Mul­ denbereich 65 sind unter der Oberfläche der n⁻-Epi­ taxieschicht 55 in Bereichen zwischen jeweils benachbarten Gateelektroden 59 gebildet. Der p⁺-Muldenbereich 65 durch­ dringt den p⁻-Muldenbereich 61 und erstreckt sich in einen tieferen Teil der n⁻-Epitaxieschicht 55. Der jeweilige n⁺-Sour­ cebereich 67 ist unter den Oberflächen von p⁻- und p⁺-Mul­ denbereich 61 und 65 gebildet.
Der p⁺-Muldenbereich 65, der den Widerstand des unteren Teils des n⁺-Sourcebereiches 67 zwecks Verhinderung eines Latch-up-Zu­ stands verringert, ist mittels Ionenimplantation und ther­ mischer Diffusion gebildet. Der p⁺-Muldenbereich 65 zwischen den n⁺-Sourcebereichen 67 sowie ein Teil des jeweiligen n⁺-Sour­ cebereiches 67 sind elektrisch mit der ersten Elektrode 71 verbunden. Genauer gesagt überlappt die Gateelektrode 59 mit einem Übergang zwischen dem n⁺-Sourcebereich 67 und dem p⁻-Muldenbereich 61 und einem Übergang zwischen dem p⁻-Mul­ denbereich 61 und der n⁻-Epitaxieschicht 55. Speziell ist dabei jede Gateelektrode 59 auf der n⁻-Epitaxieschicht 55 in zwei Teile aufteilt, wobei die unterteilten Elektrodenteile voneinander um einen gewissen Abstand separiert sind, so daß die Ausdehnung der Gateelektroden 59 verringert ist. Dement­ sprechend verringert sich die Kapazität C unter den Gateelek­ troden 59, was die Schaltgeschwindigkeit des Leistungshalb­ leiterbauelementes erhöht. Die Kapazität C wird dabei um so geringer, je größer der Abstand zwischen den Gateelektroden 59 wird.
Wenn unter Verwendung der Gateelektrode 59 in einer solchen Konfiguration ein Bipolartransistor mit isolierten Gate (IGBT) gebildet wird, besteht die Halbleiterschicht 50 aus einem beispielsweise mit Bor hochdotierten Kollektorbereich 51 und einer beispielsweise mit Phosphor hochdotierten Puf­ ferschicht 53, die auf dem Kollektorbereich 51 gebildet ist. Der Kollektorbereich 51 ist dabei elektrisch mit der zweiten Elektrode 73 verbunden.
In einem alternativen Ausführungsbeispiel kann eine solche Gatestruktur in einem MOSFET statt einem IGBT vorgesehen sein. In dieser Variante ist dann die Halbleiterschicht 50 in nicht näher gezeigter Weise von einem Drainbereich gebildet, der mit Störstellen des zweiten Leitfähigkeitstyps hoch do­ tiert ist.
Die Isolationsschicht 69 dient der elektrischen Isolierung der ersten Elektrode 71 von den Gateelektroden 59.
Nachfolgend wird anhand der Fig. 6 bis 10 auf die aufeinan­ derfolgenden Schritte eines Verfahrens zur Herstellung des Halbleiterbauelementes gemäß Fig. 5 eingegangen.
Bezugnehmend auf Fig. 6 werden in diesem Stadium nacheinander auf dem hoch beispielsweise mit Bor dotierten p⁺-Kollektor­ bereich 51 die hoch beispielsweise mit Phosphor dotierte n⁺-Puf­ ferschicht 53 und die n⁻-Eptaxieschicht 55 epitaktisch aufgewachsen. Nach Aufwachsen eines Oxidfilms auf der n⁻-Epi­ taxieschicht 55 wird auf dem Oxidfilm eine leitfähige Schicht gebildet, z. B. ein mit leitfähigen Störstellen do­ tierter Polysiliziumfilm. Mittels Fotolithographie wird eine Gateanordnung bestehend aus den Gateelektroden 59 und dem Ga­ teoxidfilm 57 erzeugt, und zwar durch Strukturieren des Poly­ siliziumfilms und des Oxidfilms unter Verwendung der zur Ga­ teelektrodenbildung dienenden Maskenstruktur 41 von Fig. 4. Hierbei werden zwischen den Gateelektroden 59 erste und zwei­ te Fenster 60a und 60b erzeugt, welche die n⁻-Epitaxieschicht 55 freilegen. Das erste Fenster 60a wird unter Verwendung der ersten Öffnung 43 in der Maskenstruktur 41 durch Ätzen des Polysiliziumfilms und des Oxidfilms erzeugt. In der durch die ersten Fenster 60a freigelegten n⁻-Epitaxieschicht 55 werden in einem anschließenden Prozeß p⁻-Muldenbereiche gebildet. Das zweite Fenster 60b wird unter Verwendung der zweiten Öff­ nungen 44 in der Maskenstruktur 41 von Fig. 4 mittels Ätzen des Polysiliziumfilms und des Oxidfilms erzeugt.
Wie oben angegeben, sind die Gateelektroden 59 durch Erzeugen des zweiten Fensters 60b voneinander separiert, um die Kapa­ zität C zwischen der jeweiligen Gateelektrode 59 und einer später zu bildenden, zweiten Elektrode mittels Reduzierung der Fläche der Gateelektroden 59 zu verringern. Die Kapazität C verringert sich mit steigendem Isolationsabstand zwischen den Gateelektroden 59.
Im Stadium von Fig. 7 werden auf der n⁻-Epitaxieschicht 55 mittels Implantation von beispielsweise Bor in niedriger Kon­ zentration in die ersten Fenster 60a unter Verwendung der Maskenstruktur 42 von Fig. 4 und anschließendem Diffundieren der implantierten Störstellen mittels einer thermischen Be­ handlung die p⁻-Muldenbereiche 61 gebildet.
Im Stadium von Fig. 8 wird eine p⁺-Störstellenschicht 62 in einer vorgegebenen Tiefe in dem jeweiligen p⁻-Muldenbereich 61 durch starkes Implantieren p-leitender Störstellen in das erste Fenster 60a gebildet. Danach wird eine Isolations­ schichtstruktur 63 durch Aufbringen eines Isolationsfilms, z. B. aus Siliziumnitrit, auf die p⁺-Störstellenschicht 62 und Strukturieren des Films gebildet, so daß an der entsprechen­ den Stelle für eine n⁺-Sourceschicht ein Fenster erzeugt wird. Dann wird durch starkes Implantieren n-leitender Stör­ stellenionen in die p⁻-Muldenbereiche 61 unter Verwendung der Isolationsfilmstruktur 63 als Maske eine n⁺-Sourceschicht 64 gebildet. Dabei wird die Implantationsenergie geeignet ge­ steuert, so daß die n⁺-Sourceschicht 64 zwischen der p⁺-Stör­ stellenschicht 62 und der Oberfläche der p⁺-Muldenberei­ che 61 liegt.
Im Stadium von Fig. 9 wird dann die Isolationsfilmstruktur 63 entfernt, und die resultierende Struktur wird thermisch be­ handelt. Dadurch diffundieren Störstellenionen in der n⁺-Sour­ ceschicht 64 und der p⁺-Störstellenschicht 62, so daß die n⁺-Sourcebereiche 67 und die p⁺-Muldenbereiche 65 gebildet werden.
Somit werden entsprechend den Unterschieden in der Konzentra­ tion und den Diffusionskoeffizienten der Störstellenionen zwischen den n⁺-Sourcebereichen 67 einerseits und der p⁺-Stör­ stellenschicht 62 andererseits die n⁺-Sourcebereiche 67 flach unterhalb der Oberfläche der p⁻-Muldenbereiche 61 ge­ bildet, während sich die p⁺-Muldenbereiche 65 durch die p⁻-Mul­ denbereiche 61 hindurch tief in die n⁻-Epitaxieschicht 55 erstrecken. Die jeweilige Gateelektrode 59 überlappt zugehö­ rige Teile des n⁺-Sourcebereichs 67, des p⁻-Muldenbereichs 61 und der n⁻-Epitaxieschicht 55, so daß sie den Übergang zwi­ schen p⁻-Muldenbereich 61 und n⁺-Sourcebereich 67 sowie den Übergang zwischen p⁻-Muldenbereich 61 und n⁻-Epitaxieschicht 55 bedeckt.
Im Stadium von Fig. 10 wird dann der Isolationsfilm 69 gebil­ det, indem ein Phosphorsilikatglas aufgebracht und die resul­ tierende Struktur zwecks Aufschmelzen des fließfähigen Oxids thermisch behandelt wird. Danach wird der Isolationsfilm 69 zur Erzeugung von Kontaktlöchern strukturiert, die jeweils einen Teil der n⁺-Sourcebereiche 67 und den p⁺-Muldenbereich 65 zwischen den n⁺-Sourcebereichen 67 freilegen.
Als nächstes wird auf der mit dem Kontaktloch versehenen Struktur ein leitfähiges Material, z. B. Aluminium, abgeschie­ den, wonach die resultierende Struktur zur Bildung der ersten Elektrode 71 strukturiert wird, welche die n⁺-Sourcebereiche 67 und die p⁺-Muldenbereiche 65 elektrisch kontaktiert. Die resultierende Struktur wird dann umgedreht, so daß der p⁺-Kol­ lektorbereich 51 oben liegt, und dann wird auf dem p⁺-Kol­ lektorbereich 51 ein leitfähiges Material abgeschieden, um die zweite Elektrode 73 zu bilden.
Das oben erläuterte Ausführungsbeispiel des erfindungsgemäßen Leistungshalbleiterbauelementes wurde allgemein im Hinblick auf einen IGBT beschrieben. In einer alternativen Ausfüh­ rungsform der Erfindung kann jedoch, wie oben erwähnt, analog auch ein MOSFET hergestellt werden. Ein solcher MOSFET weist dann einen nicht gezeigten Drainbereich unter der n⁻-Epi­ taxieschicht sowie eine nicht gezeigte Drainelektrode auf, die den Drainbereich elektrisch kontaktiert.

Claims (11)

1. Leistungshalbleiterbauelement mit
  • - einer Halbleiterschicht (50),
  • - einer auf der Halbleiterschicht gebildeten und schwach mit Störstellen eines ersten Leitfähigkeitstyps dotierten Epitaxieschicht (55),
  • - unter der Oberfläche der Epitaxieschicht gebildeten, schwach mit Störstellen eines zweiten Leitfähigkeitstyps do­ tierten Muldenbereichen (61),
  • - innerhalb der Muldenbereiche gebildeten, stark mit Stör­ stellen des ersten Leitfähigkeitstyps dotierten Sourceberei­ chen (67) und
  • - Gateelektroden (59), die unter Zwischenfügung eines Ga­ teoxidfilms (57) auf der Epitaxieschicht (55) gebildet sind und einen Übergang zwischen den Source- und den Muldenberei­ chen (67, 61) sowie einen Übergang zwischen dem Muldenbereich (61) und der Epitaxieschicht (55) überdecken, dadurch gekennzeichnet, daß
  • - die jeweilige Gateelektrode (59) im Gebiet über der n⁺-Epi­ taxieschicht (55) zwischen den Muldenbereichen (61) in voneinander beabstandete Elektrodenteile unterteilt ist.
2. Leistungshalbleiterbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, daß die Halbleiterschicht (50) aus ei­ nem stark mit Störstellen des zweiten Leitfähigkeitstyps do­ tierten Kollektorbereich (51) und einer auf dem Kollektorbe­ reich gebildeten, stark mit Störstellen des ersten Leitfähig­ keitstyps dotierten Pufferschicht (53) besteht.
3. Leistungshalbleiterbauelement nach Anspruch 1, weiter da­ durch gekennzeichnet, daß die Halbleiterschicht einen Drain­ bereich bildet, der stark mit Störstellen des zweiten Leitfä­ higkeitstyps dotiert ist.
4. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch
  • - eine isolierende Zwischenschicht (69), welche die Gate­ elektroden (59) und einen Teil der Epitaxieschicht (55) zwi­ schen den Muldenbereichen (61) bedeckt,
  • - eine erste Elektrode (71), die von den Gatelektroden durch die isolierende Zwischenschicht elektrisch isoliert ist und die Sourcebereiche 67 elektrisch mit den Muldenbereichen (61) verbindet, und
  • - eine zweite Elektrode (73), welche die Halbleiterschicht (50) elektrisch kontaktiert.
5. Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis 4, weiter gekennzeichnet durch einen Störstellenbereich (65), der sich vom Muldenbereich (61) bis in die Epitaxie­ schicht (55) hinunter erstreckt und stark mit Störstellen des zweiten Leitfähigkeitstyps dotiert ist, um einen Latch-up-Zu­ stand zu verhindern.
6. Verfahren zur Herstellung eines Halbleiterbauelementes mit folgenden Schritten:
  • a) Bilden einer Epitaxieschicht (55) auf einer Halbleiter­ schicht (50) unter schwachem Dotieren mit Störstellen eines ersten Leitfähigkeitstyps,
  • b) Bilden einer Mehrzahl von voneinander beabstandeten Ga­ teelektrodenteilen (59) mit zugehörigem Gateoxidfilm auf der Epitaxieschicht,
  • c) schwaches Dotieren mit Störstellen des zweiten Leitfähig­ keitstyps in die Epitaxieschicht zwischen den Gateelektroden­ teilen zur Bildung von Muldenbereichen (61) und
  • d) starkes Dotieren mit Störstellen des ersten Leitfähig­ keitstyps in die Muldenbereiche zur Bildung von Sourceberei­ chen (67), die voneinander separiert sind und jeweils teil­ weise einem der Gateelektrodenteile gegenüberliegen.
7. Verfahren nach Anspruch 6, wobei der Schritt b folgende Teilschritte beinhaltet:
  • - Bilden eines Gateoxidfilms (57) auf der Epitaxieschicht (55),
  • - Bilden einer leitfähigen Schicht auf dem Gateoxidfilm und
  • - Strukturieren der leitfähigen Schicht und des Gateoxid­ films zur Bildung der mehreren, voneinander beabstandeten Ga­ teelektrodenteile (59), von denen jeder über einem Übergang zwischen Sourcebereich (67) und Muldenbereich (61) sowie ei­ nem Übergang zwischen Muldenbereich (61) und Epitaxieschicht (55) liegt.
8. Verfahren nach Anspruch 6 oder 7, bei dem des weiteren die Halbleiterschicht (50) durch einen stark mit Störstellen des zweiten Leitfähigkeitstyps dotierten Kollektorbereich (51) und eine auf diesem gebildete, stark mit Störstellen des ersten Leitfähigkeitstyps dotierte Pufferschicht (53) gebil­ det wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, bei dem des weiteren die Halbleiterschicht einen stark mit Störstellen des zweiten Leitfähigkeitstyps dotierten Drainbereich bildet.
10. Verfahren nach einem der Ansprüche 6 bis 9, bei dem des weiteren der Schritt d folgende Teilschritte beinhaltet:
  • - Bilden einer isolierenden Zwischenschicht (69), welche die Gateelektrodenteile (59) und die Epitaxieschicht (55) zwischen den Muldenbereichen (61) bedeckt,
  • - Bilden einer ersten Elektrode (71), die von den Gateelek­ trodenteilen (59) durch die isolierende Zwischenschicht elek­ trisch isoliert ist und die Sourcebereiche (67) elektrisch mit den Muldenbereichen (61) verbindet und
  • - Bilden einer zweiten Elektrode (73), welche die Halblei­ terschicht (50) elektrisch kontaktiert.
11. Verfahren nach einem der Ansprüche 6 bis 10, bei dem des weiteren nach dem Schritt c ein Schritt zur Bildung eines Störstellenbereichs (65) zur Verhinderung eines Latch-up-Zu­ stands vorgesehen ist, wobei sich der Störstellenbereich vom Muldenbereich (61) hinunter in die Epitaxieschicht (55) erstreckt und stark mit Störstellen des zweiten Leitfähig­ keitstyps dotiert ist.
DE19821640A 1997-12-22 1998-05-14 Leistungshalbleiterbauelement und Verfahren zu seiner Herstellung Ceased DE19821640A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970072027A KR100287194B1 (ko) 1997-12-22 1997-12-22 전력용반도체소자

Publications (1)

Publication Number Publication Date
DE19821640A1 true DE19821640A1 (de) 1999-06-24

Family

ID=19528185

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19821640A Ceased DE19821640A1 (de) 1997-12-22 1998-05-14 Leistungshalbleiterbauelement und Verfahren zu seiner Herstellung

Country Status (3)

Country Link
JP (1) JPH11191621A (de)
KR (1) KR100287194B1 (de)
DE (1) DE19821640A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19945639A1 (de) * 1999-09-23 2001-04-05 Abb Semiconductors Ag Bipolartransistor mit isolierter Gateelektrode (IGBT)
DE19905421B4 (de) * 1999-02-10 2005-07-28 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit reduzierter Millerkapazität

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5025935B2 (ja) * 2005-09-29 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型電界効果トランジスタの製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19905421B4 (de) * 1999-02-10 2005-07-28 Semikron Elektronik Gmbh Leistungshalbleiterbauelement mit reduzierter Millerkapazität
DE19945639A1 (de) * 1999-09-23 2001-04-05 Abb Semiconductors Ag Bipolartransistor mit isolierter Gateelektrode (IGBT)

Also Published As

Publication number Publication date
KR100287194B1 (ko) 2001-07-12
KR19990052536A (ko) 1999-07-15
JPH11191621A (ja) 1999-07-13

Similar Documents

Publication Publication Date Title
DE3823270C2 (de) Transistor, insbesondere Isoliergate-Bipolartransistor, und Verfahren zu seiner Herstellung
DE2214935C2 (de) Integrierte MOS-Schaltung
DE69535441T2 (de) Verfahren zur herstellung eines mos gesteuerten bauelements mit reduzierter maskenzahl
DE4011276C2 (de) Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung
DE1789206C3 (de) Feldeffekt-Transistor
DE4445345C2 (de) Verfahren zur Herstellung eines Bipolartransistors
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE19638438A1 (de) Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement
DE19649686A1 (de) Struktur und Herstellungsverfahren eines Hochspannungs-Metalloxid-Silizium-Feldeffekttransistors (MOSFET)
DE112006000522T5 (de) Halbleiterbauelement und Verfahren zu dessen Herstellung
DE2455730B2 (de) Feldeffekt-Transistor
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE2655400A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE19720215B4 (de) Verfahren zum Herstellen von Halbleiterbauteilen mit einem Graben-Gate mittels Seitenwandimplantation
DE102018203693A1 (de) Halbleitervorrichtung
DE4112905A1 (de) Leitfaehigkeitsmodulations-mosfet und verfahren zu seiner herstellung
DE3051063C2 (de)
DE3022565A1 (de) Halbleiteranordnung
DE112021002169T5 (de) Halbleitervorrichtung
DE4240205C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, insb. eines Bipolartransistors
DE2059072A1 (de) Halbleiter-Einrichtung
DE19750221A1 (de) Halbleiterbauteil mit MOS-Gatesteuerung sowie Verfahren zu seiner Herstellung
DE4445346C2 (de) Verfahren zur Herstellung eines Heteroübergang-Bipolartransistors
DE3030862A1 (de) Halbleitervorrichtung mit einer mehrschichtigen isolationsstruktur

Legal Events

Date Code Title Description
8127 New person/name/address of the applicant

Owner name: FAIRCHILD KOREA SEMICONDUCTOR LTD.,, PUCHON, KYONO

8128 New person/name/address of the agent

Representative=s name: PATENTANWAELTE RUFF, WILHELM, BEIER, DAUSTER & PAR

8110 Request for examination paragraph 44
8131 Rejection