DE19818976A1 - Phasenerfassungsvorrichtung und Phasenerfassungsverfahren - Google Patents
Phasenerfassungsvorrichtung und PhasenerfassungsverfahrenInfo
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Description
Phasendetektoren sind eine wesentliche Komponente von Pha
senregelschleifen (PLLs; PLL = Phase-Lock-Loops), die in
einer Vielfalt von Kommunikationssystemen verwendet werden.
Phasendetektortyp verwendet ein Paar von Flip-Flops, die
jeweils ein Eingangssignal empfangen und jeweils ein Aus
gangssignal erzeugen. Der Phasendetektor beruht auf der
Gleichtaktunterdrückung einer Schaltungsanordnung innerhalb
der PLL, um einen Differenzausgangspuls aus den zwei Aus
gangssignalen zu entnehmen. Der Differenzausgangspuls weist
eine Pulsbreite gleich der Zeitverzögerung zwischen den Ein
gangssignalen auf, die die Phasendifferenz zwischen den Ein
gangssignalen anzeigt. Eine hohe Leistung des Kommunika
tionssystems hängt von einer hohen Gleichtaktunterdrückung
der Schaltungsanordnung in der PLL ab, was über eine breite
Signalbandbreite schwer beizubehalten ist. Dieser Phasen
detektortyp ist ferner gegenüber Störsignalen von Leistungs
versorgungen und anderen Quellen anfällig, die unerwünschte
Differenzmodusstörsignale an den Ausgängen der Flip-Flops
erzeugen. Die Schaltungsanordnung, die mit den Flip-Flops
gekoppelt ist, spricht auf die Differenzmodussignale an, um
die Differenzausgangspulse zu entnehmen, die Schaltungsan
ordnung spricht jedoch ferner auf die nicht erwünschten
Differenzmodusstörsignale an, was die Leistung des Kommuni
kationssystems verschlechtert, bei dem dieser Phasendetek
tortyp verwendet wird. Zusätzlich erzeugen Fehlanpassungen
bei den Ausbreitungsverzögerungen durch die Flip-Flops fer
ner Differenzmodusstörsignale, die weiter die Systemleistung
verschlechtern.
Die Aufgabe der vorliegenden Erfindung besteht darin, einen
verbesserten Phasendetektor zu schaffen, der gegenüber Stör
signalen weniger anfällig ist.
Diese Aufgabe wird durch einen Phasendetektor gemäß Anspruch
1 und einen Phasendetektor gemäß Anspruch 9 gelöst.
Gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden
Erfindung umfaßt ein Phasendetektor ein Paar von Flip-Flops
und einen logischen Block, um Störsignale von dem Ausgangs
signal des Phasendetektors zu trennen. Jedes der Flip-Flops
empfängt eines der Eingangssignale, die an den Phasendetek
tor angelegt sind. Der logische Block empfängt beide Ein
gangssignale, und derselbe erzeugt ansprechend auf die Zeit
verzögerung zwischen den entsprechenden Amplitudenübergän
gen, wie z. B. steigende Flanken, von jedem der Eingangs
signale, ein Ausgangssignal. Die Flip-Flops zeichnen auf,
welches der zwei Eingangssignale bezüglich der Phase vor
eilt, und dieselben lenken das Ausgangssignal zu einem oder
anderen der zwei Ausgangsanschlüsse des Phasendetektors.
Wenn das Ausgangssignal an einem der Ausgangsanschlüsse vor
handen ist, ist kein Ausgangssignal an dem anderen Ausgangs
anschluß vorhanden. Als ein Resultat beruht die Leistung des
Systems, bei dem der Phasendetektor verwendet wird, nicht
auf der Gleichtaktunterdrückung der Schaltungsanordnung, die
mit den Ausgangsanschlüssen des Phasendetektors gekoppelt
ist.
Ein Paar von Toren, die jeweils mit einem der Ausgangsan
schlüsse und einem der Flip-Flops gekoppelt sind, lenkt das
Ausgangssignal zu dem geeigneten Ausgangsanschluß. Der
logische Block ist mit beiden Toren gekoppelt. Das Flip-
Flop, das das Eingangssignal empfängt, das in der Phase vor
eilt, erzeugt ein Freigabesignal, das an das Tor angelegt
ist, mit dem das Flip-Flop gekoppelt ist, was es ermöglicht,
daß das Ausgangssignal von dem logischen Block zu dem Aus
gangsanschluß durchläuft, der mit diesem Tor gekoppelt ist.
Der logische Block verzögert das Ausgangssignal, derart, daß
das ordnungsgemäße Tor freigegeben ist bevor das Ausgangs
signal die Tore erreicht. Das freigegebene Tor ändert an
sprechend auf das später ankommende Ausgangssignal seinen
Ausgangszustand, was bewirkt, daß Störsignale von den Flip-
Flops an den Ausgangsanschlüssen des Phasendetektors unter
drückt werden, was die Leistung des Systems verbessert, bei
der Phasendetektor verwendet wird.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung
werden nachfolgend unter Bezugnahme auf die beigefügten
Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen bekannten Phasendetektor;
Fig. 2 ein Taktdiagramm für den bekannten Phasendetektor;
Fig. 3 einen Phasendetektor, der gemäß dem bevorzugten
Ausführungsbeispiel der vorliegenden Erfindung auf
gebaut ist; und
Fig. 4 ein Taktdiagramm für den Phasendetektor von Fig. 3.
Fig. 1 zeigt einen bekannten Phasendetektor 10, der ein Paar
D-Flip-Flops 12a, 12b und ein NAND-Tor 14 umfaßt, das
verwendet wird, um die Flip-Flops neu einzustellen. Jedes
der Flip-Flops empfängt ein Eingangssignal 11a, 11b. Die
steigende Flanke des Eingangssignals, das bezüglich der Pha
se voreilt, z. B. das Eingangssignal 11a, stellt den Q-Aus
gang 13a des entsprechenden Flip-Flops 12a auf den hohen Zu
stand ein. Die steigende Flanke des Eingangssignals, das be
züglich der Phase nacheilt, z. B. das Eingangssignal 11b,
stellt dann den Q-Ausgang 13b des zweiten Flip-Flops 12b auf
hohen Zustand ein. Sobald der Q-Ausgang 13b des zweiten
Flip-Flops 12b zu dem hohen Zustand übergeht, löscht der
Ausgang des NAND-Tors 14 beide Flip-Flops 12a, 12b, wodurch
die Q-Ausgänge beider Flip-Flops in den niedrigen Zustand
getrieben werden.
Fig. 2 zeigt ein Taktdiagramm, das die Signalformen der Ein
gangssignale 11a, 11b, die an den Phasendetektor 10 angelegt
sind, und die Signalformen der resultierenden Q-Ausgänge
13a, 13b umfaßt. Die Zeitverzögerung T zwischen der stei
genden Flanke 15a des voreilenden Eingangssignals 11a und
der steigenden Flanke 15b des nacheilenden Eingangssignals
11b resultiert aus der Phasendifferenz zwischen den Ein
gangssignalen. Beispielsweise erzeugt das Flip-Flop, wenn
das Flip-Flop 12b das Eingangssignal 11b empfängt, das in
der Phase nacheilt, einen Neueinstellpuls 17b an dem Q-Aus
gang 13b desselben, sobald die Flip-Flops 12a, 12b durch den
Ausgang des NAND-Tors 14 gelöscht sind. Das Differenzaus
gangssignal 18 von dem Phasendetektor 10 ist die Differenz
zwischen dem Q-Ausgang 13a des Flip-Flops 12a und dem Q-Aus
gang 13b des Flip-Flops 12b, was ein Ausgangspuls 17a mit
einer Pulsbreite T ist, die gleich der Zeitverzögerung T
zwischen der steigenden Flanke 15a des voreilenden Eingangs
signals 11a und der steigenden Flanke 15b des nacheilenden
Eingangssignals 11b ist. Es ist diese Pulsbreite T, die der
Phasendifferenz zwischen dem voreilenden Eingangssignal 11a
und dem nacheilenden Eingangssignal 11b entspricht. Aufgrund
der Differenzen der inneren Verzögerungen zwischen dem
Löscheingang LÖSCHEN und den Q-Ausgängen 13a, 13b innerhalb
jedes der Flip-Flops 12a, 12b, tritt jedoch die fallende
Flanke 19a des Q-Ausgangs 13a nicht immer zur gleichen Zeit
wie die fallende Flanke 19b des Q-Ausgangs 13b auf. Obwohl
beide Flip-Flops 12a, 12b durch den Ausgang des NAND-Tors 14
zur gleichen Zeit gelöscht werden, bewirkt die Differenz
bezüglich der inneren Verzögerungen und die Modulation der
Schaltschwellen, die durch die Störsignale auf der Lei
stungsversorgung +V bewirkt wird, daß die fallenden Flanken
19a, 19b der Q-Ausgänge 13a, 13b bezüglich der Zeit durch
eine Zeitdauer ΔT versetzt werden. Die nicht-zusammenfallen
den Flanken 19a, 19b erzeugen zusätzlich zu dem Ausgangspuls
17a des Ausgangssignals 18 ein Differenzmodusstörimpuls
signal 9.
Die Q-Ausgänge 13a, 13b von den Flip-Flops 12a, 12b sind
ebenso gegenüber ungewollten Störsignalen von den Leistungs
versorgungen und anderen Quellen anfällig. Beispielsweise
werden Störsignale, die an dem Flip-Flop 12b vorhanden sind,
durch den Neueinstellpuls 17b abgetastet, während Störsigna
le, die mit dem anderen Flip-Flop 12a gekoppelt sind, durch
anderen Q-Ausgang 13a abgetastet werden, was zu Dif
ferenzmodusstörsignalen zwischen den Ausgängen der Flip-
Flops 12a, 12b führt. Die Schaltungsanordnung (nicht ge
zeigt), die mit dem Phasendetektor in einer PLL oder einem
Kommunikationssystem gekoppelt ist, die das Differenzaus
gangssignal empfängt, spricht nicht nur auf den gewünschten
Ausgangspuls 17a, der die Phasendifferenz zwischen den ange
legten Eingangssignalen 11a, 11b anzeigt, sondern ferner auf
die Differenzmodusstörsignale an, wodurch die Leistung des
Systems verschlechtert wird, bei dem der Phasendetektor 10
verwendet wird. Das Störimpulssignal 9 erzeugt ferner unge
wollte Störsignale, die die Leistung der Phasenregelschlei
fen oder anderer Kommunikationssysteme verringern können,
bei denen der Phasendetektor 10 verwendet wird.
Fig. 3 zeigt einen Phasendetektor 20, der gemäß dem bevor
zugten Ausführungsbeispiel der vorliegenden Erfindung aufge
baut ist. Der Phasendetektor 20 weist einen Voreil/Nacheil-
Anzeiger 29 auf, der ein Paar von Flip-Flops 22a, 22b um
faßt, die verwendet werden, um aufzuzeichnen, welches Ein
gangssignal der zwei Eingangssignale 21a, 21b bezüglich der
Phase relativ zu dem anderen Eingangssignal voreilt. Ein lo
gischer Block 26 liefert ein Signal 31, das die Dauer der
Zeitverzögerung τ zwischen entsprechenden Amplitudenübergän
gen, wie z. B. steigende Flanken, von jedem der Eingangs
signale 21a, 21b anzeigt. Diese Zeitverzögerung τ entspricht
Betrag der Phasendifferenz zwischen den angelegten Ein
gangssignalen 21a, 21b. Der Q-Ausgang jedes der Flip-Flops
22a, 22b ist an ein entsprechendes eines Paars von Ausgangs
toren 28a, 28b angelegt, und das Signal 31 von dem logischen
Block 26 ist an beide Ausgangstore 28a, 28b angelegt. Die
Q-Ausgänge lenken das Signal 31 zu einem entsprechenden der
Ausgangstore 28a, 28b, das seinerseits das Signal 31 weiter
leitet, um ein Ausgangssignal 25, 27 an einem der Ausgangs
anschlüsse 36a, 36b zu bilden.
Jedes der Flip-Flops 22a, 22b in dem Phasendetektor 20 emp
fängt eines der zwei Eingangssignale 21a, 21b. Der logische
Block 26 empfängt beide Eingangssignale 21a, 21b. Wenn das
Eingangssignal 21a bezüglich der Phase relativ zu dem Ein
gangssignal 21b voreilt, stellt die steigende Flanke des
Eingangssignals 21a den Q-Ausgang 23a des Flip-Flops 22a, an
das dasselbe angelegt ist, auf den hohen Zustand ein. Dieser
Q-Ausgang 23a des Flip-Flops 22a wird dann mit einem ersten
Eingang des Ausgangstors 28a gekoppelt. Der logische Block
26 spricht ferner auf die steigende Flanke des Eingangssi
gnals 21a an, um das Signal 31 zu erzeugen, das an einen
zweiten Eingang jedes der Ausgangstore 28a, 28b angelegt
sind. Die Ausbreitung durch den logischen Block 26 braucht
jedoch länger als die Ausbreitung durch jedes der Flip-
Flops. Aufgrund der längeren Ausbreitungsverzögerung durch
logischen Block 26 wechselt der Q-Ausgang 23a des Flip-
Flops 22a den Zustand bevor das Signal 31 des logischen
Blocks 26 seinen Zustand ändert. Sobald der Ausgang 23a des
Flip-Flops 22a sich in einem hohen Zustand befindet, geht
das Ausgangstor 28a solange nicht in den hohen Zustand, bis
das Signal 31 von dem logischen Block 26 in den hohen Zu
stand übergeht. Folglich wird, wenn das Eingangssignal 21a
bezüglich der Phase voreilt, das Ausgangstor 28a durch den
Q-Ausgang 23a des Flip-Flops 22a freigegeben. Das Takten der
Übergänge von dem niedrigen Zustand zu dem hohen Zustand des
Ausgangssignals 25 an dem Ausgangsanschluß 36a des Ausgangs
tors 28a wird jedoch durch das Signal 31 des logischen
Blocks 26 bestimmt. Ähnlich wird, wenn das Eingangssignal
21b bezüglich der Phase voreilt, das Ausgangstor 28b durch
Q-Ausgang 23b des Flip-Flops 22b freigegeben. Das Takten
der Übergänge von dem niedrigen Zustand zu dem hohen Zustand
des Ausgangssignals an dem Ausgangsanschluß 36b des Aus
gangstors 28b wird jedoch durch das Signal 31 des logischen
Blocks 26 bestimmt.
Das Signal 31 des logischen Blocks 26 verbleibt in dem hohen
Zustand bis sich die steigende Flanke des Eingangssignals
21b durch den logischen Block 26 ausbreitet, und das Signal
31 des logischen Blocks 26 in den niedrigen Zustand treibt.
Sobald das Signal 31 von dem logischen Block 26 sich in dem
niedrigen Zustand befindet, geht das Ausgangssignal 25 in
niedrigen Zustand über. Sobald das Eingangssignal 21b
Q-Ausgang 23b des Flip-Flops 22b auf den hohen Zustand
einstellt, löscht das Neueinstelltor 24 die zwei Flip-Flops
22a, 22b, was die Q-Ausgänge 23a, 23b der Flip-Flops in den
niedrigen Zustand treibt.
Bei diesem Beispiel umfaßt der logische Block 26 ein Paar
ODER-Toren 32a, 32b, die mit einem EXKLUSIV-ODER-Tor 34
(XOR-Tor) gekoppelt sind. Der Q-Ausgang 23a des Flip-Flops
22a ist mit dem ODER-Tor 32a in dem logischen Block 26 ge
koppelt. Der Q-Ausgang 23b des Flip-Flops 22b ist mit dem
ODER-Tor 32b in dem logischen Block 26 gekoppelt. Der Q-Aus
gang 23a des Flip-Flops 22a, der das Eingangssignal emp
fängt, das bezüglich der Phase voreilt (z. B. das Eingangs
signal 21a) hält einen Eingang zu dem XOR-Tor 34 in dem ho
hen Zustand. Folglich befindet sich das Signal 31 an dem
Ausgang des XOR-Tors 34 in dem hohen Zustand, was den hohen
Zustand auf dem Ausgangssignal 25 an dem Ausgangsanschluß
36a erzeugt, bis die fallende Flanke des Eingangssignals
21b, das bezüglich der Phase nacheilt, vorhanden ist. Diese
fallende Flanke stellt den Q-Ausgang 23b des Flip-Flops 22b
auf den hohen Zustand ein, und wenn sich die Flanke durch
ODER-XOR-Weg in dem logischen Block 26 ausbreitet, wird
das Signal 31 an dem Ausgang des XOR-Tors 34 in den niedri
gen Zustand getrieben, was seinerseits das Ausgangssignal 25
dem Ausgangsanschluß 36a in den niedrigen Zustand treibt.
Fig. 4 zeigt ein Taktdiagramm für den Phasendetektor 20. Bei
diesem Beispiel eilt das Eingangssignal 21a bezüglich der
Phase relativ zu dem Eingangssignal 21b voraus, und das Aus
gangssignal 25 an dem Ausgangsanschluß 36a des Phasendetek
tors 20 weist eine Pulsbreite τ auf, die gleich der Dauer
der Zeitverzögerung τ zwischen entsprechenden Amplituden
übergängen der Eingangssignale ist, wie z. B. einer steigen
den Flanke 25a des Eingangssignals 21a und einer steigenden
Flanke 25b des Eingangssignals 21b. Wenn das Eingangssignal
21a bezüglich der Phase voreilt, verbleibt das Ausgangs
signal 27 an dem Anschluß 36b des Phasendetektors 20 in dem
niedrigen Zustand. Ähnlich verbleibt das Ausgangssignal an
Anschluß 36a des Phasendetektors 20 in dem niedrigen
Zustand, wenn das Eingangssignal 21b bezüglich der Phase
voreilt (nicht gezeigt), während das Ausgangssignal an dem
Anschluß 36b eine Pulsbreite aufweist, die gleich der Zeit
verzögerung τ zwischen den entsprechenden Amplitudenüber
gängen der Eingangssignale 21a, 21b ist. Da eines der Aus
gangssignale an den Ausgangsanschlüssen 36a, 36b in dem
niedrigen Zustand verbleibt, während sich das andere in dem
hohen Zustand befindet, sind keine Gleichtaktsignale zwi
schen den Ausgangsanschlüssen 36a, 36b vorhanden. Die Ab
wesenheit von Gleichtaktsignalen reduziert ihrerseits die
Abhängigkeit der Systemleistung von der Gleichtaktunter
drückung der Schaltungsanordnung (nicht gezeigt), die mit
Ausgangsanschlüssen 36a, 36b des Phasendetektors 20
verbunden ist. Typischerweise spricht die Schaltungsanord
nung in einer PLL oder bei einem Kommunikationssystem, das
mit dem Phasendetektor 20 gekoppelt ist, auf Differenzmodus
signale zwischen den Ausgangsanschlüssen 36a, 36b an.
Da die Flip-Flops 22a, 22b das Signal 31 von dem logischen
Block 26 zu einem des Paars von Ausgangstoren 28a, 28b len
ken oder richten, bevor das Signal 31 von dem logischen
Block 26 zwischen dem niedrigen und dem hohen Zustand über
geht, wird ein Pufferintervall Δτ zwischen dem Zeitpunkt, zu
die Zustandsübergänge der Q-Ausgänge 23a, 23b der Flip-
Flops 22a, 22b auftreten, und dem Zeitpunkt, zu dem der Zu
standsübergang an dem einen der Ausgangsanschlüsse 36a, 36b
des Phasendetektors 20 auftritt, gebildet. Dieses Puffer
intervall Δτ trennt den Differenzausgang zwischen dem Aus
gangsanschluß 36a und dem Ausgangsanschluß 36b von den Q-
Ausgängen 23a, 23b der Flip-Flops 22a, 22b. Folglich sind
Störsignale und Jitter, die in das Takten der Amplituden
übergänge der Q-Ausgänge 23a, 23b durch Leistungsversorgun
gen oder andere Quellen eingeführt werden, nicht auf dem
Differenzausgang zwischen den Ausgangsanschlüssen 36a, 36b
des Phasendetektors 20 vorhanden. Diese Trennung liefert die
Immunität gegenüber Störsignalen an den Ausgängen 36a, 36b
der Ausgangstore 28a, 28b und dieselbe ist besonders vor
teilhaft, wenn der Phasendetektor in Bruchteil-N-Typ-Phasen
regelschleifen verwendet wird, die inhärent rauschig sind
und die hochpegelige Störsignale an den Leistungsversorgun
gen der PLL erzeugen. Das Pufferintervall Δτ reduziert fer
ner den Effekt von Fehlanpassungen in den inneren Verzöge
rungen zwischen den LÖSCH-Eingängen der Flip-Flops 22a, 22b
und den entsprechenden Q-Ausgängen 23a, 23b, wodurch der
Pegel von Störsignalen an den Ausgangsanschlüssen 36a, 36b
des Phasendetektors 20 reduziert wird.
D-Flip-Flops sind bei dem bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung gezeigt. Alternativ ist der Vor
eil/Nacheil-Anzeiger 29 unter Verwendung von anderen Latch
typen anstelle von D-Flip-Flops implementiert, um die Ein
gangssignale zu empfangen und um anzuzeigen, welches der
Eingangssignale bezüglich der Phase relativ zu dem anderen
der Eingangssignale voreilt oder nacheilt. Der Voreil/Nach
eil-Anzeiger 29 empfängt die Eingangssignale 21a, 21b, und
derselbe liefert ein Paar von Ausgangssignalen, wie es bei
bevorzugten Ausführungsbeispiel der vorliegenden Erfin
dung gezeigt ist, oder alternativ liefert der Voreil/Nach
eil-Anzeiger ein einzelnes Ausgangssignal, das einen ersten
Ausgangszustand, wie z. B. den hohen Zustand, aufweist, wenn
das erste Eingangssignal 21a bezüglich der Phase relativ zu
zweiten Eingangssignal 21b voreilt, und einen zweiten
Ausgangszustand, wie z. B. einen niedrigen Zustand, auf
weist, wenn das erste Eingangssignal 21a bezüglich der Phase
relativ zu dem zweiten Eingangssignal 21b nacheilt. Der Vor
eil/Nacheil-Anzeiger 29 wird durch steigende Flanken,
fallende Flanken, Nulldurchgänge oder andere entsprechende
Amplitudenübergänge der Eingangssignale 21a, 21b getaktet.
Bei dem bevorzugten Ausführungsbeispiel der vorliegenden
Erfindung sind die Ausgangstore 28a, 28b unter Verwendung
eines Paars von UND-Logik-Toren implementiert. Alternativ
werden andere Schaltungsanordnungstypen verwendet, um das
Signal 31 von dem logischen Block zu dem eine oder dem an
deren der Ausgangsanschlüsse 36a, 36b gemäß dem Ausgangs
signal zu lenken, das durch den Voreil/Nacheil-Anzeiger 29
geliefert wird, das anzeigt, welches der zwei Eingangssi
gnale 21a, 21b bezüglich der Phase voreilt.
Claims (10)
1. Phasendetektor (20), der ein Phasendifferenzsignal an
einem eines Paars von Ausgangsanschlüssen (36a, 36b)
erzeugt, wobei dasselbe auf die Phasendifferenz zwi
schen einem ersten Eingangssignal (21a) und einem zwei
ten Eingangssignal (21b) anspricht, mit folgenden Merk
malen:
einem Voreil/Nacheil-Anzeiger (29), der das erste Ein gangssignal (21a) und das zweite Eingangssignal (21b) empfängt, und der ein Freigabesignal dementsprechend erzeugt, welches Eingangssignal der zwei Eingangssi gnale bezüglich der Phase relativ zu dem anderen der Eingangssignale voreilt;
einem logischen Block (26), der das erste Eingangssi gnal (21a) und das zweite Eingangssignal (21b) emp fängt, und der ein Ausgangssignal gemäß der Zeitverzö gerung zwischen entsprechenden Amplitudenübergängen des ersten Eingangssignals und des zweiten Eingangssignals erzeugt, wobei der logische Block (26) das Ausgangs signal relativ zu dem Freigabesignal verzögert; und
einem Tor (28a, 28b), das mit den Ausgangsanschlüssen (36a, 36b), mit dem logischen Block (26) und mit dem Voreil/Nacheil-Anzeiger (29) gekoppelt ist, wobei das selbe das Freigabesignal und das Ausgangssignal emp fängt und dasselbe das Ausgangssignal zu einem der Aus gangsanschlüsse lenkt, der durch das Freigabesignal bestimmt ist, um das Phasendifferenzsignal zu liefern.
einem Voreil/Nacheil-Anzeiger (29), der das erste Ein gangssignal (21a) und das zweite Eingangssignal (21b) empfängt, und der ein Freigabesignal dementsprechend erzeugt, welches Eingangssignal der zwei Eingangssi gnale bezüglich der Phase relativ zu dem anderen der Eingangssignale voreilt;
einem logischen Block (26), der das erste Eingangssi gnal (21a) und das zweite Eingangssignal (21b) emp fängt, und der ein Ausgangssignal gemäß der Zeitverzö gerung zwischen entsprechenden Amplitudenübergängen des ersten Eingangssignals und des zweiten Eingangssignals erzeugt, wobei der logische Block (26) das Ausgangs signal relativ zu dem Freigabesignal verzögert; und
einem Tor (28a, 28b), das mit den Ausgangsanschlüssen (36a, 36b), mit dem logischen Block (26) und mit dem Voreil/Nacheil-Anzeiger (29) gekoppelt ist, wobei das selbe das Freigabesignal und das Ausgangssignal emp fängt und dasselbe das Ausgangssignal zu einem der Aus gangsanschlüsse lenkt, der durch das Freigabesignal bestimmt ist, um das Phasendifferenzsignal zu liefern.
2. Phasendetektor (20) gemäß Anspruch 1, bei dem das Aus
gangssignal (25) ein Puls mit einer Pulsbreite (τ) ist,
die gleich der Zeitverzögerung zwischen entsprechenden
Amplitudenübergängen des ersten Eingangssignals (21a)
und des zweiten Eingangssignals (21b) ist.
3. Phasendetektor (20) gemäß Anspruch 2, bei dem der Vor
eil/Nacheil-Anzeiger (29) ein Paar von Flip-Flops (22a,
22b) aufweist, wobei jedes Flip-Flop ein anderes der
zwei Eingangssignale (21a, 21b) empfängt, und wobei das
Freigabesignal folgende Signale aufweist:
ein erstes Signal (23a), das durch das erste Flip-Flop (22a) geliefert wird, wobei dasselbe einen ersten Aus gangszustand aufweist, wenn das erste Eingangssignal bezüglich der Phase relativ zu dem zweiten Eingangs signal voreilt, und dasselbe einen zweiten Ausgangs zustand aufweist, wenn das erste Eingangssignal bezüg lich der Phase relativ zu dem zweiten Eingangssignal nacheilt; und
ein zweites Signal (23b), das durch das zweite Flip- Flop (22b) geliefert wird, wobei dasselbe einen ersten Ausgangszustand aufweist, wenn das zweite Eingangssi gnal bezüglich der Phase relativ zu dem ersten Ein gangssignal voreilt, und dasselbe einen zweiten Aus gangszustand aufweist, wenn das zweite Eingangssignal bezüglich der Phase relativ zu dem ersten Eingangs signal nacheilt.
ein erstes Signal (23a), das durch das erste Flip-Flop (22a) geliefert wird, wobei dasselbe einen ersten Aus gangszustand aufweist, wenn das erste Eingangssignal bezüglich der Phase relativ zu dem zweiten Eingangs signal voreilt, und dasselbe einen zweiten Ausgangs zustand aufweist, wenn das erste Eingangssignal bezüg lich der Phase relativ zu dem zweiten Eingangssignal nacheilt; und
ein zweites Signal (23b), das durch das zweite Flip- Flop (22b) geliefert wird, wobei dasselbe einen ersten Ausgangszustand aufweist, wenn das zweite Eingangssi gnal bezüglich der Phase relativ zu dem ersten Ein gangssignal voreilt, und dasselbe einen zweiten Aus gangszustand aufweist, wenn das zweite Eingangssignal bezüglich der Phase relativ zu dem ersten Eingangs signal nacheilt.
4. Phasendetektor (20) gemäß Anspruch 3, bei dem die ent
sprechenden Amplitudenübergänge die steigenden Flanken
des ersten Eingangssignals und des zweiten Eingangssi
gnals aufweisen, und bei dem das erste Flip-Flop durch
die steigende Flanke des ersten Eingangssignals und das
zweite Flip-Flop durch die steigende Flanke des zweiten
Eingangssignals getaktet werden.
5. Phasendetektor (20) gemäß Anspruch 4, der ferner ein
Neueinstelltor (24) aufweist, das mit dem ersten Flip-
Flop (22a) und dem zweiten Flip-Flop (22b) gekoppelt
ist, wobei dasselbe das erste Flip-Flop (22a) und das
zweite Flip-Flop (22b) löscht, wenn das erste Flip-Flop
(22a) durch die steigende Flanke des ersten Eingangs
signals (21a) und das zweite Flip-Flop durch die stei
gende Flanke des zweiten Eingangssignals (21b) getaktet
werden.
6. Phasendetektor (20) gemäß Anspruch 4, bei dem das Tor
Paar von Ausgangstoren (28a, 28b) aufweist;
wobei das erste Ausgangstor (28a) mit dem ersten Aus gangsanschluß (36a) und mit dem ersten Flip-Flop (22a) gekoppelt ist, wobei dasselbe das erste Signal an einem ersten Eingang und das Ausgangssignal (31) an einem zweiten Eingang empfängt; und
wobei das zweite Ausgangstor (28b) mit dem zweiten Aus gangsanschluß (36b) und mit dem zweiten Flip-Flop (22b) gekoppelt ist, wobei dasselbe das zweite Signal an ei nem ersten Eingang und das Ausgangssignal (31) an einem zweiten Eingang empfängt; und
wobei das erste Ausgangstor (28a) freigegeben wird, wenn das erste Signal den ersten Ausgangszustand auf weist, und das zweite Ausgangstor (28b) freigegeben wird, wenn das zweite Signal den ersten Ausgangszustand aufweist.
wobei das erste Ausgangstor (28a) mit dem ersten Aus gangsanschluß (36a) und mit dem ersten Flip-Flop (22a) gekoppelt ist, wobei dasselbe das erste Signal an einem ersten Eingang und das Ausgangssignal (31) an einem zweiten Eingang empfängt; und
wobei das zweite Ausgangstor (28b) mit dem zweiten Aus gangsanschluß (36b) und mit dem zweiten Flip-Flop (22b) gekoppelt ist, wobei dasselbe das zweite Signal an ei nem ersten Eingang und das Ausgangssignal (31) an einem zweiten Eingang empfängt; und
wobei das erste Ausgangstor (28a) freigegeben wird, wenn das erste Signal den ersten Ausgangszustand auf weist, und das zweite Ausgangstor (28b) freigegeben wird, wenn das zweite Signal den ersten Ausgangszustand aufweist.
7. Phasendetektor (20) gemäß Anspruch 6, bei dem das erste
Ausgangstor (28a) einen niedrigen Ausgangszustand lie
fert, wenn das zweite Ausgangstor freigegeben ist, und
das zweite Ausgangstor (28b) einen niedrigen Ausgangs
zustand liefert, wenn das erste Ausgangstor (28a) frei
gegeben ist.
8. Phasendetektor (20) gemäß Anspruch 7, bei dem der logi
sche Block (26) folgende Merkmale aufweist:
ein erstes logisches Tor (32a), das mit dem ersten Flip-Flop gekoppelt ist, wobei dasselbe das erste Ein gangssignal (21a) und das erste Signal empfängt, und
wobei dasselbe ansprechend auf entweder die steigende Flanke des ersten Eingangssignals oder die steigende Flanke des ersten Signals oder beidem einen hohen Aus gangszustand erzeugt;
ein zweites logisches Tor (32b) , das mit dem zweiten Flip-Flop (22b) gekoppelt ist, wobei dasselbe das zwei te Eingangssignal und das zweite Signal empfängt, und wobei dasselbe ansprechend auf entweder die steigende Flanke des zweiten Eingangssignals oder die steigende Flanke des zweiten Signals oder beidem einen hohen Aus gangszustand erzeugt;
ein drittes logisches Tor (34), das mit dem ersten lo gischen Tor (32a) und dem zweiten logischen Tor (32b) gekoppelt ist, wobei das dritte logische Tor (34) das Ausgangssignal erzeugt, das einen hohen Ausgangszustand aufweist, wenn entweder das erste logische Tor oder das zweite logische Tor den hohen Ausgangszustand erzeugen.
ein erstes logisches Tor (32a), das mit dem ersten Flip-Flop gekoppelt ist, wobei dasselbe das erste Ein gangssignal (21a) und das erste Signal empfängt, und
wobei dasselbe ansprechend auf entweder die steigende Flanke des ersten Eingangssignals oder die steigende Flanke des ersten Signals oder beidem einen hohen Aus gangszustand erzeugt;
ein zweites logisches Tor (32b) , das mit dem zweiten Flip-Flop (22b) gekoppelt ist, wobei dasselbe das zwei te Eingangssignal und das zweite Signal empfängt, und wobei dasselbe ansprechend auf entweder die steigende Flanke des zweiten Eingangssignals oder die steigende Flanke des zweiten Signals oder beidem einen hohen Aus gangszustand erzeugt;
ein drittes logisches Tor (34), das mit dem ersten lo gischen Tor (32a) und dem zweiten logischen Tor (32b) gekoppelt ist, wobei das dritte logische Tor (34) das Ausgangssignal erzeugt, das einen hohen Ausgangszustand aufweist, wenn entweder das erste logische Tor oder das zweite logische Tor den hohen Ausgangszustand erzeugen.
9. Phasendetektor (20), der ein Phasendifferenzsignal an
einem eines Paars von Ausgangsanschlüssen (36a, 36b)
ansprechend auf die Phasendifferenz zwischen einem
ersten Eingangssignal (21a) und einem zweiten Ein
gangssignal (21b) erzeugt, mit folgenden Merkmalen:
einem ersten Flip-Flop (22a), das das erste Eingangssi gnal (21a) empfängt, und das ansprechend auf eine stei gende Flanke des ersten Eingangssignals ein erstes Si gnal mit einem hohen Ausgangszustand erzeugt;
einem zweiten Flip-Flop (22b), das das zweite Eingangs signal (21b) empfängt, und das ansprechend auf eine steigende Flanke des zweiten Eingangssignals (21b) ein zweites Signal mit einem hohen Ausgangszustand erzeugt;
einem logischen Block (26), der das erste Eingangssi gnal (21a) und das zweite Eingangssignal (21b) emp fängt, und der einen Ausgangspuls erzeugt, der eine Pulsbreite aufweist, die gleich der Zeitdauer zwischen der steigenden Flanke des ersten Eingangssignals und der steigenden Flanke des zweiten Eingangssignals ist, wobei der logische Block den Ausgangspuls relativ zu ersten Signal und dem zweiten Signal verzögert;
einem ersten Tor (28a), das mit dem ersten Ausgangsan schluß (36a), mit dem ersten Flip-Flop (22a) und mit logischen Block (26) gekoppelt ist, wobei dasselbe das erste Signal und den Ausgangspuls empfängt' und wobei dasselbe den Ausgangspuls an dem ersten Ausgangs anschluß (36a) liefert, wenn das erste Signal einen hohen Ausgangszustand aufweist; und
einem zweiten Tor (28b), das mit dem zweiten Ausgangs anschluß, mit dem zweiten Flip-Flop (22b) und mit dem logischen Block (26) gekoppelt ist, wobei dasselbe das zweite Signal und den Ausgangspuls empfängt, und wobei dasselbe den Ausgangspuls an dem zweiten Ausgangsan schluß (36b) liefert, wenn das zweite Signal einen hohen Ausgangszustand aufweist.
einem ersten Flip-Flop (22a), das das erste Eingangssi gnal (21a) empfängt, und das ansprechend auf eine stei gende Flanke des ersten Eingangssignals ein erstes Si gnal mit einem hohen Ausgangszustand erzeugt;
einem zweiten Flip-Flop (22b), das das zweite Eingangs signal (21b) empfängt, und das ansprechend auf eine steigende Flanke des zweiten Eingangssignals (21b) ein zweites Signal mit einem hohen Ausgangszustand erzeugt;
einem logischen Block (26), der das erste Eingangssi gnal (21a) und das zweite Eingangssignal (21b) emp fängt, und der einen Ausgangspuls erzeugt, der eine Pulsbreite aufweist, die gleich der Zeitdauer zwischen der steigenden Flanke des ersten Eingangssignals und der steigenden Flanke des zweiten Eingangssignals ist, wobei der logische Block den Ausgangspuls relativ zu ersten Signal und dem zweiten Signal verzögert;
einem ersten Tor (28a), das mit dem ersten Ausgangsan schluß (36a), mit dem ersten Flip-Flop (22a) und mit logischen Block (26) gekoppelt ist, wobei dasselbe das erste Signal und den Ausgangspuls empfängt' und wobei dasselbe den Ausgangspuls an dem ersten Ausgangs anschluß (36a) liefert, wenn das erste Signal einen hohen Ausgangszustand aufweist; und
einem zweiten Tor (28b), das mit dem zweiten Ausgangs anschluß, mit dem zweiten Flip-Flop (22b) und mit dem logischen Block (26) gekoppelt ist, wobei dasselbe das zweite Signal und den Ausgangspuls empfängt, und wobei dasselbe den Ausgangspuls an dem zweiten Ausgangsan schluß (36b) liefert, wenn das zweite Signal einen hohen Ausgangszustand aufweist.
10. Phasendetektor (20) gemäß Anspruch 9, der ferner ein
Neueinstelltor aufweist, das mit dem ersten Flip-Flop
(22a) und dem zweiten Flip-Flop (22b) gekoppelt ist,
wobei dasselbe das erste Signal und das zweite Signal
empfängt und das erste und das zweite Flip-Flop löscht,
wenn das erste Signal und das zweite Signal einen hohen
Ausgangszustand aufweisen.
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