DE19719878B4

DE19719878B4 - Kanalzuordnungsschaltung

Info

Publication number: DE19719878B4
Application number: DE19719878A
Authority: DE
Inventors: Hong-Jong Song
Original assignee: UTSTARCOM Ltd; UTStarcom Korea Ltd
Current assignee: UTStarcom Korea Ltd
Priority date: 1996-05-13
Filing date: 1997-05-12
Publication date: 2008-01-24
Anticipated expiration: 2017-05-13
Also published as: GB2313267B; KR970078609A; GB2313267A; US6049552A; GB9709300D0; KR100251641B1; DE19719878A1

Abstract

Kanalzuordnungsschaltung, gekennzeichnet durch:
– einen CIB-Detektor (1) zum Erfassen sechs entscrambelter Kanäle mit 51,84 Mbps und zum Erzeugen von 12-Bit-Kanalnummer-Datenwerten;
– einen Steuersignalgenerator (2) zum Erzeugen von 3-Bit-Kanalzuordnungs-Steuersignalen und Verwendung von 3-Bit-Datenwerten innerhalb eines Kanalnummer-Datenwerts vom CIB-Detektor; und
– eine Kanalzuordnungseinheit (3) zum Aufteilen der eingegebenen Daten in sechs Kanäle abhängig von einem Steuersignal vom Steuersignalgenerator.

Description

Die Erfindung betrifft eine Kanalzuordnungsschaltung.
Im allgemeinen werden zum Erzeugen eines 2-Bit-Steuereingangssignals für einen herkömmlichen Kanalzuordnungsblock 12-Bit-Kanalnummerfelder von Datenrahmen mit 51,84 Mbps (Megabit pro Sekunde) für drei Kanäle durchgefahren.
Hierbei ergeben sich für das Format der Kanalnummerdaten von drei Kanälen ein Kanal 1 gemäß '0000 0000 0000', ein Kanal 2 gemäß '0010 0100 1001' und ein Kanal 3 gemäß '1111 1111 1111'.
Jedoch ist die herkömmliche Technik nur auf das Unterteilen dreier Kanäle ausgerichtet. Daher besteht eine Beschränkung hinsichtlich der Verwendung einer vorbestimmten, größeren Anzahl von Kanälen.
Die DE 34 25 069 A1 beschreibt ein digitales Signalübertragungssystem für Satelliten-Rundfunk, bei dem ein Steuersignal erzeugt wird, das die Kanalzugehörigkeit erzeugt. Bei diesem digitalen Signalübertragungssystem mit D-PSK-modulierten HF-Signalen ist eine Vertauschung der digitalen Übertragungskanäle A und B durch eine Mischerschaltung möglich. Mittels einer automatischen Korrekturschaltung werden die verschiedenen Synchronworte der beiden Übertragungskanäle A und B erkannt und darauf basierend eine korrekte Zuordnung der gesendeten Übertragungskanäle I und Q abgeleitet.
WO 94/14283 A1 beschreibt ein System zur Übertragung von Fernsehprogrammen, bei dem digitale Fernsehsignale per Satellit zu einer Kabelkopfstation übertragen werden. Das System enthält eine Schaltzentrale, eine digitale Kabelkopfstation und wenigstens ein Set-Top Terminal mit einer Fernbedienung. Ein vom Satelliten zur Kabelkopfstation übertragenes kombiniertes Signal kann in der Kabelkopfstation verändert werden. Das kombinierte oder modifizierte Signal wird nachfolgende an die individuellen Set-Top Terminals im Kabelnetzwerk übertragen. Mit dem Signalübertragungssystem wird es einem Benutzer ermöglicht, Fernseh- und Audioprogramme aus einer Reihe von verschiedenen Menüs auszuwählen. Die Menüs sind dabei teilweise in dem Set Top Terminal gespeichert und können mittels Signalen von der Schaltzentrale oder von der Kabelkopfstation umprogrammiert werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Kanalzuordnungsschaltung zu schaffen, die sechs Rahmensignale von 51,84 Mbps für sechs Kanäle aufteilen kann. Diese Aufgabe ist durch die Kanalzuordnungsschaltung gemäß dem beigefügten Anspruch 1 gelöst. Bei ihr erfolgt die Aufteilung in sechs Kanäle durch Expandieren eines Steuersignals aus einem Kanalzuordnungsblock in drei Signale für eine Rahmen-Neuerstellungseinrichtung eines Kabelfernsehsystems.
Zusätzliche Vorteile, Aufgaben und Merkmale der Erfindung werden in der folgenden Beschreibung dargelegt, und sie werden teilweise dem Fachmann beim Studieren der Beschreibung und beim Ausüben der Erfindung ersichtlich. Die Aufgaben und Vorteile der Erfindung können insbesondere gemäß den beigefügten Ansprüchen erzielt werden.
Die Erfindung wird aus der nachfolgenden detaillierten Beschreibung und den beigefügten Zeichnungen, die nur zur Veranschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
1 ist ein Blockdiagramm, das eine erfindungsgemäße Kanalzuordnungsschaltung veranschaulicht;
2 ist ein detailliertes Schaltbild, das einen Steuersignalgenerator in der Schaltung von 1 zeigt;
3A bis 3G sind Signalverlaufsdiagramme von Signalen von Elementen in der Schaltung gemäß 2; und
4 ist ein detailliertes Schaltbild, das eine Kanalzuordnungseinheit in der Schaltung von 1 veranschaulicht.
Wie es in 1 dargestellt ist, umfasst die erfindungsgemäße Kanalzuordnungsschaltung einen CIB-Detektor 1 zum Erfassen eines Signals CIB von 51,84 Mbps für sechs Kanäle, die entscrambelt werden, wobei 12-Bit-Kanalnummerdaten erzeugt werden, einen Steuersignalgenerator 2 zum Erzeugen eines 3-Bit-Kanalzuordnungs-Steuersignals unter Verwendung eines 3-Bit-Datenwerts innerhalb des Kanalnummer-Datenwerts vom CIB-Detektor 1, sowie eine Kanalzuordnungseinheit 3 zum Aufteilen der in sie eingegebenen Daten in sechs Kanäle entsprechend einem Steuersignal vom Steuersignalgenerator 2.
Bei der erfindungsgemäßen Kanalzuordnungsschaltung erfasst der CIB-Detektor 1 ein eingegebenes Signal CIB, und er erzeugt abhängig von diesem einen 12-Bit-Kanalnummer-Daten wert.
Die Kanalnummer-Datenwerte vom CIB-Detektor 1 werden wie folgt gebildet:

Kanal 1 '0000 0000 0000'

Kanal 2 '0010 0100 1001'

Kanal 3 '0100 1001 0010'

Kanal 4 '1001 0010 0100'

Kanal 5 '1011 1001 1101'

Kanal 6 '1111 1111 1111'
Die 12-Bit-Kanalnummer-Datenwerte vom CIB-Detektor 1 werden in den Steuersignalgenerator 2 eingegeben. Der Steuersignalgenerator 2 erzeugt 3-Bit-Signale, z. B. mit Bit 2-Bit 0, Bit 5-Bit 3, Bit 8-Bit 6 oder Bit 11-Bit 9, durch die ein Kanal mittels des 12-Bit-Kanalnummer-Datenwerts abgetrennt werden kann.
Das vom Steuersignalgenerator 2 erzeugte 3-Bit-Steuersignal wird in die Kanalzuordnungseinheit 3 eingegeben, die eingegebene Kanaldaten entsprechend dem 3-Bit-Steuersignal abtrennt.
Gemäß der Darstellung des Steuersignalgenerators von 2 wird der Datenwert b0 gemäß dem Bit 0 vom CIB-Detektor in die Eingangsanschlüsse von UND-Gattern UND1, UND2 und UND4 und eines Exklusiv-ODER-Gatters EXOR eingegeben. Der Datenwert b1 des Bits 1 wird in die Eingangsanschlüsse der UND-Gatter UND3 sowie UND4 eingegeben. Der Datenwert b2 des Bits 2 wird in das UND-Gatter UND1 und das Exklusiv-ODER-Gatter EXOR sowie über einen Inverter IV1 in die Eingangsanschlüsse der UND-Gatter UND2 sowie UND3 eingegeben, so dass vom Ausgangsanschluss des UND-Gatters UND1 ein Steuersignal S0 ausgegeben wird. Die Ausgangsanschlüsse der UND-Gatter UND2 sowie UND3 sind mit dem Eingangsanschluss eines ODER-Gatters ODER1 verbunden, so dass am Ausgangsanschluss des ODER-Gatters ODER1 ein Steuersignal S1 ausgegeben wird. Die Ausgangsanschlüsse des Exklusiv-ODER-Gatters EXOR sowie des UND-Gatters UND4 sind mit dem Eingangsanschluss des ODER-Gatters ODER2 verbunden, so dass von dessen Ausgangsanschluss ein Steuersignal S2 ausgegeben wird.
Wie es in den 3A bis 3C dargestellt ist, wird im Steuersignalgenerator 2, wenn Datenwerte b0, b1 und b2 zu den Bits 0, 1 und 2 von niedrigem Pegel gleichzeitig zu einem Zeitpunkt t1 eingegeben werden, der Datenwert b0 des Bits 0 in die Eingangsanschlüsse der UND-Gatter UND1, UND2 sowie UND4 sowie des Exklusiv-ODER-Gatters EXOR eingegeben. Außerdem wird der Datenwert b1 des Bits 1 in die Eingangsanschlüsse der UND-Gatter UND3 sowie UND4 eingegeben. Der Da tenwert b2 des Bits 2 wird in das UND-Gatter UND1 sowie das Exklusiv-ODER-Gatter EXOR eingegeben, und er wird durch den Inverter IV1 invertiert, wie in 3D dargestellt, und dann in die Eingangsanschlüsse der UND-Gatter UND2 sowie UND3 eingegeben.
Da vom UND-Gatter UND1 ein Steuersignal S0 niedrigen Pegels ausgegeben wird, wie in 3 dargestellt, und da von den UND-Gattern UND2 bis UND4 sowie vom Exklusiv-ODER-Gatter EXOR ein Signal niedrigen Pegels ausgegeben wird, geben die ODER-Gatter ODER1 sowie ODER2 Steuersignale S1 und S2 von niedrigem Pegel aus, wie es in den 3F und 3G dargestellt ist.
Außerdem gibt, wenn die Datenwerte b0 und b1 zu den Bits 0 und 1 von niedrigem Pegel zu einem Zeitpunkt t2 eingegeben werden und der Datenwert b2 des Bits 2 von hohem Pegel eingegeben wird, das UND-Gatter UND1 ein Steuersignal S0 hohen Pegels aus, wie in 3E dargestellt, und die UND-Gatter UND2 bis UND4 geben Datenwerte niedrigen Pegels aus, während das Exklusiv-ODER-Gatter EXOR einen Datenwert hohen Pegels ausgibt. Daher gibt das ODER-Gatter ODER1 ein Steuersignal S1 niedrigen Pegels aus, wie es in 3F dargestellt ist, und das ODER-Gatter ODER2 gibt ein Steuersignal S2 hohen Pegels aus.
Wenn zu einem Zeitpunkt t3 Datenwerte b0 und b2 der Bits 0 und 2 mit niedrigem Pegel eingegeben werden und der Datenwert b1 des Bits 1 mit hohem Pegel eingegeben wird, gibt das UND-Gatter UND1 ein Steuersignal S0 niedrigen Pegels aus, und die UND-Gatter UND2 sowie UND4 sowie das Exklusiv-ODER-Gatter EXOR geben Datenwerte niedrigen Pegels aus, und das UND-Gatter UND3 gibt einen Datenwert hohen Pegels aus. Daher gibt das ODER-Gatter ODER1 ein Steuersignal S1 hohen Pegels aus, während das ODER-Gatter ODER2 ein Steuersignal S2 nied rigen Pegels ausgibt.
Wenn zu einem Zeitpunkt t4 der Datenwert b0 des Bits 0 mit hohem Pegel eingegeben wird und die Datenwerte b1 und b2 der Bits 1 und 2 mit niedrigem Pegel eingegeben werden, gibt das UND-Gatter UND1 ein Steuersignal S0 niedrigen Pegels aus, und die UND-Gatter UND2 sowie UND4 geben Datenwerte niedrigen Pegels aus, während das UND-Gatter UND3 sowie das Exklusiv-ODER-Gatter EXOR Datenwerte hohen Pegels ausgeben. Daher geben die ODER-Gatter ODER1 sowie ODER2 Steuersignale S1 bzw. S2 hohen Pegels aus.
Wenn zu einem Zeitpunkt t5 die Datenwerte b0 und b2 der Bits 0 und 2 eingegeben werden und der Datenwert b1 des Bits 1 von niedrigem Pegel eingegeben wird, gibt das UND-Gatter UND1 ein Steuersignal S0 hohen Pegels aus, während die UND-Gatter UND2 bis UND4 sowie das Exklusiv-ODER-Gatter EXOR Datenwerte niedrigen Pegels ausgeben, so dass die ODER-Gatter ODER1 und ODER2 Steuersignale S1 bzw. S2 niedrigen Pegels ausgeben.
Wenn zu einem Zeitpunkt t6 Datenwerte b0 bis b3 der Bits 0 bis 3 hohen Pegels eingegeben werden, gibt das UND-Gatter UND1 ein Steuersignal S0 hohen Pegels aus, die UND-Gatter UND2 sowie UND3 sowie das Exklusiv-ODER-Gatter EXOR geben Datenwerte niedrigen Pegels aus, und das UND-Gatter UND4 gibt einen Datenwert hohen Pegels aus, so dass das ODER-Gatter ODER1 ein Steuersignal S1 niedrigen Pegels ausgibt, während das ODER-Gatter ODER2 ein Steuersignal S2 hohen Pegels ausgibt.
Bisher wurden die Funktionen erläutert, gemäß denen der Steuersignalgenerator 2 die Steuersignale S0 bis S3 abhängig von einem niederwertigen 3-Bit-Signal, d. h. aufgrund der Datenwerte b0 bis b2 der Bits 0 bis 2 innerhalb eines 12- Bit-Kanalnummer-Datenwerts vom CIB-Detektor 1, erzeugt. Bei der Erfindung kann die Konfiguration des Steuersignalgenerators 2 auf Grundlage der Bits innerhalb des 12-Bit-Kanalnummer-Datenwerts geändert werden, ohne vom Grundgedanken und Schutzumfang der Erfindung abzuweichen.
Gemäß der in 4 dargestellten Kanalzuordnungseinheit 3 werden Kanaldatensignale DI1 bis DI5 in die Eingangsanschlüsse von Flip-Flop-Einheiten 31 bis 35 eingegeben. Die Taktanschlüsse CK der Flip-Flop-Einheiten 31 bis 35 empfangen jeweils ein Taktsignal CLK. Der Ausgangsanschluss Q der Flip-Flop-Einheit 31 ist mit dem Eingangsanschluss I16 eines Multiplexers 36 verbunden, und der Ausgangsanschluss Q der Flip-Flop-Einheit 32 ist mit den Eingangsanschlüssen I15 und I26 der Multiplexer 36 bzw. 37 verbunden. Der Ausgangsanschluss Q der Flip-Flop-Einheit 33 ist mit den Eingangsanschlüssen I14, I25 und I36 der Multiplexer 36 bis 38 verbunden. Der Ausgangsanschluss Q der Flip-Flop-Einheit 34 ist mit den Eingangsanschlüssen I13, I24, I35 und I46 der Multiplexer 36 bis 39 verbunden. Außerdem ist der Ausgangsanschluss Q der Flip-Flop-Einheit 35 mit den Eingangsanschlüssen I12, I23, I34, I45 und I56 der Multiplexer 36 bis 40 verbunden.
Außerdem werden Kanaldatensignale DI0 bis DI5 in Eingangsanschlüsse I10 bis I60 der Multiplexer 36 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI4 werden in Eingangsanschlüsse I21 bis I61 der Multiplexer 37 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI3 werden in die Eingangsanschlüsse I32 bis I62 der Multiplexer 38 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI2 werden in Eingangsanschlüsse I43 bis I63 der Multiplexer 39 bis 41 eingegeben. Außerdem werden die Kanaldatensignale DI0 und DI1 in Eingangsanschlüsse I54 bis I64 der Multiplexer 40 und 41 eingegeben. Das Kanaldatensignal DI0 wird in einen Eingangsan schluss I65 des Multiplexers 41 eingegeben. Die Multiplexer 36 bis 41 geben abhängig von den Steuersignalen S0 bis S2 Kanaldatensignale DO0 bis DO5 aus.
In 4 bezeichnen die Bezugszahlen 42 bis 47 Puffer.
Bei der erfindungsgemäßen Kanalzuordnungseinheit 3 verzögern, da die Kanaldatensignale DI0 bis DI5 in die Eingangsanschlüsse der Flip-Flop-Einheiten 31 bis 35 eingegeben werden und das Taktsignal CLK in die Taktanschlüsse CK der Flip-Flop-Einheiten 31 bis 35 über den Puffer 42 eingegeben werden, die Flip-Flop-Einheiten 31 bis 35 die Ausgangssignale, d. h. die Kanaldatensignale DI1 bis DI5 um einen Zyklus abhängig vom Taktsignal CLK.
Daher wird das Datensignal von der Flip-Flop-Einheit 31 in den Eingangsanschluss I16 des Multiplexers 36 eingegeben. Das Ausgangssignal der Flip-Flop-Einheit 32 wird in die Eingangsanschlüsse I15 und I26 des Multiplexers 36 bzw. 37 eingegeben. Das Ausgangssignal der Flip-Flop-Einheit 33 wird in die Eingangsanschlüsse I14, I25 und I36 jeweils der Multiplexer 36 bis 38 eingegeben. Das Ausgangssignal der Flip-Flop-Einheit 34 wird in die Eingangsanschlüsse I13, I24, I35 und I46 jeweils der Multiplexer 36 bis 39 eingegeben. Das Ausgangssignal der Flip-Flop-Einheit 35 wird in die Eingangsanschlüsse I12, I23, I34, I45 und I56 jeweils der Multiplexer 36 bis 40 eingegeben.
Außerdem werden die Kanaldatensignale DI0 bis DI5 in die Eingangsanschlüsse I10 bis I60 der Multiplexer 36 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI4 werden in die Eingangsanschlüsse I21 bis I61 der Multiplexer 37 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI3 werden in die Eingangsanschlüsse I32 bis I61 der Multiplexer 38 bis 41 eingegeben. Die Kanaldatensignale DI0 bis DI2 werden in die Eingangsanschlüsse I43 bis I63 der Multiplexer 39 bis 41 eingegeben. Die Kanaldatensignale DI0 und DI1 werden in die Eingangsanschlüsse I54 bzw. I64 der Multiplexer 40 und 41 eingegeben. Das Kanaldatensignal DI0 wird in den Eingangsanschluss I65 des Multiplexers 41 eingegeben.
Im obenbeschriebenen Zustand wählen die Multiplexer 36 bis 41, wenn überall Steuersignale S0 bis S2 niedrigen Pegels eingegeben werden, die Signale von den Eingangsanschlüssen I10 bis I60 aus, und sie geben die unverzögerten Kanaldatensignale DI0 bis DI5 aus.
Wenn Steuersignale S0 und S1 niedrigen Pegels eingegeben werden, während das Steuersignal 2 mit hohem Pegel eingegeben wird, wählen die Multiplexer 36 bis 41 die Signale von den Eingangsanschlüssen I11 bis I61 aus und geben sie aus, und die Multiplexer 37 bis 41 wählen die Kanaldatensignale DI0 bis DI4 aus und geben sie unverzögert aus, während der Multiplexer 36 das Kanaldatensignal DI5, das durch die Flip-Flop-Einheit 31 verzögert wurde, auswählt und ausgibt.
Wenn Steuersignale S0 und S2 mit niedrigem Pegel eingegeben werden, während das Steuersignal S1 mit hohem Pegel eingegeben wird, wählen die Multiplexer 36 bis 41 die Signale von den Eingangsanschlüssen I12 bis I61 aus und geben sie aus. Außerdem wählen die Multiplexer 38 bis 41 die unverzögerten Kanaldatensignale DI0 bis DI3 aus und geben sie aus. Weiterhin wählen die Multiplexer 36 und 37 die durch die Flip-Flop-Einheiten 31 bzw. 32 verzögerten Kanaldatensignale DI4 bzw. DI5 aus und geben sie aus.
Wenn das Steuersignal S0 mit niedrigem Pegel eingegeben wird und die Steuersignale S1 und S2 mit hohem Pegel eingegeben werden, wählen die Multiplexer 36 bis 41 die Signale von den Eingangsanschlüssen I13 bis I63 aus und geben sie aus. Die Multiplexer 39 bis 41 wählen die unverzögerten Kanaldatensignale DI0 bis DI2 aus und geben sie aus. Außerdem wählen die Multiplexer 36 bis 38 die durch die Flip-Flop-Einheiten 31 bis 33 verzögerten Kanaldatensignale DI3 bis DI5 aus und geben sie aus.
Wenn das Steuersignal S0 mit hohem Pegel eingegeben wird und die Steuersignale S1 und S2 mit niedrigem Pegel eingegeben werden, wählen die Multiplexer 36 bis 41 die Signale von den Eingangsanschlüssen I14 bis I64 aus und geben sie aus. Außerdem wählen die Multiplexer 40 und 41 die unverzögerten Kanaldatensignale DI0 und DI1 aus und geben sie aus. Weiterhin wählen die Multiplexer 36 bis 39 die durch die Flip-Flop-Einheiten 31 bis 34 verzögerten Kanaldatensignale DI2 bis DI5 aus und geben sie aus.
Wenn die Steuersignale S0 bis S2 mit hohem Pegel eingegeben werden, wählen die Multiplexer 36 bis 41 die Signale von den Eingangsanschlüssen I15 bis I65 aus und geben sie aus. Außerdem wählt der Multiplexer 41 das unverzögerte Kanaldatensignal DI0 aus und gibt es aus. Weiterhin wählen die Multiplexer 36 bis 40 die durch die Flip-Flop-Einheiten 31 bis 35 verzögerten Kanaldatensignale DI1 bis DI5 aus und geben sie aus.
Wie oben beschrieben, ist die erfindungsgemäße Kanalzuordnungsschaltung darauf ausgerichtet, sechs Kanäle aufzuteilen, so dass ein Benutzer unter Verwendung mehrerer Rahmen für identische serielle Daten einen jeweiligen Kanal in variabler Weise auswählen kann.

Claims

Kanalzuordnungsschaltung, gekennzeichnet durch: – einen CIB-Detektor (1) zum Erfassen sechs entscrambelter Kanäle mit 51,84 Mbps und zum Erzeugen von 12-Bit-Kanalnummer-Datenwerten; – einen Steuersignalgenerator (2) zum Erzeugen von 3-Bit-Kanalzuordnungs-Steuersignalen und Verwendung von 3-Bit-Datenwerten innerhalb eines Kanalnummer-Datenwerts vom CIB-Detektor; und – eine Kanalzuordnungseinheit (3) zum Aufteilen der eingegebenen Daten in sechs Kanäle abhängig von einem Steuersignal vom Steuersignalgenerator.
Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Steuersignalgenerator (2) so ausgebildet ist, dass er einen Datenwert aus den unteren drei Bits verwendet.
Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Steuersignalgenerator (2) folgendes aufweist: – UND-Gatter (UND1, UND4) zur selektiven UND-Verknüpfung von Bitsignalen vom CIB-Detektor (1); – UND-Gatter (UND2, UND3) zur selektiven UND-Verknüpfung teilweise invertierter Bitsignale vom CIB-Detektor; – ein Exklusiv-ODER-Gatter (EXOR) zum selektiven und ausschließlichen ODER-Verknüpfen von Bitsignalen vom CIB-Detektor; – ein ODER-Gatter (ODER1) zur ODER-Verknüpfung der Ausgangssignale der UND-Gatter und zum Ausgeben eines Steuersignals (S1); und – ein ODER-Gatter (ODER2) zum ODER-Verknüpfen der Ausgangssignale des Exklusiv-ODER-Gatters und des UND-Gatters (UND4) und zum Ausgeben eines Steuersignals (S2).
Schaltung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Kanalzuordnungseinheit (3) folgendes aufweist: – mehrere Flip-Flop-Einheiten (31-35) zum Verzögern eines Kanaldatensignals mittels eines Taktsignals um einen Zyklus; – mehrere Puffer (43-47) zum Puffern der Ausgangssignale der Flip-Flop-Einheiten; und – mehrere Multiplexer (36-41) zum Auswählen eines Signals vom Eingangsanschluss abhängig von den Pegeln der Steuersignale (S0-S2).