DE3248624C2 - - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines digitalen binären Datensignals und eines zugehörigen Taktsignals aus einem CMI-codierten Signal.

In einem zukünftigen Breitbandübertragungsnetz sollen digitale Datensignale, wie digitalisierte Fernseh- und Tonrundfunkprogrammsignale, Bildfernsprech- und Fernsprechsignale und sonstige Datensignale als Multiplexdatenstrom von einer Zentrale zu einer Vielzahl von Teilnehmern übertragen werden. Als Übertragungsmedium bieten sich Glasfasern mit ihrer geringen Dämpfung und der erforderlichen hohen Übertragungskapazität an. Bei der Multiplexbildung in der Zentrale ist beispielsweise vorgesehen, drei Signalflüsse mit einer Taktfrequenz von je 71 040 MHz für Fernseh- und Bildfernsprechsignale sowie Fernsprech- und sonstige Datensignale und einen Signalfluß mit der (halben) Taktfrequenz von 35 520 MHz für Tonrundfunksignale zusammenzufassen. Die Zuführung dieser einzelnen digitalen Signalflüsse zum Multiplexer bzw. der Empfang dieser Signalflüsse von den teilnehmerseitigen Demultiplexern zu den Endgeräten sowie der Empfang dieser Signalflüsse bei diesen Endgeräten kann wegen der räumlichen Trennung der die Signalflüsse erzeugenden bzw. aufnehmenden Einrichtungen nicht mehr ohne besondere Leitungsübertragung erfolgen.

Es ist bekannt, zur Übertragung dieser Signalflüsse Übertragungsgeräte der vierten Hierarchiestufe digitaler Übertragungssysteme mit einer Übertragungskapazität von 139 264 Mbit/s zu verwenden. Die verschiedenen Taktfrequenzen erfordern bei der Verwendung dieser Übertragungssysteme zusätzliche Taktanpassungsschaltungen, deren Aufwand in keinem gesunden Verhältnis zu der geforderten Übertragungsbandbreite steht.

Ebenso ist bekannt, als Leitungscode den CMI-Code zu verwenden, bei dem digitale "Einsen" abwechselnd positive und negative Polarität erhalten und jede digitale "Null" jeweils zuerst eine halbe Taktperiode negativ und dann eine halbe Taktperiode positiv ist.

Ein Verfahren und eine Anordnung zum Decodieren eines CMI-codierten Binärsignals ist in DE 29 29 248 A1 beschrieben. Dabei ist das CMI-Signal einerseits an einen ersten Eingang eines EXOR-Gatters und andererseits über ein Verzögerungsglied an einen zweiten Eingang dieses EXOR-Gatters geführt. Der Ausgang des EXOR-Gatters ist mit dem Dateneingang eines D-Flip-Flops verbunden, dessen Takteingang mit dem wiedergewonnenen Taktsignal beaufschlagt ist. Über die Erzeugung dieses Taktsignals ist in der DE 29 29 248 A1 nichts ausgesagt.

Der Erfindung liegt die Aufgabe zugrunde, ein derartiges CMI-codiertes Signal in ein binäres Datensignal mit einem zugehörigen Taktsignal mit möglichst wenigen und einfachen Bauelementen umzuwandeln, um bei einer Übertragungskapazität von etwa 70 Mbit/s bzw. 35 Mbit/s einen möglichst fehlerfreien Empfang der Daten über eine Entfernung in der Größenordnung von bis zu 200 m vorzugsweise auf einer 75-Ohm-Leitung zu erhalten und zu gewährleisten.

Diese Aufgabe wird durch die im Anspruch 1 gekennzeichnete Erfindung gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß ein CMI-codiertes Signal der geforderten Bitrate in ein entsprechendes binäres Datensignal mit geringem Aufwand und wenigen ECL-Schaltkreisen umgewandelt wird und gleichzeitig das diesem Datensignal zugehörige Taktsignal direkt aus dem CMI-codierte Signal gewonnen wird im Gegensatz zu der bekannten, schaltungstechnisch aufwendigeren Lösung einer getrennten Takterzeugung in einem vom CMI-codierte Signal synchronisierten Taktgenerator. Die Verwendung weniger Schaltkreise senkt zusätzlich die Ausfallhäufigkeit des Codewandlers.

Durch einen in bekannter Technologie hergestellten kombinierten Hoch-Tief-Paß am Eingang dieser Schaltungsanordnung ergibt sich eine problemlose Impedanzanpassung an die üblicherweise verwendete 75-Ohm-Leitung. Weiterhin erlaubt diese bevorzugte Weiterbildung der Erfindung eine Einkopplung und störungsfreie Übertragung eines relativ niederfrequenten Steuersignals entgegen der Übertragungsrichtung des CMI-codierten Signals auf dem gleichen Übertragungsweg.

Durch den Einsatz eines Komparators zur empfangsseitigen Pegelanpassung kann sendeseitig der Signalspannungspegel von dem bisher üblicherweise festgelegten Wert von 1 V_ss auf 4 V_ss erhöht werden und dadurch die Störsicherheit auf den Übertragungsleitungen zusätzlich verbessert werden.

Liegen die Bitraten von Fernseh- und Bildfernsprechsignalen beispielsweise bei 68,750 Mbit/s und /bzw. die Bitraten von Tonrundfunksignalen bei 34,368 Mbit/s, so können auch diese Signale mit ihren ursprünglichen Bitraten übertragen werden, ohne sie mittels aufwendiger Taktfrequenzanpassungsverfahren auf die einheitliche Taktfrequenz der restlichen Fernseh- und Bildfernsprechsignale bzw. Tonrundfunksignale von 71,040 Mbit/s bzw. 35,520 Mbit/s erhöhen zu müssen, da eine Anpassung an die veränderten Übertragungsbitraten nur einfach mittels Veränderung der Verzögerungszeiten der einzelnen Verzögerungsglieder erfolgt.

Ein Ausführungsbeispiel der Erfindung wird im folgenden anhand von Fig. 1 bis 3 näher erläutert. Es zeigt

Fig. 1 eine Schaltungsanordnung nach der Erfindung, Fig. 2 ein zugehöriges Impulsdiagramm und

Fig. 3 die Frequenzspektren des CMI-codierten Signals und des Steuersignals.

Die in Fig. 1 gezeigte Schaltungsanordnung besteht aus einem kombinierten Hoch-Tief-Paß 10, einem Komparator 2, einem ersten und einem zweiten Verzögerungsglied 3 und 7, einem EXOR-Glied 4, einem ersten und einem zweiten NOR- Glied 5 und 6, einem Inverter 8 und einem D-Flip-Flop 9. Ein über den Hochpaßzweig des kombinierten Hoch-Tief-Passes 10 am Eingang des Komparators 2 anliegendes CMI-codiertes Signal CMI (erste Zeile in Fig. 2) wird dort verstärkt und in ein ECL-kompatibles Binärsignal (zweite Zeile in Fig. 2) umgewandelt. Das erste Verzögerungsglied 3, bestehend aus mehreren in Reihe geschalteten ECL-Gattern, verzögert und negiert das Ausgangssignal des Komparators 2 um exakt eine halbe Bitdauer (dritte Zeile in Fig. 2). In dem EXOR-Glied 4 wird dieses verzögerte Signal mit dem Ausgangssignal des Komparators 2 verglichen und am negierten Ausgang dieses EXOR-Glieds 4 entsteht ein RZ-Signal (vierte Zeile in Fig. 2). Im ersten NOR-Glied 5 werden ebenfalls das Ausgangssignal des Komparators 2 und das Ausgangssignal des ersten Verzögerungsglieds 3 verglichen.

Das durch den Vergleich entstandene Signal (fünfte Zeile in Fig. 2) wird zur Taktaufbereitung weiterverwendet. Über das zweite NOR-Glied 6 gelangt das Ausgangssignal des ersten NOR-Glieds 5 zu dem zweiten Verzögerungsglied 7, das dieses Signal um exakt eine Bitdauer verzögert und dessen Ausgang an den zweiten Eingang des zweiten NOR-Glieds 6 rückgekoppelt ist. Durch diese Verzögerung und Rückkopplung wird jeder Taktimpuls, der im Ausgangssignal des ersten NOR-Glieds enthalten ist, nach einer Bitdauer wiederholt und es entsteht dadurch ein ungelücktes Taktsignal T (sechste Zeile in Fig. 2) am Ausgang der Schaltungsanordnung.

Gleichzeitig wird das Taktsignal T auch an den C-Takteingang des D-Flip-Flops 9 geschaltet.

Das RZ-Signal (vierte Zeile in Fig. 2) am negierten Ausgang des EXOR-Glieds 4 gelangt zum D-Eingang des D-Flip- Flops 9 und somit steht am Q-Ausgang dieses D-Flip- Flops 9, der gleichzeitig auch der Ausgang der gesamten Schaltungsanordnung ist, das dem CMI-codierten Signal CMI entsprechende Datensignal D an (siebte Zeile in Fig. 2).

Wird die Schaltungsanordnung auf der Sendeseite des Breitbandübertragungsnetzes eingesetzt, also wenn sie am Multiplexer das CMI-codierte Signal von einer Datenquelle her empfängt und decodiert, kann über den Tiefpaßzweig des kombinierten Hoch-Tief-Passes 10 ein Steuersignal S entgegen der Übertragungsrichtung des CMI-codierten Signals CMI eingekoppelt werden, das zur Steuerung dieser Datenquelle verwendet wird.

Beim Einsatz dieser Schaltungsanordnung auf der Empfängerseite an einem Endgerät wie z. B. einem digitalen Fernsehempfänger zum Empfang des vom Demultiplexer her kommenden CMI-codierten Signals wird das Steuersignal S als Rückkanal von diesem Endgerät zum Demultiplexer und von dort aus weiter zu einer Vermittlungseinrichtung in der Zentrale eingesetzt.

Das Leistungs-Frequenzdiagramm in Fig. 3 zeigt, daß das Leistungsmaximum des CMI-codierten Signals CMI nahe der Taktfrequenz fo dieses Signals liegt, während das Leistungsmaximum des Steuersignals S weit unterhalb dieser Taktfrequenz fo liegt. Eine einfache Trennung dieser beiden entgegengesetzten Signalströme wird durch den kombinierten Hoch-Tief-Paß 10 in Fig. 1 ermöglicht.

Claims (6)

1. Schaltungsanordnung zur Erzeugung eines digitalen binären Datensignals (D) und eines zugehörigen Taktsignals (T) aus einem CMI-codierten Signal (CMI), dessen Taktfrequenz über 30 MHz liegt, wobei

• - das CMI-codierte Signal (CMI) an den ersten Eingang eines ersten NOR-Glieds (5), an den ersten Eingang eines EXOR-Glieds (4) und an den Eingang eines ersten Verzögerungsglieds (3) geschaltet ist,
• - der negierte Ausgang des Verzögerungsglieds (3) an den zweiten Eingang des EXOR-Glieds (4) und an den zweiten Eingang des ersten NOR-Glieds (5) geschaltet ist,
• - der negierte Ausgang des ersten NOR-Glieds (5) an den Eingang eines zweiten NOR-Glieds (6) geschaltet ist,
• - der Ausgang des zweiten NOR-Glieds (6) an den Eingang eines zweiten Verzögerungsglieds (7) geschaltet ist,
• - der Ausgang des zweiten Verzögerungsglieds (7) an den zweiten Eingang des zweiten NOR-Glieds (6) rückgekoppelt ist und gleichzeitig an den Eingang eines Inverters (8) geschaltet ist,
• - am Ausgang des Inverters (8) das Taktsignal (T) ansteht, das gleichzeitig über den C-Eingang eines D-Flip-Flops (9) dieses D-Flip-Flops taktet,
• - der negierte Ausgang des EXOR-Glieds (4) mit dem D-Eingang des D-Flip-Flops (9) verbunden ist und
• - am Q-Ausgang des D-Flip-Flops (9) das Datensignal (D) ansteht.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Verzögerungsglied (3) eine Verzögerungszeit von einer halben Bitdauer aufweist.

3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Verzögerungsglied (7) eine Verzögerungszeit von einer ganzen Bitdauer aufweist.

4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß im Eingang vor dem ersten Verzögerungsglied (3) ein Komparator (2) vorgeschaltet ist.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß dem Komparator (2) ein kombinierter Hoch- Tief-Paß (10) vorgeschaltet ist, der das Einkoppeln eines Steuersignals (S) udn dessen Übertragung entgegen der Übertragungsrichtung des CMI-codierten Signals (CMI) ermöglicht.

6. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die digitalen Glieder (2 bis 9) in ECL-Technik realisiert sind.