DE19640600A1 - Vorrichtung zur binären Auswertung eines analogen Spannungssignals - Google Patents

Description

In digital gesteuerten oder geregelten Prozessen werden häu­ fig analoge Meßwerte zur Berechnung der entsprechenden Stell­ größen erfaßt. Hierzu werden die zu regelnden Systeme bei­ spielsweise durch Sensoren abgetastet, welche analoge Meßwer­ te liefern. Diese werden digitalisiert, ausgewertet und nach Berechnung der jeweiligen Stellgrößen an den zu regelnden Prozeß weitergegeben.

Die Erfassung der analogen Meßwerte erfolgt hierzu insbeson­ dere durch eine permanente, zyklische Abtastung der digital gesteuerten oder geregelten Prozesse. Jede Veränderung von Meßwerten verursacht eine erneute Berechnung von Stell- bzw. Regelgrößen, beispielsweise durch einen Rechner. Weist ein System dabei eine große Anzahl ständig zu erfassender analo­ ger Meßwerte auf, erfordert deren zyklische Auswertung perma­ nent eine entsprechend hohe Rechenleistung.

Eine Verbesserung der Prozeßsteuerung läßt sich beispielswei­ se dadurch erreichen, daß nur solche analogen Meßwerte ausge­ wertet werden, welche sich gegenüber dem zeitlich zurücklie­ genden Meßwert tatsächlich verändert haben. Damit ist das Problem verbunden, das Auftreten einer Änderung schnell und sicher zu erfassen.

Bei gebräuchlichen Digitalisierungsverfahren analoger Span­ nungen wie beispielsweise den sogenannten "Dual-(Quad) Slope-" und "Sukzessive Approximations-" Verfahren oder bei soge­ nannten "Flash-Konvertern" ist aber eine Erfassung nur der Meßwerte, welche sich geändert haben, nicht ohne zusätzlichen schaltungstechnischen Aufwand möglich.

Zur zyklischen Ermittlung lediglich der Meßwerte, welche sich bezüglich der letzten Meßwert-Erfassung verändert haben, sind permanent alle Meßwerte nach der Digitalisierung jeweils mit dem entsprechenden, zeitlich zurückliegenden Meßwert zu ver­ gleichen. Hierzu sind insbesondere programm- oder schaltungs­ technisch basierte Lösungen notwendig. Bei programmtechnisch basierten Lösungen erfolgt der Vergleich zwischen einem alten und neuen digitalisierten Meßwert, und somit die Erkennung von Veränderungen, über eine permanente Subtraktion von Meß­ werten im Raster des Abtastzyklusses.

Bei einer schaltungstechnisch basierten Lösung wird die Ge­ samtheit der neuen digitalisierten Meßwerte zyklisch jeweils über Digitalkomparatoren mit den entsprechenden gespeicher­ ten, zeitlich zurückliegenden alten digitalisierten Meßwerten verglichen. Dabei wird pro Meßwert durch die Digitalkompara­ toren jedes Bit eines neuen Meßwertes mit dem entsprechenden des alten verglichen. Z. B. bei zwölfstelligen binären Meß­ werten sind somit pro Meßwert zwölf logische Bitvergleiche über zwölf interne Einzelkomparatoren erforderlich.

Weiterhin nachteilig ist es, daß ein entsprechend ausgelegtes Speicherelement zur Speicherung wenigstens eines "Satzes" al­ ter Meßwerte benötigt wird, so daß ein zusätzlicher Hardware­ aufwand und ferner zusätzliche Programmschritte notwendig sind, um die neuen Meßwerte für den Vergleich im folgenden Prozeßzyklus abzuspeichern.

Der Erfindung liegt die Aufgabe zugrunde, eine schaltungs­ technisch basierte Lösung mit einem minimalen Schaltungsauf­ wand anzugeben.

Die Erfindung wird gelöst mit der im Anspruch 1 angegebenen Vorrichtung zur binären Auswertung eines analogen Spannungs­ signals.

Der Vorteil der erfindungsgemäßen Vorrichtung wird in der Er­ zeugung von binären Auswertungssignalen gesehen, mittels de­ rer sich eine Änderung eines analogen Spannungssignals bzw. deren Änderungsrichtung feststellen läßt. Es ist somit mög­ lich, einen digitalisierten Spannungswert des analogen Span­ nungssignals nur dann z. B. einer nachgeschalteten Prozeß­ steuerung zuzuführen, wenn eine Änderung erfaßt werden konn­ te. Dadurch ist beispielsweise ein für die Prozeßsteuerung erforderlicher Rechner erheblich entlastbar.

Vorteilhaft kann die Erzeugung eines binären Auswertungs­ signals, welches eine Änderung des analogen Spannungssignals signalisiert ohne programmtechnische Komponenten, wie bei­ spielsweise ein Computerprogramm erfolgen. Erfindungsgemäß liegt somit eine direkte und vorteilhafte schnelle Erzeugung von binären Auswertungssignalen vor.

Ein weiterer Vorteil ist es, daß die erfindungsgemäße Vor­ richtung keine aufwendigen Halbleiterspeicher oder Digital­ komparatoren zur Zwischenspeicherung oder Vergleich von Meß­ werten aufweist und sich vorteilhaft in eine Halbleiterschal­ tung integrieren läßt.

Weitere vorteilhafte Ausführungsformen der Erfindung sind in den entsprechenden Unteransprüchen angegeben.

Die Erfindung wird desweiteren anhand des in den nachfolgen­ den kurz angeführten Figuren dargestellten Ausführungsbei­ spieles weiter erläutert. Dabei zeigt:

Fig. 1 beispielhaft ein Schaltbild der erfindungsgemäßen Vorrichtung mit binären Auswertungssignalen zur Si­ gnalisierung von positiven, negativen und betrags­ mäßigen Änderungen eines analogen Spannungssignals,

Fig. 2a beispielhaft einen Verlauf des analogen Spannungs­ signals,

Fig. 2b beispielhaft den Verlauf des zweiten binären Aus­ wertungssignals, welches negative Änderungen des in der Fig. 2a dargestellten analogen Spannungs­ signals signalisiert,

Fig. 2c beispielhaft den Verlauf des dritten binären Aus­ wertungssignals, welches betragsmäßige Änderungen des in der Fig. 2a dargestellten analogen Span­ nungssignals signalisiert, und

Fig. 2d beispielhaft den Verlauf des ersten binären Auswer­ tungssignals, welches positive Änderungen des in der Fig. 2a dargestellten analogen Spannungs­ signals signalisiert.

In der Fig. 1 ist beispielhaft das Schaltbild einer erfin­ dungsgemäßen Vorrichtung zur binären Auswertung eines analo­ gen Spannungssignals UE dargestellt. Die erfindungsgemäße Vorrichtung weist dabei einen Analogkomparator K auf, welcher aus dem analogen Spannungssignal UE und einem analogen Nach­ laufsignal UV ein logisches Vergleichssignal AI erzeugt. Vor­ zugsweise ist dabei das analoge Spannungssignal UE dem nicht­ invertierenden Eingang des Analogkomparators K zugeführt, während das analoge Nachlaufsignal UV dem invertierenden Ein­ gang des Analogkomparators K zugeführt ist. Für den Fall, daß das analoge Spannungssignal UE größer ist als das analoge Nachlaufsignal UV, gibt der Analogkomparator K somit ein lo­ gisches Vergleichssignal AI der Wertigkeit "1" aus. Für den Fall, daß das Spannungssignal UE kleiner ist als das Nach­ laufsignal UV, wird ein logisches Vergleichssignal AI der Wertigkeit "0" gebildet.

Desweiteren weist die erfindungsgemäße Vorrichtung ein erstes taktgesteuertes Flip-Flop FF1 mit einem Eingang D1 und einem Ausgang Q1 auf. Dem Eingang D1 ist das logische Vergleichs­ signal AI zugeführt. Am Ausgang Q1 gibt das taktgesteuerte Flip-Flop FF1 dabei ein getaktetes Vergleichssignal A0 aus. Das getaktete Vergleichssignal A0 verhält sich somit taktsyn­ chron zum taktgesteuerten Flip-Flop FF1.

Mittels einer Nachlaufschaltung N ist aus dem getakteten Ver­ gleichssignal A0 ein dem analogen Spannungssignal UE entspre­ chendes, und zum Analogkomparator K rückgeführtes, analoges Nachlaufsignal UV bildbar. Das analoge Nachlaufsignal UV ent­ spricht dabei im eingeschwungenen Zustand von Analogkompara­ tor K, taktgesteuertem Flip-Flop FF1 und Nachlaufschaltung N annähernd dem Spannungswert des analogen Spannungssignals UE, so daß bereits kleine Änderungen des analogen Spannungssig­ nals UE durch den Analogkomparator K detektierbar sind. Bei Änderungen des analogen Spannungssignals UE führt die Nach­ laufschaltung N den Spannungswert des Nachlaufsignal UV der­ artig nach, daß dieser wieder annähernd dem des analogen Spannungssignals UE entspricht.

Im Ausführungsbeispiel der Fig. 1 dargestellten Schaltbild der erfindungsgemäßen Vorrichtung weist die Nachlaufschaltung N einen taktgesteuerten, binären Zähler Z auf, der einen di­ gitalen Nachlaufwert UD mit Binärstellen D1 bis Dn ausgibt und dem das getaktete Vergleichssignal A0 zur Vorgabe der Zählrichtung zugeführt wird. Bei dem in der Fig. 1 darge­ stellten Zähler Z wird dabei taktweise die Wertigkeit des di­ gitalen Nachlaufwerts UD jeweils um ein Bit verändert. In Ab­ hängigkeit von dem getakteten Vergleichssignal A0 wird die Wertigkeit des digitalen Nachlaufwerts UD dabei um ein Bit erhöht oder um ein Bit erniedrigt. Im Beispiel der Fig. 1 erhöht der taktgesteuerte, binäre Zähler Z bei einem logi­ schen Wert des Vergleichssignals A0 von "1" die Wertigkeit des digitalen Nachlaufwerts UD taktgesteuert um ein Bit. Bei einer Wertigkeit des Vergleichssignals A0 von "0" erniedrigt der binäre Zähler Z die Wertigkeit des digitalen Nachlauf­ werts UD taktgesteuert um ein Bit.

Durch einen Digital-Analog-Wandler DAC ist aus dem digitalen Nachlaufwert U- das dem Analogkomparator K rückgeführte, ana­ loge Nachlaufsignal UV erzeugbar. Die Anordnung des Analog­ komparators K, dem ersten taktgesteuerten Flip-Flop FF1 und der Nachlaufschaltung N ist dabei mit einem Regelkreis mit Rückführung vergleichbar. Über die Rückführung des analogen Nachlaufsignals UV nähert die Nachlaufschaltung N kontinuier­ lich die Wertigkeit des digitalen Nachlaufwertes UD stufen­ weise, d. h. bitweise an das analoge Spannungssignal UE an. Dabei wird das analoge Nachlaufsignal UV dementsprechend stu­ fenweise dem momentanen Spannungswert des analogen Spannungs­ signals UE angenähert. Die Höhe einer derartigen kleinsten "Spannungsstufe" des analogen Nachlaufsignals UV ist dabei durch den analogen Spannungswert bestimmt, welcher einem Bit des digitalen Nachlaufwerts UD zugeordnet ist.

Für den Fall, daß das analoge Spannungssignal UE konstant und das System eingeschwungen ist, d. h. der Spannungswert des analogen Nachlaufsignals UV annähernd dem des Spannungssig­ nals UE entspricht, so schwankt der Spannungswert des analo­ gen Nachlaufsignals UV taktweise um den Betrag eines "Bits", d. h. das analoge Nachlaufsignal UV ist taktweise abwechselnd kleiner oder größer als das analoge Spannungssignal UE. Der Betrag eines "Bits" ist hierbei der einem Bit des digitalen Nachlaufwerts UD entsprechenden analogen Spannungswert. Da­ durch, daß das analoge Nachlaufsignal UV taktweise abwech­ selnd kleiner oder größer als das analoge Spannungssignal UE weist das getaktete Vergleichssignal A0 somit eine taktweise wechselnde Folge der logischen Werte "0" und "1" auf. Dies wird auch als "Toggeln" des getakteten Vergleichssignals A0 bezeichnet, welches bei der erfindungsgemäßen Vorrichtung im eingeschwungenen Zustand für den Fall auftritt, daß das ana­ loge Spannungssignal UE konstant ist.

Im Ausführungsbeispiel der Fig. 1 wird einerseits das erste taktgesteuerte Flip-Flop FF1, sowie andererseits der taktge­ steuerte binäre Zähler Z beispielsweise durch wechselnde Taktflanken TS bzw. TF eines durch einen Oszillator O erzeug­ ten Taktsignals T aktiviert. Dabei erfolgt die Aktivierung des ersten taktgesteuerten Flip-Flops FF1 insbesondere bei einer steigenden Taktflanke TS des Taktsignals T und die Ak­ tivierung des binären Zählers Z bei einer fallenden Taktflan­ ke TF des Taktsignals T. Ist beispielsweise das analoge Nach­ laufsignal UV kleiner das analoge Spannungssignal UE, so gibt der Analogkomparator K ein logisches Vergleichssignal AI der Wertigkeit "1" aus. Mit der nächsten positiven Taktflanke TS wird somit der Ausgang Q1 des ersten taktgesteuerten Flip-Flops FF1 auf "1" gesetzt. Das getaktete Vergleichssignal A0 weist somit die Wertigkeit "1" auf, so daß bei der folgenden fallenden Taktflanke TF der taktgesteuerte, binäre Zähler Z den digitalen Nachlaufwert UD um ein Bit erhöht. Das analoge Nachlaufsignal UV nimmt somit eine dem Spannungswert eines Bits entsprechenden höheren analogen Spannungswert ein, so daß das Nachlaufsignal UV größer als das Spannungssignal UE wird, falls letztere konstant geblieben ist. Der Analogkompa­ rator K bildet nun ein logisches Vergleichssignal AI der Wer­ tigkeit 101. Bei der folgenden steigenden Taktflanke TS wird dieser Wert "0" vom ersten, taktgesteuerten Flip-Flop FF1 vom Eingang D1 an den Ausgang Q1 gelegt, so daß das getaktete Vergleichssignal A0 ebenfalls die Wertigkeit "0" einnimmt und der taktgesteuerte, binäre Zähler Z bei der folgenden fallen­ den Taktflanke TF die Wertigkeit des digitalen Nachlaufwerts UD wieder um ein Bit erniedrigt. Das Nachlaufsignal UV wird damit wieder kleiner als das Spannungssignal UE, falls letz­ tere weiterhin konstant geblieben ist.

Erfindungsgemäß beinhaltet somit bereits das getaktete Ver­ gleichssignal A0 die Information, ob eine Spannungsänderung des analogen Spannungssignals UE erfolgt. Für den Fall, daß diese konstant ist, weist das getaktete Vergleichssignal A0 eine taktweise wechselnde Folge der logischen Werte "0" und "1" auf. Das Taktverhältnis des getakteten Vergleichssignal AO weist dann im zeitlichen Mittel 50% auf. Befindet sich das analoge Spannungssignal UE dagegen im Steigen bzw. im Fallen, so weist das getaktete Vergleichssignal A0 eine erhöhte An­ zahl der logischen Werte "1" bzw. "0" auf. Bei permanent stark steigendem bzw. fallendem analogen Spannungssignal UE weist das getaktete Vergleichssignal A0 sogar ausschließlich eine Folge der logischen Werte "1" bzw. "0" auf.

Zur weiteren Auswertung des getakteten Vergleichssignals A0 weist die erfindungsgemäße Vorrichtung einen elektronischen Schaltkreis EC auf, welcher aus dem getakteten Vergleichs­ signal A0 ein binäres Auswertungssignal A<, A< bzw. A<< bil­ det, welches Änderungen des analogen Spannungssignals UE si­ gnalisiert.

Im Ausführungsbeispiel der Fig. 1 weist der elektronische Schaltkreis EC ein zweites taktgesteuertes Flip-Flop FF2 mit einem Eingang D2 und einem Ausgang Q2 auf, wobei das getakte­ te Vergleichssignal A0 dem Eingang D2 zugeführt ist. Das zweite taktgesteuerte Flip-Flop FF2 arbeitet dabei vorzugs­ weise taktsynchron zum ersten taktgesteuerten Flip-Flop FF1.

Desweiteren weist der elektronische Schaltkreis EC beispiels­ weise ein erstes logisches Vergleichsmittel AND auf, welches im Beispiel der Fig. 1 ein logisches Und-Gatter ist. Diesem ist einerseits das getaktete Vergleichssignal A0 und anderer­ seits das Signal am Ausgang Q2 des zweiten taktgesteuerten Flip-Flops FF2 zugeführt, und bildet ein Änderungen des ana­ logen Spannungssignals UE signalisierendes, erstes binäres Auswertungssignal A<. Im Beispiel der Fig. 1 signalisiert das erste binäre Auswertungssignal A< dabei lediglich positi­ ve Änderungen, d. h. ein Ansteigen des analogen Spannungs­ signals UE.

In einer weiteren Ausführungsform weist der elektronische Schaltkreis EC beispielsweise ein zweites logisches Ver­ gleichsmittel NOR auf, welches im Beispiel der Fig. 1 ein logisches Oder-Nicht-Gatter ist. Diesem ist einerseits das getaktete Vergleichssignal A0 und andererseits das Signal am Ausgang D2 des zweiten taktgesteuerten Flip-Flops FF2 zuge­ führt, und bildet ein Änderungen des analogen Spannungssig­ nals UE signalisierendes, zweites binäres Auswertungssignal A<. Im Beispiel der Fig. 1 signalisiert das erste binäre Auswertungssignal A< dabei lediglich negative Änderungen, d. h. ein Abfallen des analogen Spannungssignals UE.

In einer weiteren, vorteilhaften Ausführungsform weist der elektronische Schaltkreis EC zusätzlich ein drittes logisches Vergleichsmittel OR auf, welches im Beispiel der Fig. 1 ein logisches Oder-Gatter ist. Diesem ist das erste und zweite binäre Auswertungssignal A< und A< zugeführt, und bildet ein betragsmäßige, d. h. positive und negative Änderungen des ana­ logen Spannungssignals UE signalisierendes, drittes binäres Auswertungssignal A<<.

In Fig. 2a ist beispielhaft ein Verlauf des analogen Span­ nungssignals UE dargestellt. In den Fig. 2b, 2c und 2d sind beispielhaft die Verläufe der binären Auswertungssignale dargestellt, welche bestimmte Änderungen des in der Fig. 2a dargestellten analogen Spannungssignals UE signalisieren. Die Fig. 2a bis 2d werden im folgenden zusammen beschrieben.

Das analoge Spannungssignal UE weist im Zeitraum T1 bis T2 einen steil verlaufenden Anstieg E1 auf. Diese positive Ände­ rung des analogen Spannungssignals UE wird in der Fig. 2d durch einen Signalanstieg Al des ersten Auswertungssignals A< signalisiert, d. h. das erste Auswertungssignal A< nimmt für die Zeitdauer des Signalanstiegs A1 den logischen Wert "1" an. Gleichzeitig wird der Anstieg E1 in der Fig. 2c durch einen Signalanstieg A1′ des dritten Auswertungssignals A<< signalisiert.

Im Beispiel der Fig. 2a ist der Anstieg E1 des analogen Spannungssignals UE im Zeitraum T1 bis T2 etwas betragsmäßig größer, als das in Fig. 1 dargestellte analoge Nachlaufsi­ gnal UV im gleichen Zeitraum durch den gleichzeitig hochzäh­ lenden, taktgesteuerten binären Zähler Z ansteigt. Aufgrund der im Ausführungsbeispiel der Fig. 1 erfolgenden Aktivie­ rung des ersten Flip-Flops FF1 und des binären Zählers Z durch steigende bzw. fallende Taktflanken TS bzw. TF des Taktsignals T, erfolgt im Beispiel der Fig. 2c und 2d eine zeitliche Verschiebung des Signalanstiegs A1 bzw. A1′ gegen­ über dem Zeitraum T1 bis T2.

Der in der Fig. 2a dargestellte, sprungartige Abfall E2 des analogen Spannungssignals UE zum Zeitpunkt T3 bewirkt dement­ sprechend einen Signalanstieg A2 des zweiten binären Auswer­ tungssignals A<, welches negative Änderungen des analogen Spannungssignals UE signalisiert. Das in der Fig. 2d darge­ stellte erste binäre Auswertungssignal A< hingegen, welches lediglich positive Änderungen des analogen Spannungssignals UE darstellt, reagiert nicht auf den Spannungsabfalls E2 zum Zeitpunkt T3 und behält den logischen Wert "0" bei.

Obwohl der Vorgang des Abfalls E2 des analogen Spannungssig­ nals UE nur zum Zeitpunkt T3 stattfindet, erfolgt der Signal­ anstieg A2 des zweiten binären Auswertungssignals A< bis zu einem Zeitpunkt T4. Während des Zeitraums T3 bis T4 ist das in Fig. 1 dargestellte analoge Nachlaufsignal UV kleiner als das analoge Spannungssignal UE, so daß das getaktete Ver­ gleichssignal A0 den logischen Wert "0" aufweist. Dadurch er­ folgt ein taktgesteuertes, bitweises Herunterzählen des binä­ ren Zählers Z, wodurch der Spannungswert des analogen Nach­ laufsignals UV abnimmt. Zum Zeitpunkt T4 hat diese wieder an­ nähernd den Wert des analogen Spannungssignals UE erreicht, so daß das zweite binäre Auswertungssignal A< wieder den lo­ gischen Wert "0" annimmt.

Dementsprechend verursacht der in der Fig. 2a dargestellte, zum Zeitpunkt T5 erfolgende sprungartige Anstieg E3 des ana­ logen Spannungssignals UE einen in Fig. 2d dargestellten Signalanstieg A3 des ersten binären Auswertungssignals A< bis zum Zeitpunkt T6.

Aus der Zeitdauer für die ein binäres Auswertungssignal A<, A<< und A< den logischen Wert "1" annimmt, läßt sich somit insbesondere auch eine zusätzliche Aussage treffen, um welche Differenz das analoge Spannungssignal UE zu- oder abgenommen hat.

In der Fig. 2a erfolgt zum Zeitpunkt T7 ein betragsmäßig kleiner Anstieg E4 des analogen Spannungssignals UE, so daß das in der Fig. 2d dargestellte erste binäre Auswertungs­ signal A< nur einen kurzzeitig erfolgenden Signalanstieg A4 aufweist.

Der in Fig. 2a während des Zeitraumes T8 bis T9 dargestellte flach verlaufende Abfall ES des analogen Spannungssignals UE ist derartig flach, daß das in Fig. 1 dargestellte analoge Nachlaufsignal UV nicht bei jedem Takt verringert wird. Das getaktete Vergleichssignal A0, weist dabei beispielsweise ei­ ne Folge der logischen Werte "0, 0, 1" dar, so daß der Span­ nungswert des analogen Nachlaufsignals UV während drei Takten zweimal verringert und einmal wieder erhöht wird. Das in der Fig. 2b dargestellte zweite binäre Auswertungssignal A< weist deshalb eine Folge A5 von aufeinanderfolgenden Signal­ anstiegen auf.

Die in den Fig. 2b und 2d dargestellten Signalanstiege A1 bis A5 des zweiten und des ersten binären Auswertungssignals A< und A< werden durch das in der Fig. 2c dargestellte drit­ te binäre Auswertungssignal A<< mit den synchron verlaufenden Signalanstiegen A1′ bis A5′ "zusammengefaßt", welches be­ tragsmäßige, d. h. positive und negative Änderungen des analo­ gen Spannungssignals UE signalisiert.

Der Vorteil der erfindungsgemäßen Vorrichtung zur binären Auswertung eines analogen Spannungssignals UE liegt insbeson­ dere in der Erzeugung von binären Auswertungssignalen A<, A< und A<<, mittels derer sich eine Änderung des analogen Span­ nungssignals UE bzw. dessen Änderungsrichtung feststellen läßt. Es ist somit möglich, einen digitalisierten Spannungs­ wert des analogen Spannungssignals UE in Form des digitalen Nachlaufwertes UD nur dann z. B. einer nachgeschalteten Pro­ zeßsteuerung zuzuführen, wenn eine Änderung erfaßt werden konnte.

Claims (5)

1. Vorrichtung zur binären Auswertung eines analogen Span­ nungssignals (UE), mit

• a) einem Analogkomparator (K), welcher aus dem analogen Spannungssignal (UE) und einem analogen Nachlaufsignal (UV) ein logisches Vergleichssignal (AI) erzeugt,
• b) einem ersten taktgesteuerten Flip-Flop (FF1), dem das logische Vergleichssignal (AI) zugeführt wird und wel­ ches am Ausgang (Q1) ein getaktetes Vergleichssignal (A0) ausgibt,
• c) einer Nachlaufschaltung (N), welche aus dem getakteten Vergleichssignal (A0) ein dem analogen Spannungssignal (UE) entsprechendes analoges Nachlaufsignal (UV) bildet, und
• d) einem logischen Schaltkreis (EC), welcher aus dem getak­ teten Vergleichssignal (A0) ein binäres Auswertungs­ signal (A<, A<, A<<) bildet, welches Spannungsänderungen des analogen Spannungssignals (UE) signalisiert.

2. Vorrichtung nach Anspruch 1, wobei der logische Schalt­ kreis (EC) aufweist,

• a) ein zweites taktgesteuertes Flip-Flop (FF2), dem das ge­ taktete Vergleichssignal (A0) zugeführt ist, und
• b) ein erstes logisches Vergleichsmittel (AND), insbesonde­ re ein Und-Gatter, dem das getaktete Vergleichssignal (A0) und das Signal am Ausgang (D2) des zweiten taktge­ steuerten Flip-Flops (FF2) zugeführt ist, und welches ein insbesondere positive Änderungen des analogen Span­ nungssignals (UE) signalisierendes, erstes binäres Aus­ wertungssignal (A<) bildet.

3. Vorrichtung nach einem der vorangegangenen Ansprüche, wo­ bei der logische Schaltkreis (EC) aufweist,

• a) ein zweites taktgesteuertes Flip-Flop (FF2), dem das ge­ taktete Vergleichssignal (A0) zugeführt ist, und
• b) ein zweites logisches Vergleichsmittel (NOR), insbeson­ dere ein Oder-Nicht-Gatter, dem das getaktete Ver­ gleichssignal (A0) und das Signal am Ausgang (D2) des zweiten taktgesteuerten Flip-Flops (FF2) zugeführt ist, und welches ein insbesondere negative Änderungen des analogen Spannungssignals (UE) signalisierendes, zweites binäres Auswertungssignal (A<) bildet.

4. Vorrichtung nach den Ansprüchen 2 und 3, wobei der logi­ sche Schaltkreis (EC) ein drittes logisches Vergleichsmittel (OR), insbesondere ein Oder-Gatter aufweist, welchem das er­ ste und zweite binäre Auswertungssignal (A<, A<) zugeführt ist, und welches ein insbesondere betragsmäßige Änderungen des analogen Spannungssignals (UE) signalisierendes, drittes binäres Auswertungssignal (A<<) bildet.

5. Vorrichtung nach einem der vorangegangenen Ansprüche, wo­ bei die Nachlaufschaltung (N) aufweist,

• a) einen taktgesteuerten, binären Zähler (Z), der einen di­ gitalen Nachlaufwert (UD) ausgibt und dem das getaktete Vergleichssignal (A0) zur Vorgabe der Zählrichtung zuge­ führt wird, und
• b) einem Digital-Analog-Wandler (DAC), der aus dem digita­ len Nachlaufwert (UD) das analoge Nachlaufsignal (UV) erzeugt.