WO1998015062A1 - Schaltung zur binären auswertung eines analogen spannungssignals - Google Patents

Schaltung zur binären auswertung eines analogen spannungssignals Download PDF

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WO1998015062A1
WO1998015062A1 PCT/DE1997/002107 DE9702107W WO9815062A1 WO 1998015062 A1 WO1998015062 A1 WO 1998015062A1 DE 9702107 W DE9702107 W DE 9702107W WO 9815062 A1 WO9815062 A1 WO 9815062A1
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signal
analog
voltage signal
circuit
clock
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PCT/DE1997/002107
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French (fr)
Inventor
Michael Cuylen
Original Assignee
Siemens Aktiengesellschaft
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/48—Servo-type converters

Definitions

  • analog measured values are often recorded to calculate the corresponding manipulated variables.
  • the systems to be controlled are scanned, for example, by sensors which supply analog measured values. These are digitized, evaluated and, after the respective manipulated variables have been calculated, passed on to the process to be controlled.
  • the acquisition of the analog measured values takes place in particular by permanent, cyclical scanning of the digitally controlled or regulated processes. Every change in measured values causes a renewed calculation of manipulated or controlled variables, for example by a computer. If a system has a large number of analog measured values to be continuously recorded, their cyclical evaluation permanently requires a correspondingly high computing power.
  • a circuit for displaying periodic electrical signals preferably on an oscillograph, is known from document AT 366 823.
  • An analog sawtooth signal for horizontal deflection and an analog signal derived from the input signal for vertical deflection are fed to the latter as input signals.
  • a trigger circuit acted upon by the input signal to be represented is provided, the output signals of which are delayed by a delay circuit.
  • a device for peak value storage with a storage element and two comparators is known from document DE 31 19 118 AI.
  • the peak value storage device is blocked by a comparator as soon as the input Voltage falls below a predetermined value in relation to the stored output voltage.
  • a circuit for noise suppression of a transducer circuit for use in internal combustion engines is known.
  • the two outputs of the transducer circuit are compared using a comparator.
  • An output flip-flop only takes on the output value of the comparator if it maintains the output value for a predetermined number of sample cycles.
  • a circuit arrangement for broadband transmission networks is known from document DE 32 48 624 C2, which is used for converting a CMI-coded signal into a binary data signal with an associated clock signal.
  • An improvement in the process control can be achieved, for example, by evaluating only those analog measured values which have actually changed compared to the previous measured value. This is associated with the problem of detecting the occurrence of a change quickly and reliably.
  • the entirety of the new digitized measured values is compared cyclically, in each case via digital comparators, with the corresponding stored old digitized measured values, which date back.
  • each bit of a new measured value is compared with the corresponding one of the old one by the digital comparators.
  • twelve logical bit comparisons via twelve internal individual comparators are required for each measured value.
  • a further disadvantage is that a correspondingly designed storage element is required for storing at least one “set” of old measured values, so that additional hardware expenditure and further program steps are necessary in order to compare the new measured values in the following
  • the invention is based on the object of specifying a circuit-based solution with a minimal circuit outlay compared to the prior art listed above.
  • the invention is achieved with the circuit for binary evaluation of an analog voltage signal specified in claim 1.
  • the advantage of the circuit according to the invention is seen in the generation of binary evaluation signals, by means of which a change in an analog voltage signal or its change direction can be determined. It is therefore possible lent to supply a digitized voltage value of the analog voltage signal to a downstream process control, for example, only when a change could be detected. As a result, for example, a computer required for process control can be relieved considerably.
  • the generation of a binary evaluation signal which signals a change in the analog voltage signal, can advantageously take place without any program-related components, such as a computer program. According to the invention, there is therefore a direct and advantageous rapid generation of binary evaluation signals.
  • circuit according to the invention has no complex semiconductor memories or digital comparators for intermediate storage or comparison of measured values and can advantageously be integrated into a semiconductor circuit.
  • FIG. 1 shows an example of a circuit diagram of the circuit according to the invention with binary evaluation signals for signaling positive, negative and absolute changes in an analog voltage signal
  • 2a shows an example of a curve of the analog voltage signal
  • 2b shows an example of the course of the second binary evaluation signal, which signals negative changes in the analog voltage signal shown in FIG. 2a
  • FIG. 2c shows an example of the course of the third binary evaluation signal, which signals changes in the amount of the analog voltage signal shown in FIG. 2a, and
  • FIG. 2d shows an example of the course of the first binary evaluation signal, which signals positive changes in the analog voltage signal shown in FIG. 2a.
  • FIG. 1 shows an example of the circuit diagram of a circuit according to the invention for binary evaluation of an analog voltage signal UE.
  • the circuit according to the invention has an analog comparator K, which generates a logic comparison signal AI from the analog voltage signal UE and an analog tracking signal UV.
  • the analog voltage signal UE is preferably fed to the non-inverting input of the analog comparator K, while the analog tracking signal UV is fed to the inverting input of the analog comparator K.
  • the analog comparator K thus outputs a logical comparison signal AI with the value "1".
  • the voltage signal UE is smaller than the tracking signal UV, becomes a logical comparison signal AI the
  • the circuit according to the invention has a first clock-controlled flip-flop FFl with an input Dl and an output Ql.
  • the input Dl is the logical comparison signal AI supplied.
  • the clock-controlled flip-flop FF1 outputs a clocked comparison signal AO at the output Q1.
  • the clocked comparison signal AO thus behaves clock-synchronously with the clock-controlled flip-flop FF1.
  • an analog follow-up signal UV corresponding to the analog voltage signal UE and fed back to the analog comparator K can be formed from the clocked comparison signal AO.
  • the analog tracking signal UV approximately corresponds to the voltage value of the analog voltage signal UE, so that even small changes in the analog voltage signal UE can be detected by the analog comparator K.
  • the tracking circuit N tracks the voltage value of the tracking signal UV in such a way that it again corresponds approximately to that of the analog voltage signal UE.
  • the follow-up circuit N has a clock-controlled binary counter Z, which outputs a digital follow-up value UD with binary digits D1 to Dn and to which the clocked comparison signal AO is supplied for specifying the counting direction.
  • the value of the digital tracking value UD is changed by one bit at a time.
  • the value of the digital tracking value UD is increased by one bit or decreased by one bit.
  • the clock-controlled binary counter Z increases the value of the digital tracking value UD clock-controlled by one bit when the comparison signal AO has a logic value of “1”. If the comparison signal AO has a value of “0”, the binary value decreases Counter Z the value of the digital tracking value UD clock-controlled by one bit.
  • the analog after-run signal UV fed back to the analog comparator K can be generated from the digital run-on value UD.
  • the arrangement of the analog comparator K, the first clock-controlled flip-flop FF1 and the follow-up circuit N is comparable to a control loop with feedback.
  • the tracking circuit N continuously approaches the value of the digital tracking value UD step by step, i.e. bit by bit to the analog voltage signal UE.
  • the analog follow-up signal UV is accordingly gradually approximated to the instantaneous voltage value of the analog voltage signal UE.
  • the level of such a smallest “voltage level” of the analog tracking signal UV is determined by the analog voltage value which is assigned to a bit of the digital tracking value UD.
  • the voltage value of the analog tracking signal UV fluctuates in cycles by the amount of a "bit", ie the analog follow-up signal UV is alternately smaller or larger than the analog voltage signal UE in cycles.
  • the amount of a "bit” is the analog voltage value corresponding to a bit of the digital follow-up value UD. Due to the fact that the analog follow-up signal UV is alternately smaller or larger than the analog voltage signal UE, the clocked comparison signal AO thus has a cyclically changing sequence of the logical values “0” and “1”. This is also referred to as "toggling" of the clocked comparison signal AO, which in the circuit according to the invention in steady state occurs in the event that the analog voltage signal UE is constant.
  • the first clock-controlled flip-flop FF1 and the clock-controlled binary counter Z are activated, for example, by alternating clock edges TS or TF of a clock signal T generated by an oscillator 0.
  • the activation of the first clock-controlled flip-flop FF1 takes place in particular with a rising clock edge TS of the clock signal T and the activation of the binary counter Z with a falling clock edge TF of the clock signal T.
  • the analog tracking signal UV is smaller than the analog voltage signal UE, there is the analog comparator K outputs a logic comparison signal AI with the value "1". With the next positive clock edge TS, the output Q1 of the first clock-controlled flip-flop FF1 is set to "1".
  • the clocked comparison signal AO thus has the value "1", so that on the following falling clock edge TF the clock-controlled binary counter Z increases the digital lag value UD by one bit.
  • the analog lag signal UV thus takes a higher analog value corresponding to the voltage value of a bit Voltage value, so that the lag signal UV is greater than the voltage signal UE if the latter has remained constant.
  • the analog comparator K now forms a logic comparison signal AI of the value "0".
  • the clocked comparison signal AO On the following rising clock edge TS, this value "0" is applied by the first, clock-controlled flip-flop FFl from input Dl to output Ql, so that the clocked comparison signal AO also assumes the value "0" and the clock-controlled, binary counter Z contributes the following falling clock edge TF the value of the digital lag value UD again decreased by one bit.
  • the follow-up signal UV is again smaller than the voltage signal UE if the latter has remained constant.
  • the clocked comparison signal AO thus already contains the information as to whether there is a voltage change in the analog voltage signal UE. In the event that this is constant, the clocked comparison signal AO has a clock-wise changing sequence of the logical values "0" and "1".
  • the clock ratio of the clocked comparison signal AO then has an average of 50%. If, on the other hand, the analog voltage signal UE is rising or falling, the clocked comparison signal AO has an increased number of logic values “1” or “0”. If the analog voltage signal UE rises or falls permanently, the clocked comparison signal AO even has only a sequence of the logical values “1” or “0”.
  • the circuit according to the invention has an electronic circuit EC, which forms a binary evaluation signal A>, A ⁇ or A ⁇ > from the clocked comparison signal AO, which signals changes in the analog voltage signal UE.
  • the electronic circuit EC has a second clock-controlled flip-flop FF2 with an input D2 and an output Q2, the clocked comparison signal AO being fed to the input D2.
  • the second clock-controlled flip-flop FF2 preferably works in synchronism with the first clock-controlled flip-flop FF1.
  • the electronic circuit EC has, for example, a first logic comparison means AND, which in the example in FIG. 1 is a logic AND gate.
  • a first logic comparison means AND which in the example in FIG. 1 is a logic AND gate.
  • This is supplied with the clocked comparison signal AO on the one hand and the signal at the output Q2 of the second clock-controlled flip-flop FF2 on the other hand, and forms a first binary signal which signals changes in the analog voltage signal UE Evaluation signal A>.
  • the first binary evaluation signal A> only signals positive changes, ie an increase in the analog voltage signal UE.
  • the electronic circuit EC has, for example, a second logic comparison means NOR, which in the example of FIG. 1 is a logic OR-not gate.
  • NOR logic OR-not gate
  • This is supplied with the clocked comparison signal AO on the one hand and the signal at the output D2 of the second clock-controlled flip-flop FF2 on the other, and forms a second binary evaluation signal A ⁇ signaling changes in the analog voltage signal UE.
  • the electronic circuit EC additionally has a third logic comparison means OR, which in the example in FIG. 1 is a logic OR gate.
  • FIG. 2a A curve of the analog voltage signal UE is shown as an example in FIG. 2a.
  • FIGS. 2b, 2c and 2d exemplarily show the curves of the binary evaluation signals which signal certain changes in the analog voltage signal UE shown in FIG. 2a. Figures 2a to 2d are described together below.
  • the analog voltage signal UE has a steep rise E1 in the period T1 to T2.
  • This positive change tion of the analog voltage signal UE is signaled in FIG. 2d by a signal increase AI of the first evaluation signal A>, ie the first evaluation signal A> assumes the logical value "1" for the duration of the signal increase AI.
  • the increase El in the figure 2c signaled by a signal increase AI 'of the third evaluation signal A ⁇ >.
  • the increase E1 in the analog voltage signal UE in the period T1 to T2 is somewhat larger in magnitude than the analog follow-up signal UV shown in FIG. 1 increases in the same period due to the clock-controlled binary counter Z which is simultaneously counting up. Due to the activation of the first flip-flop FF1 and the binary counter Z in the exemplary embodiment in FIG. 1 due to rising or falling clock edges TS or TF of the clock signal T, the signal increase AI is shifted over time in the example of FIGS. 2c and 2d or AI 'compared to the period Tl to T2.
  • the sudden drop E2 of the analog voltage signal UE at time T3 shown in FIG. 2a accordingly causes a signal rise A2 of the second binary evaluation signal A ⁇ , which signals negative changes in the analog voltage signal UE.
  • the first binary evaluation signal A> shown in FIG. 2d on the other hand, which only represents positive changes in the analog voltage signal UE, does not react to the voltage drop E2 at time T3 and maintains the logic value “0”.
  • the process of the drop E2 of the analog voltage signal UE only takes place at the time T3, the signal rise A2 of the second binary evaluation signal A ⁇ takes place up to a time T4.
  • the analog follow-up signal UV shown in FIG. 1 is less than the analog voltage signal UE, so that the clocked comparison signal AO has the logical value "0".
  • it has approximately the same value Value of the analog voltage signal UE reached, so that the second binary evaluation signal A ⁇ again assumes the logical value "0".
  • the sudden increase E3 of the analog voltage signal UE shown in FIG. 2a at time T5 causes a signal increase A3 of the first binary evaluation signal A> shown in FIG. 2d up to time T6.
  • FIG. 2a there is a small increase E4 in the analog voltage signal UE at time T7, so that the first binary evaluation signal A> shown in FIG. 2d only has a brief signal increase A4.
  • Tracking signal UV is not reduced with every cycle.
  • the clocked comparison signal AO for example, represents a sequence of the logical values “0, 0, 1”, so that the voltage value of the analog follow-up signal UV is reduced twice during three clocks and increased again once Figure 2b shown second binary evaluation signal A ⁇ therefore has a sequence A5 of successive signal increases.
  • the signal increases AI to A5 of the second and the first binary evaluation signal A ⁇ and A> shown in FIGS. 2b and 2d are combined by the third binary evaluation signal A ⁇ > shown in FIG. 2c with the synchronous signal increases AI 'to A5' " ", which signals the amount, ie positive and negative changes, of the analog voltage signal UE.
  • the advantage of the circuit according to the invention for binary evaluation of an analog voltage signal UE lies in particular in the generation of binary evaluation signals A ⁇ , A> and
  • a ⁇ > by means of which a change in the analog voltage signal UE or its change direction can be determined. It is thus possible to only digitize a digitized voltage value of the analogue voltage signal UE in the form of the digital tracking value UD, e.g. a downstream process control if a change could be detected.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Measurement Of Current Or Voltage (AREA)

Abstract

Die erfindungsgemäße Schaltung weist einen Analogkomparator (K), welcher aus dem analogen Spannungssignal (UE) und einem analogen Nachlaufsignal (UV) ein logisches Vergleichssignal (AI) erzeugt, ein erstes taktgesteuertes Flip-Flop (FF1), dem das logische Vergleichssignal (AI) zugeführt wird und welches am Ausgang (Q1) ein getaktetes Vergleichssignal (AO) ausgibt, eine Nachlaufschaltung (N), welche aus dem getakteten Vergleichssignal (AO) ein dem analogen Spannungssignal (UE) entsprechendes analoges Nachlaufsignal (UV) bildet, und einen logischen Schaltkreis (EC) auf, welcher aus dem getakteten Vergleichssignal (AO) ein binäres Auswertungssignal (A>, A<, A<>) bildet, welches Spannungsänderungen des analogen Spannungssignals (UE) signalisiert. Der Vorteil liegt in der Erzeugung von binären Auswertungssignalen, mittels derer sich eine Änderung eines analogen Spannungssignals bzw. deren Änderungsrichtung feststellen läßt. Es ist somit möglich, einen digitalisierten Spannungswert des analogen Spannungssignals nur dann z.B. einer nachgeschalteten Prozeßsteuerung zuzuführen, wenn eine Änderung erfaßt werden konnte.

Description

Beschreibung
Schaltung zur binären Auswertung eines analogen Spannungssignals
In digital gesteuerten oder geregelten Prozessen werden häufig analoge Meßwerte zur Berechnung der entsprechenden Stellgrößen erfaßt. Hierzu werden die zu regelnden Systeme beispielsweise durch Sensoren abgetastet, welche analoge Meßwer- te liefern. Diese werden digitalisiert, ausgewertet und nach Berechnung der jeweiligen Stellgrößen an den zu regelnden Prozeß weitergegeben.
Die Erfassung der analogen Meßwerte erfolgt hierzu insbeson- dere durch eine permanente, zyklische Abtastung der digital gesteuerten oder geregelten Prozesse. Jede Veränderung von Meßwerten verursacht eine erneute Berechnung von Stell- bzw. Regelgrößen, beispielsweise durch einen Rechner. Weist ein System dabei eine große Anzahl ständig zu erfassender analo- ger Meßwerte auf, erfordert deren zyklische Auswertung permanent eine entsprechend hohe Rechenleistung.
Aus dem Dokument AT 366 823 ist eine Schaltung zur Darstellung periodischer elektrischer Signale bevorzugt auf einem Oszillographen bekannt. Diesem sind als Eingangssignale ein analoges Sägezahnsignal zur horizontalen Ablenkung und ein vom Eingangssignal abgeleitetes analoges Signal zur vertikalen Ablenkung zugeführt. Damit auch noch hochfrequente periodische elektrische Signale darstellbar sind, ist eine vom darzustellenden Eingangssignal beaufschlagte Triggerschaltung vorgesehen, deren Ausgangssignale durch eine Verzögerungsschaltung verzögert werden.
Aus dem Dokument DE 31 19 118 AI ist eine Vorrichtung zur Spitzenwertspeicherung mit einem Speicherglied und zwei Kom- paratoren bekannt. Dabei wird die Spitzenwertspeichervorrich- tung durch einen Komparator gesperrt, sobald die Eingangs- Spannung im Verhältnis zur gespeicherten AusgangsSpannung einen vorgegebenen Wert unterschreitet.
Aus dem Dokument GB 2 141 243 A ist eine Schaltung zur Rausch-Entstörung eines Transducer-Schaltkreises zur Verwendung bei Verbrennungsmotoren bekannt. Die zwei Ausgänge des Transducer-Schaltkreises werden über einen Komparator verglichen. Dabei übernimmt ein Ausgangs-Flip-Flop nur dann den Ausgangswert des Komparators, wenn dieser den Ausganswert ei- ne vorgegebene Anzahl von Samplezyklen beibehält.
Aus dem Dokument DE 32 48 624 C2 ist eine Schaltungsanordnung für Breitbandübertragunsnetze bekannt, welche zur Umwandlung eines CMI-codierten Signals in ein binäres Datensignal mit einem zugehörigen Taktsignal dient.
Eine Verbesserung der Prozeßsteuerung läßt sich beispielsweise dadurch erreichen, daß nur solche analogen Meßwerte ausgewertet werden, welche sich gegenüber dem zeitlich zurücklie- genden Meßwert tatsächlich verändert haben. Damit ist das Problem verbunden, das Auftreten einer Änderung schnell und sicher zu erfassen.
Bei gebräuchlichen Digitalisierungsverfahren analoger Span- nungen wie beispielsweise den sogenannten „Dual- (Quad) Slope- " und „Sukzessive Approximations-" Verfahren oder bei sogenannten „Flash-Konvertern" ist aber eine Erfassung nur der Meßwerte, welche sich geändert haben, nicht ohne zusätzlichen schaltungstechnischen Aufwand möglich.
Zur zyklischen Ermittlung lediglich der Meßwerte, welche sich bezüglich der letzten Meßwert-Erfassung verändert haben, sind permanent alle Meßwerte nach der Digitalisierung jeweils mit dem entsprechenden, zeitlich zurückliegenden Meßwert zu ver- gleichen. Hierzu sind insbesondere programm- oder schaltungstechnisch basierte Lösungen notwendig. Bei programmtechnisch basierten Lösungen erfolgt der Vergleich zwischen einem alten und neuen digitalisierten Meßwert, und somit die Erkennung von Veränderungen, über eine permanente Subtraktion von Meßwerten im Raster des Abtastzyklusses .
Bei einer schaltungstechnisch basierten Lösung wird die Gesamtheit der neuen digitalisierten Meßwerte zyklisch jeweils über Digitalkomparatoren mit den entsprechenden gespeicherten, zeitlich zurückliegenden alten digitalisierten Meßwerten verglichen. Dabei wird pro Meßwert durch die Digitalkomparatoren jedes Bit eines neuen Meßwertes mit dem entsprechenden des alten verglichen. Z. B. bei zwölfstelligen binären Meßwerten sind somit pro Meßwert zwölf logische Bitvergleiche über zwölf interne Einzelkomparatoren erforderlich.
Weiterhin nachteilig ist es, daß ein entsprechend ausgelegtes Speicherelement zur Speicherung wenigstens eines „Satzes" alter Meßwerte benötigt wird, so daß ein zusätzlicher Hardwareaufwand und ferner zusätzliche Programmschritte notwendig sind, um die neuen Meßwerte für den Vergleich im folgenden
Prozeßzyklus abzuspeichern.
Der Erfindung liegt die Aufgabe zugrunde, eine schaltungstechnisch basierte Lösung mit einem gegenüber dem oben aufge- führten Stand der Technik minimalen Schaltungsaufwand angzugeben .
Die Erfindung wird gelöst mit der im Anspruch 1 angegebenen Schaltung zur binären Auswertung eines analogen Spannungs- signals.
Der Vorteil der erfindungsgemäßen Schaltung wird in der Erzeugung von binären Auswertungssignalen gesehen, mittels derer sich eine Änderung eines analogen Spannungssignals bzw. deren Änderungsrichtung feststellen läßt. Es ist somit mög- lieh, einen digitalisierten Spannungswert des analogen Span- nungssignals nur dann z.B. einer nachgeschalteten Prozeßsteuerung zuzuführen, wenn eine Änderung erfaßt werden konnte. Dadurch ist beispielsweise ein für die Prozeßsteuerung erforderlicher Rechner erheblich entlastbar.
Vorteilhaft kann die Erzeugung eines binären Auswertungssignals, welches eine Änderung des analogen Spannungssignals signalisiert ohne programmtechnische Komponenten, wie bei- spielswe.ise ein Computerprogramm erfolgen. Erfindungsgemäß liegt somit eine direkte und vorteilhafte schnelle Erzeugung von binären AuswertungsSignalen vor.
Ein weiterer Vorteil ist es, daß die erfindungsgemäße Schal- tung keine aufwendigen Halbleiterspeicher oder Digitalkompa- ratoren zur Zwischenspeicherung oder Vergleich von Meßwerten aufweist und sich vorteilhaft in eine Halbleiterschaltung integrieren läßt.
Weitere vorteilhafte Ausführungsformen der Erfindung sind in den entsprechenden Unteransprüchen angegeben.
Die Erfindung wird desweiteren anhand des in den nachfolgenden kurz angeführten Figuren dargestellten Ausführungsbei- spieles weiter erläutert. Dabei zeigt:
FIG 1 beispielhaft ein Schaltbild der erfindungsgemäßen Schaltung mit binären Auswertungssignalen zur Signalisierung von positiven, negativen und betrags- mäßigen Änderungen eines analogen Spannungssignals,
FIG 2a beispielhaft einen Verlauf des analogen Spannungssignals, FIG 2b beispielhaft den Verlauf des zweiten binären Auswertungssignals, welches negative Änderungen des in der Figur 2a dargestellten analogen Spannungssignals signalisiert,
FIG 2c beispielhaft den Verlauf des dritten binären Auswertungssignals, welches betragsmäßige Änderungen des in der Figur 2a dargestellten analogen Spannungssignals signalisiert, und
FIG 2d beispielhaft den Verlauf des ersten binären Auswertungssignals, welches positive Änderungen des in der Figur 2a dargestellten analogen Spannungssignals signalisiert.
In der Figur 1 ist beispielhaft das Schaltbild einer erfindungsgemäßen Schaltung zur binären Auswertung eines analogen Spannungssignals UE dargestellt. Die erfindungsgemäße Schaltung weist dabei einen Analogkomparator K auf, welcher aus dem analogen Spannungssignal UE und einem analogen Nachlauf- signal UV ein logisches Vergleichssignal AI erzeugt. Vorzugsweise ist dabei das analoge Spannungssignal UE dem nichtin- vertierenden Eingang des Analogkomparators K zugeführt, während das analoge Nachlaufsignal UV dem invertierenden Eingang des Analogkomparators K zugeführt ist. Für den Fall, daß das analoge Spannungssignal UE größer ist als das analoge Nachlaufsignal UV, gibt der Analogkomparator K somit ein logisches Vergleichssignal AI der Wertigkeit „1" aus. Für den Fall, daß das Spannungssignal UE kleiner ist als das Nach- laufsignal UV, wird ein logisches Vergleichssignal AI der
Wertigkeit „0" gebildet.
Desweiteren weist die erfindungsgemäße Schaltung ein erstes taktgesteuertes Flip-Flop FFl mit einem Eingang Dl und einem Ausgang Ql auf. Dem Eingang Dl ist das logische Vergleichs- signal AI zugeführt. Am Ausgang Ql gibt das taktgesteuerte Flip-Flop FFl dabei ein getaktetes Vergleichssignal AO aus. Das getaktete Vergleichssignal AO verhält sich somit taktsynchron zum taktgesteuerten Flip-Flop FFl.
Mittels einer NachlaufSchaltung N ist aus dem getakteten Vergleichssignal AO ein dem analogen Spannungssignal UE entsprechendes, und zum Analogkomparator K rückgeführtes, analoges Nachlaufsignal UV bildbar. Das analoge Nachlaufsignal UV ent- spricht dabei im eingeschwungenen Zustand von Analogkomparator K, taktgesteuertem Flip-Flop FFl und NachlaufSchaltung N annähernd dem Spannungswert des analogen Spannungssignals UE, so daß bereits kleine Änderungen des analogen Spannungssig- nals UE durch den Analogkomparator K detektierbar sind. Bei Änderungen des analogen Spannungssignals UE führt die Nachlaufschaltung N den Spannungswert des Nachlaufsignal UV derartig nach, daß dieser wieder annähernd dem des analogen Spannungssignals UE entspricht.
Im Ausführungsbeispiel der Figur 1 dargestellten Schaltbild der erfindungsgemäßen Schaltung weist die NachlaufSchaltung N einen taktgesteuerten, binären Zähler Z auf, der einen digitalen Nachlaufwert UD mit Binärstellen Dl bis Dn ausgibt und dem das getaktete Vergleichssignal AO zur Vorgabe der Zähl- richtung zugeführt wird. Bei dem in der Figur 1 dargestellten Zähler Z wird dabei taktweise die Wertigkeit des digitalen Nachlaufwerts UD jeweils um ein Bit verändert. In Abhängigkeit von dem getakteten Vergleichssignal AO wird die Wertigkeit des digitalen Nachlaufwerts UD dabei um ein Bit erhöht oder um ein Bit erniedrigt. Im Beispiel der Figur 1 erhöht der taktgesteuerte, binäre Zähler Z bei einem logischen Wert des Vergleichssignals AO von „1" die Wertigkeit des digitalen Nachlaufwerts UD taktgesteuert um ein Bit. Bei einer Wertigkeit des Vergleichssignals AO von „0" erniedrigt der binäre Zähler Z die Wertigkeit des digitalen Nachlaufwerts UD taktgesteuert um ein Bit.
Durch einen Digital-Analog-Wandler DAC ist aus dem digitalen Nachlaufwert UD das dem Analogkomparator K rückgeführte, analoge Nachlaufsignal UV erzeugbar. Die Anordnung des Analogkomparators K, dem ersten taktgesteuerten Flip-Flop FFl und der NachlaufSchaltung N ist dabei mit einem Regelkreis mit Rückführung vergleichbar. Über die Rückführung des analogen Nachlaufsignals UV nähert die NachlaufSchaltung N kontinuierlich die Wertigkeit des digitalen Nachlaufwertes UD stufenweise, d.h. bitweise an das analoge Spannungssignal UE an. Dabei wird das analoge Nachlaufsignal UV dementsprechend stufenweise dem momentanen Spannungswert des analogen Spannungs- signals UE angenähert. Die Höhe einer derartigen kleinsten „Spannungsstufe" des analogen Nachlaufsignals UV ist dabei durch den analogen Spannungswert bestimmt, welcher einem Bit des digitalen Nachlaufwerts UD zugeordnet ist.
Für den Fall, daß das analoge Spannungssignal UE konstant und das System eingeschwungen ist, d.h. der Spannungswert des analogen Nachlaufsignals UV annähernd dem des Spannungssig- nals UE entspricht, so schwankt der Spannungswert des analogen Nachlaufsignals UV taktweise um den Betrag eines „Bits", d.h. das analoge Nachlaufsignal UV ist taktweise abwechselnd kleiner oder größer als das analoge Spannungssignal UE . Der Betrag eines „Bits" ist hierbei der einem Bit des digitalen Nachlaufwerts UD entsprechenden analogen Spannungswert. Dadurch, daß das analoge Nachlaufsignal UV taktweise abwech- selnd kleiner oder größer als das analoge Spannungssignal UE weist das getaktete Vergleichssignal AO somit eine taktweise wechselnde Folge der logischen Werte „0" und „1" auf. Dies wird auch als „Toggeln" des getakteten Vergleichssignals AO bezeichnet, welches bei der erfindungsgemäßen Schaltung im eingeschwungenen Zustand für den Fall auftritt, daß das analoge Spannungssignal UE konstant ist.
Im Ausführungsbeispiel der Figur 1 wird einerseits das erste taktgesteuerte Flip-Flop FFl, sowie andererseits der taktgesteuerte binäre Zähler Z beispielsweise durch wechselnde Taktflanken TS bzw. TF eines durch einen Oszillator 0 erzeugten Taktsignals T aktiviert. Dabei erfolgt die Aktivierung des ersten taktgesteuerten Flip-Flops FFl insbesondere bei einer steigenden Taktflanke TS des Taktsignals T und die Aktivierung des binären Zählers Z bei einer fallenden Taktflanke TF des Taktsignals T. Ist beispielsweise das analoge Nachlaufsignal UV kleiner das analoge Spannungssignal UE, so gibt der Analogkomparator K ein logisches Vergleichssignal AI der Wertigkeit „1" aus. Mit der nächsten positiven Taktflanke TS wird somit der Ausgang Ql des ersten taktgesteuerten Flip- Flops FFl auf „1" gesetzt. Das getaktete Vergleichssignal AO weist somit die Wertigkeit „1" auf, so daß bei der folgenden fallenden Taktflanke TF der taktgesteuerte, binäre Zähler Z den digitalen Nachlaufwert UD um ein Bit erhöht. Das analoge Nachlaufsignal UV nimmt somit eine dem Spannungswert eines Bits entsprechenden höheren analogen Spannungswert ein, so daß das Nachlaufsignal UV größer als das Spannungssignal UE wird, falls letztere konstant geblieben ist. Der Analogkompa- rator K bildet nun ein logisches Vergleichssignal AI der Wertigkeit „0". Bei der folgenden steigenden Taktflanke TS wird dieser Wert „0" vom ersten, taktgesteuerten Flip-Flop FFl vom Eingang Dl an den Ausgang Ql gelegt, so daß das getaktete Vergleichssignal AO ebenfalls die Wertigkeit „0" einnimmt und der taktgesteuerte, binäre Zähler Z bei der folgenden fallenden Taktflanke TF die Wertigkeit des digitalen Nachlaufwerts UD wieder um ein Bit erniedrigt. Das Nachlaufsignal UV wird damit wieder kleiner als das Spannungssignal UE, falls letztere weiterhin konstant geblieben ist. Erfindungsgemäß beinhaltet somit bereits das getaktete Vergleichssignal AO die Information, ob eine Spannungsänderung des analogen Spannungssignals UE erfolgt. Für den Fall, daß diese konstant ist, weist das getaktete Vergleichssignal AO eine taktweise wechselnde Folge der logischen Werte „0" und „1" auf. Das Taktverhältnis des getakteten Vergleichssignal AO weist dann im zeitlichen Mittel 50% auf. Befindet sich das analoge Spannungssignal UE dagegen im Steigen bzw. im Fallen, so weist das getaktete Vergleichssignal AO eine erhöhte An- zahl der logischen Werte „1" bzw. „0" auf. Bei permanent stark steigendem bzw. fallendem analogen Spannungssignal UE weist das getaktete Vergleichssignal AO sogar ausschließlich eine Folge der logischen Werte „1" bzw. „0" auf.
Zur weiteren Auswertung des getakteten Vergleichssignals AO weist die erfindungsgemäße Schaltung einen elektronischen Schaltkreis EC auf, welcher aus dem getakteten Vergleichssignal AO ein binäres Auswertungssignal A>, A< bzw. A<> bildet, welches Änderungen des analogen Spannungssignals UE si- gnalisiert.
Im Ausführungsbeispiel der Figur 1 weist der elektronische Schaltkreis EC ein zweites taktgesteuertes Flip-Flop FF2 mit einem Eingang D2 und einem Ausgang Q2 auf, wobei das getakte- te Vergleichssignal AO dem Eingang D2 zugeführt ist. Das zweite taktgesteuerte Flip-Flop FF2 arbeitet dabei vorzugsweise taktsynchron zum ersten taktgesteuerten Flip-Flop FFl.
Desweiteren weist der elektronische Schaltkreis EC beispiels- weise ein erstes logisches Vergleichsmittel AND auf, welches im Beispiel der Figur 1 ein logisches Und-Gatter ist. Diesem ist einerseits das getaktete Vergleichssignal AO und andererseits das Signal am Ausgang Q2 des zweiten taktgesteuerten Flip-Flops FF2 zugeführt, und bildet ein Änderungen des ana- logen Spannungssignals UE signalisierendes, erstes binäres Auswertungssignal A> . Im Beispiel der Figur 1 signalisiert das erste binäre Auswertungssignal A> dabei lediglich positive Änderungen, d.h. ein Ansteigen des analogen Spannungs- signals UE .
In einer weiteren Ausführungsform weist der elektronische Schaltkreis EC beispielsweise ein zweites logisches Vergleichsmittel NOR auf, welches im Beispiel der Figur 1 ein logisches Oder-Nicht-Gatter ist. Diesem ist einerseits das getaktete Vergleichssignal AO und andererseits das Signal am Ausgang D2 des zweiten taktgesteuerten Flip-Flops FF2 zugeführt, und bildet ein Änderungen des analogen Spannungssig- nals UE signalisierendes, zweites binäres Auswertungssignal A< . Im Beispiel der Figur 1 signalisiert das erste binäre Auswertungssignal A< dabei lediglich negative Änderungen, d.h. ein Abfallen des analogen Spannungssignals UE.
In einer weiteren, vorteilhaften Ausführungsform weist der elektronische Schaltkreis EC zusätzlich ein drittes logisches Vergleichsmittel OR auf, welches im Beispiel der Figur 1 ein logisches Oder-Gatter ist. Diesem ist das erste und zweite binäre Auswertungssignal A> und A< zugeführt, und bildet ein betragsmäßige, d.h. positive und negative Änderungen des analogen Spannungssignals UE signalisierendes, drittes binäres Auswertungssignal A<> .
In Figur 2a ist beispielhaft ein Verlauf des analogen Spannungssignals UE dargestellt. In den Figuren 2b, 2c und 2d sind beispielhaft die Verläufe der binären Auswertungssignale dargestellt, welche bestimmte Änderungen des in der Figur 2a dargestellten analogen Spannungssignals UE signalisieren. Die Figuren 2a bis 2d werden im folgenden zusammen beschrieben.
Das analoge Spannungssignal UE weist im Zeitraum Tl bis T2 einen steil verlaufenden Anstieg El auf. Diese positive Ände- rung des analogen Spannungssignals UE wird in der Figur 2d durch einen Signalanstieg AI des ersten Auswertungssignals A> signalisiert, d.h. das erste Auswertungssignal A> nimmt für die Zeitdauer des Signalanstiegs AI den logischen Wert „1" an. Gleichzeitig wird der Anstieg El in der Figur 2c durch einen Signalanstieg AI' des dritten Auswertungssignals A<> signalisiert .
Im Beispiel der Figur 2a ist der Anstieg El des analogen Spannungssignals UE im Zeitraum Tl bis T2 etwas betragsmäßig größer, als das in Figur 1 dargestellte analoge Nachlaufsi- gnal UV im gleichen Zeitraum durch den gleichzeitig hochzählenden, taktgesteuerten binären Zähler Z ansteigt. Aufgrund der im Ausführungsbeispiel der Figur 1 erfolgenden Aktivie- rung des ersten Flip-Flops FFl und des binären Zählers Z durch steigende bzw. fallende Taktflanken TS bzw. TF des Taktsignals T, erfolgt im Beispiel der Figuren 2c und 2d eine zeitliche Verschiebung des Signalanstiegs AI bzw. AI' gegenüber dem Zeitraum Tl bis T2.
Der in der Figur 2a dargestellte, sprungartige Abfall E2 des analogen Spannungssignals UE zum Zeitpunkt T3 bewirkt dementsprechend einen Signalanstieg A2 des zweiten binären Auswertungssignals A<, welches negative Änderungen des analogen Spannungssignals UE signalisiert. Das in der Figur 2d dargestellte erste binäre Auswertungssignal A> hingegen, welches lediglich positive Änderungen des analogen Spannungssignals UE darstellt, reagiert nicht auf den Spannungsabf lls E2 zum Zeitpunkt T3 und behält den logischen Wert „0" bei.
Obwohl der Vorgang des Abfalls E2 des analogen Spannungssignals UE nur zum Zeitpunkt T3 stattfindet, erfolgt der Signal- anstieg A2 des zweiten binären Auswertungssignals A< bis zu einem Zeitpunkt T4. Während des Zeitraums T3 bis T4 ist das in Figur 1 dargestellte analoge Nachlaufsignal UV kleiner als das analoge Spannungssignal UE, so daß das getaktete Vergleichssignal AO den logischen Wert „0" aufweist. Dadurch erfolgt ein taktgesteuertes, bitweises Herunterzählen des binären Zählers Z, wodurch der Spannungswert des analogen Nach- laufsignals UV abnimmt. Zum Zeitpunkt T4 hat diese wieder annähernd den Wert des analogen Spannungssignals UE erreicht, so daß das zweite binäre Auswertungssignal A< wieder den logischen Wert „0" annimmt.
Dementsprechend verursacht der in der Figur 2a dargestellte, zum Zeitpunkt T5 erfolgende sprungartige Anstieg E3 des analogen Spannungssignals UE einen in Figur 2d dargestellten Signalanstieg A3 des ersten binären Auswertungssignals A> bis zum Zeitpunkt T6.
Aus der Zeitdauer für die ein binäres Auswertungssignal A<, A<> und A> den logischen Wert „1" annimmt, läßt sich somit insbesondere auch eine zusätzliche Aussage treffen, um welche Differenz das analoge Spannungssignal UE zu- oder abgenommen hat.
In der Figur 2a erfolgt zum Zeitpunkt T7 ein betragsmäßig kleiner Anstieg E4 des analogen Spannungssignals UE, so daß das in der Figur 2d dargestellte erste binäre Auswertungs- signal A> nur einen kurzzeitig erfolgenden Signalanstieg A4 aufweist.
Der in Figur 2a während des Zeitraumes T8 bis T9 dargestellte flach verlaufende Abfall E5 des analogen Spannungssignals UE ist derartig flach, daß das in Figur 1 dargestellte analoge
Nachlaufsignal UV nicht bei jedem Takt verringert wird. Das getaktete Vergleichssignal AO, weist dabei beispielsweise eine Folge der logischen Werte „0, 0, 1" dar, so daß der Spannungswert des analogen Nachlaufsignals UV während drei Takten zweimal verringert und einmal wieder erhöht wird. Das in der Figur 2b dargestellte zweite binäre Auswertungssignal A< weist deshalb eine Folge A5 von aufeinanderfolgenden Signalanstiegen auf.
Die in den Figuren 2b und 2d dargestellten Signalanstiege AI bis A5 des zweiten und des ersten binären Auswertungssignals A< und A> werden durch das in der Figur 2c dargestellte dritte binäre Auswertungssignal A<> mit den synchron verlaufenden Signalanstiegen AI' bis A5 ' „zusammengefaßt", welches be- tragsmäßige, d.h. positive und negative Änderungen des analogen Spannungssignals UE signalisiert.
Der Vorteil der erfindungsgemäßen Schaltung zur binären Auswertung eines analogen Spannungssignals UE liegt insbesondere in der Erzeugung von binären Auswertungssignalen A<, A> und
A<>, mittels derer sich eine Änderung des analogen Spannungs- signals UE bzw. dessen Änderungsrichtung feststellen läßt. Es ist somit möglich, einen digitalisierten Spannungswert des analogen Spannungssignals UE in Form des digitalen Nachlauf- wertes UD nur dann z.B. einer nachgeschalteten Prozeßsteuerung zuzuführen, wenn eine Änderung erfaßt werden konnte.

Claims

Patentansprüche
1. Schaltung zur binären Auswertung eines analogen Spannungssignals (UE) , mit
a) einem Analogkomparator (K) , welcher aus dem analogen
Spannungssignal (UE) und einem analogen Nachlaufsignal (UV) ein logisches Vergleichssignal (AI) erzeugt,
b) einem ersten taktgesteuerten Flip-Flop (FFl) , dem das logische Vergleichssignal (AI) zugeführt wird und welches am Ausgang (Ql) ein getaktetes Vergleichssignal (AO) ausgibt,
c) einer NachlaufSchaltung (N) , welche aus dem getakteten Vergleichssignal (AO) das dem analogen Spannungssignal (UE) angenäherte analoge Nachlaufsignal (UV) bildet, und
d) einem logischen Schaltkreis (EC) , welcher aus dem getak- teten Vergleichssignal (AO) ein binäres Auswertungs- signal (A>, A<, A<>) bildet, welches Spannungsänderungen des analogen Spannungssignals (UE) signalisiert.
2. Schaltung nach Anspruch 1, wobei der logische Schaltkreis (EC) aufweist,
a) ein zweites taktgesteuertes Flip-Flop (FF2), dem das getaktete Vergleichssignal (AO) zugeführt ist, und
b) ein erstes logisches Vergleichsmittel (AND) , insbesondere ein Und-Gatter, dem das getaktete Vergleichssignal (AO) und das Signal am Ausgang (D2) des zweiten taktgesteuerten Flip-Flops (FF2) zugeführt ist, und welches ein insbesondere positive Änderungen des analogen Span- nungssignals (UE) signalisierendes, erstes binäres Auswertungssignal (A>) bildet.
3. Schaltung nach einem der vorangegangenen Ansprüche, wobei der logische Schaltkreis (EC) aufweist,
a) ein zweites taktgesteuertes Flip-Flop (FF2), dem das ge- taktete Vergleichssignal (AO) zugeführt ist, und
b) ein zweites logisches Vergleichsmittel (NOR) , insbesondere ein Oder-Nicht-Gatter, dem das getaktete Vergleichssignal (AO) und das Signal am Ausgang (D2) des zweiten taktgesteuerten Flip-Flops (FF2) zugeführt ist, und welches ein insbesondere negative Änderungen des analogen Spannungssignals (UE) signalisierendes, zweites binäres Auswertungssignal (A<) bildet.
4. Schaltung nach den Ansprüchen 2 und 3, wobei der logische Schaltkreis (EC) ein drittes logisches Vergleichsmittel (OR) , insbesondere ein Oder-Gatter aufweist, welchem das erste und zweite binäre Auswertungssignal (A>, A<) zugeführt ist, und welches ein insbesondere betragsmäßige Änderungen des analo- gen Spannungssignals (UE) signalisierendes, drittes binäres Auswertungssignal (A<>) bildet.
5. Schaltung nach einem der vorangegangenen Ansprüche, wobei die NachlaufSchaltung (N) aufweist,
a) einen taktgesteuerten, binären Zähler (Z) , der einen digitalen Nachlaufwert (UD) ausgibt und dem das getaktete Vergleichssignal (AO) zur Vorgabe der Zählrichtung zugeführt wird, und
b) einem Digital-Analog-Wandler (DAC) , der aus dem digitalen Nachlaufwert (UD) das analoge Nachlaufsignal (UV) erzeugt .
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