WO1999013579A1 - Digitale pll-schaltung mit erhöhter zeitauflösung - Google Patents

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WO1999013579A1
WO1999013579A1 PCT/DE1998/002149 DE9802149W WO9913579A1 WO 1999013579 A1 WO1999013579 A1 WO 1999013579A1 DE 9802149 W DE9802149 W DE 9802149W WO 9913579 A1 WO9913579 A1 WO 9913579A1
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dto
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pll circuit
value
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PCT/DE1998/002149
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Ulrich Englert
Hartmut Beintken
Michael Abler
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Siemens Aktiengesellschaft
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
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    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
    • H—ELECTRICITY
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator

Definitions

  • the present invention relates to a digital PLL circuit.
  • Analog PLL circuits are used in countless areas of electronics when a working frequency of a device is to be phase-locked to an external synchronization signal, e.g. B. with color decoders in television technology, stereo signal decoders for radio and television, as well as for frequency synthesis.
  • an external synchronization signal e.g. B. with color decoders in television technology, stereo signal decoders for radio and television, as well as for frequency synthesis.
  • PLL circuits An important application of PLL circuits is the regeneration of the horizontal synchronization pulses from the composite signal in a television receiver: With the help of known circuits, the synchronization signals are separated and the VCS signal is thus obtained. Since this signal, which is obtained solely by separation, jitters strongly and has pulse failures, a PLL circuit is connected downstream of the separation stage. However, if a digitally constructed PLAS signal is used with a digitally constructed PLL circuit, then with the known such circuits only a jitter accuracy of the synchronization signal regenerated by this circuit in relation to the image component of the FBAS signal of ⁇ 1 sampling clock can be achieved. This has the consequence that when using the pixel clock which can be picked up in the receiver as the sampling clock of the PLL circuit, synchronization errors occur which on the screen are shifted from one another as picture lines Make it noticeable by ⁇ 1 pixel width and disrupt the image reproduction.
  • the object of the invention is to provide a digital PLL circuit which allows synchronization with a higher time resolution than that of its sampling clock.
  • the invention defined by claim 1 is based on the finding that when the external synchronization signal is not synchronized with the sampling clock of the PLL circuit, the value output by the DTO (discrete time oscillator) at a specific point in time of the period of the synchronization signal Represents a measure of the phase position between two samples and thus allows a conclusion to be drawn as to the timing of the synchronous pulse within a sampling cycle.
  • the DTO can either be designed so that its increment or its runtime is used as a manipulated variable.
  • the comparison device can be a comparator which is connected to the output of the DTO and forms the first feedback signal by generating a pulse or a signal edge if the output signal of the DTO exceeds a limit value which can be arbitrarily defined.
  • the comparison device can also be integrated in the phase detector.
  • the correction signal is expediently derived from the m least significant bits of the output signal of the DTO, 2 m greater than the sum of the maximum value of the phase difference. -ference signal and increment value or equal to this. Since the difference between two successive values of the second synchronization signal (apart from the case of the overflow of the adder) cannot be greater than this sum, these m least significant bits are necessary and sufficient to obtain complete information about the timing of the synchronizing pulse within a sampling cycle.
  • the PLL circuit comprises a decoding circuit, e.g. a gate circuit which receives a subset of the bits of the DTO output signal and evaluates it at a point in time determined by the phase-coupled output signal at the output of the DTO or the downstream comparator in order to determine the correction signal therefrom.
  • the specified point in time is expediently the time at which the comparator generates the pulse or the signal edge.
  • the increment value is preferably selected so that the product of the increment value, period of the synchronization signal and clock frequency is essentially equal to 2n.
  • a common adder circuit of n-bit width can be used in the DTO, which, if the result of an addition would exceed 2n, e.g. B. 2n + d would give the result of the value d.
  • a product is to be regarded as essentially equal to 2n if the deviation of the product from 2n is so small that the error caused by the deviation accumulates over the course of several periods of the external synchronization signal within the scope of the application of the circuit not noticeable. This means e.g. B.
  • the PLL circuit according to the invention for regenerating the horizontal synchronization signal in a television set, that the cumulative error over a number of periods that corresponds to the number of lines of the television picture (or the field, in the case of an interlaced display) remains less than the INC increment value, otherwise jumps in the displayed image would occur one pixel width at a time.
  • the PLL circuit according to the invention is expediently supplemented by a delay circuit which is connected to the correction signal output and is set up to delay and output the phase-coupled output signal in accordance with the value of the correction signal.
  • the delay circuit can be constructed in the form of a known DT converter. This circuit allows the sampling clock period to be subdivided into INC subintervals, so that the time resolution is improved by a factor of INC compared to known digital PLL circuits. Since INC can be increased as required when using correspondingly wide adder elements, it is obvious that time resolutions can be achieved with the circuit according to the invention, which are no longer subject to any restriction due to the digital structure of the circuit.
  • the PLL circuit arrangement thus supplemented behaves exactly like an analog PLL circuit to the outside and can replace one without requiring changes to upstream or downstream circuit elements. Since the delay circuit evaluates the correction signal, it is also not necessary to additionally lead the correction signal out of the circuit arrangement.
  • the delay circuit As an alternative to using the delay circuit, it is possible to connect a clock generator circuit which generates clock signals for the adder to the correction signal output and to set it up in such a way that it delays the clock signal in accordance with the value of the correction signal. There is also the option of training the DTO with a fixed increment and variable duration. This is discussed in more detail in connection with the description of the figures.
  • a preferred application of the PLL circuit according to the invention is the regeneration of the horizontal synchronization signal in television sets, the clock used advantageously being the pixel clock of the television set.
  • FIG. 1 shows a general block diagram of a PLL circuit according to the invention with a DTO
  • FIG. 2 shows a first exemplary embodiment on the basis of a more detailed block diagram than in FIG. 1 with a DTO, the increment of which is used as a manipulated variable
  • Fig. 3 is a timing diagram that illustrates the operation of the inventive circuit " on Fig. 2, and
  • FIG. 4 shows a second exemplary embodiment based on a block diagram similar to that in FIG. 2, but without a delay circuit on the output side, and
  • Fig. 5 shows a third embodiment based on a more detailed block diagram than in Fig.l with a DTO, the runtime is used as a manipulated variable.
  • FIG. 1 shows a block diagram of a PLL circuit according to the invention. It comprises a clocked digital PLL circuit 2 with a phase detector 4, which receives at its inputs an external synchronization signal H in , for example a VCS signal, and a first feedback signal and outputs a phase difference signal, the value of which is a measure of the phase difference between the synchronization signal and the first feedback pelsignal is.
  • the output of the phase detector 4 is connected to an input of a DTO 20 via a loop filter 5, for example a low-pass filter.
  • the DTO 20 is drawn here as a black box 20. About one
  • the frequency of the DTO 's 20 is changed.
  • the DTO 20 delivers an n-bit wide digital signal, of which the m least significant bits (LSB's) are coded out as a sub-pixel phase.
  • the comparator 12 supplies the feedback signal for the phase detector 4.
  • the comparator 12 is connected to the output of the DTO 20. It compares it to an arbitrarily determined value which, when the adder operates on signed integers, i. H. counts from -2n-1 + 1 to 2n-1, is expediently 0, and generates an output signal pulse if it emerges that the value coming from below has exceeded zero.
  • the comparator 12 can also compare two successive values of the second feedback signal and generate the output signal pulse if the value of the second feedback signal has decreased from one cycle to the next due to an overflow.
  • a particularly simple variant of the comparator 12 receives only the carry bit from the results output by the second adder circuit, which directly indicates an overflow in order to generate the output signal pulse therefrom.
  • the output signal of the comparator 12 is fed back to one of the inputs of the phase detector 4 as the first feedback signal.
  • a decoding circuit 14 also receives the phase-coupled output signal from the comparator 12. It is connected to the m least significant bit output lines of the DTO 20 10. It is activated by the output signal pulse, so that it receives the bits present at the relevant time from the output of the DTO 20 and outputs it as a correction signal to a correction signal output 16 of the PLL circuit 2.
  • a delay circuit 18 is connected to the correction signal output 16, which receives the phase-coupled output signal and outputs it again with a delay in accordance with the value of the correction signal.
  • the arrangement of PLL circuit 2 and delay circuit 18 behaves exactly like an analog PLL circuit.
  • the DTO 20 can be implemented as follows.
  • the DTO 20 has a first adder circuit 6 with a first input to which the phase difference signal is fed and with a second input to which one
  • Increment value INC is supplied as a manipulated variable.
  • An output of this first adder circuit 6 is connected to a first input of a second adder circuit 8 with a register 10 connected downstream.
  • the output of register 10 also forms the output of DTO 20 and is fed back to a second input of second adder circuit 8.
  • the first adder 6 forms the sum of the incremental value INC and the value of the phase difference signal and outputs it to the second adder 8 of n bits in width, which adds the value of a second feedback signal and outputs it to the register 10.
  • the register 10, also n bits wide, receives a clock signal CLK via a control input, which enables it to store the signal output by the second adder circuit 8 during a clock cycle and to output it as a second feedback signal in the subsequent clock cycle. With this arrangement, the value of the register 10 is increased by the output value of the first adder circuit 6 in each cycle until the register 10 or the second adder circuit 8 overflow.
  • the width of the first adder circuit 6 can be less than n bits.
  • FIG. 3 shows the development of the second feedback signal as a solid curve over the course of one and a half periods of the VCS signal and the curve of the output signal of a voltage-controlled sawtooth oscillator as a dashed curve shows analog PLL circuit.
  • the PLL circuits are assumed to be perfectly coupled to the VCS signal so that the phase difference signal disappears.
  • the analog signal rises linearly from 0 to a maximum value 2n in the course of a VCS period and then drops abruptly back to 0 from there. This edge can be detected by a circuit corresponding to the comparator 12 and used to generate a pulse of the phase-coupled output signal.
  • the digital signal gradually increases by the value INC.
  • Time Tl + ⁇ t + ⁇ t ' Tl + t output. It is perfectly phase-locked with a temporal accuracy of t / INC.
  • FIG. 4 shows a second PLL circuit arrangement according to the invention.
  • a delay circuit is dispensed with.
  • a clock generator circuit 20 which generates clock signals for the DTO 20, is connected to the correction signal output 16 and is set up to delay the clock signal in accordance with the value of the correction signal.
  • a third embodiment is shown in FIG. 5.
  • the increment of the DTO 20 is used as a manipulated variable in the control loop.
  • the running distance of the DTO 20 is changed.
  • the adder 23 and the register 25 represent a counter which is not increased by 1 as usual, but by the value INC. This counter can be loaded via the multiplexer 24.
  • the phase detector 4 with a downstream loop filter 5 now provides no increment at its output but a max.
  • Running distance of the counter Like the increment in the other solution variants, this can also be composed of a nominal value and a correction value. This distance is continuously compared by the comparator 21 with the output of the counter.
  • the counter with the value (output - specified- -th tracking) preloaded If the output value exceeds the specified tracking range, the counter with the value (output - specified- -th tracking) preloaded.
  • the PLL circuits or circuit arrangements described above are particularly suitable for regenerating the horizontal synchronization signal in a television set after separation from a digitized composite signal.
  • the pixel clock of the television set is used as the sampling clock of the PLL circuit.
  • the delay circuit 18 serves to correct the image grid position; alternatively, the controllable clock 20 can be used to adapt the pixel clock to the synchronization signal.

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  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Die digitale PLL-Schaltung (2) besteht aus einem Phasendetektor (4), der ein externes Synchronisationssignal (Hin) und ein erstes Rückkoppelsignal empfängt und ein Phasendifferenzsignal ausgibt, dessen Wert ein Mass für die Phasendifferenz zwischen dem Synchronisationssignal (Hin) und dem ersten Rückkoppelsignal ist, einem dem Phasendektor (4) nachgeschalteten DTO (20), welcher nach Massgabe des Phasendifferenzsignals ein n-Bit breites digitales Ausgangssignal ausgibt, einer Rückkopplungseinrichtung, durch welche das Ausgangssignal des DTO (20) als erstes Rückkopplungssignal dem Phasendetektor (4) zugeführt wird, und einer an den Ausgang des DTO (20) geschalteten Dekodierungseinrichtung (14) mit einem Ausgang (16) für ein Korrektursignal, welches ein Mass für die Phasenlage zwischen zwei Abtastwerten darstellt und von wenigstens einer Teilmenge m der Bits des zweiten Rückkoppelsignals abgeleitet ist. Die digitale PLL-Schaltung wird insbesondere verwendet zur Regenerierung der Horizontalsynchronisation in Fernsehgeräten, bei Verwendung des Pixeltakts.

Description

-Digitale PLL-Schaltung mit erhöhter Zeitauflösung
Die vorliegende Erfindung betrifft eine digitale PLL- Schaltung.
Analoge PLL-Schaltungen werden in zahllosen Bereichen der Elektronik eingesetzt, wenn eine Arbeitsfrequenz einer Vorrichtung phasenfest an ein externes Synchronisationssignal gekoppelt werden soll, z. B. bei Farbdecodern in der Fern- sehtechnik, Stereosignaldecodern für Rundfunk und Fernsehen, sowie zur FrequenzSynthese .
Infolge der fortschreitenden Digitalisierung der Funk- und Fernsehtechnik besteht zunehmendes Interesse daran, auch PLL- Schaltungen aus digitalen Komponenten aufzubauen; dies scheiterte bei vielen Anwendungen jedoch daran, daß infolge der Taktung digitaler Systeme deren Ausgangssignale sich jeweils nur von einem Takt zum nächsten ändern können, d. h. daß die zeitliche Auflösung solcher Systeme durch die Taktfrequenz begrenzt ist, mit der sie betrieben werden.
Eine wichtige Anwendung von PLL-Schaltungen ist die Regenerierung der Horizontalsynchronisationspulse aus dem FBAS- Signal in einem Fernsehempfänger: Mit Hilfe von bekannten Schaltungen werden die Synchronisationssignale abgetrennt und so das VCS-Signal gewonnen. Da dieses allein durch Abtrennung gewonnene Signal stark jittert und Pulsausfälle aufweist, wird der Abtrennstufe eine PLL-Schaltung nachgeschaltet. Verwendet man bei einem digitalen FBAS-Signal allerdings eine digital aufgebaute PLL-Schaltung, so ist mit den bekannten derartigen Schaltungen nur eine Jittergenauigkeit des von dieser Schaltung regenerierten Synchronisationssignals im Verhältnis zur Bildkomponente des FBAS-Signals von ± 1 Abtasttakt erzielbar. Dies hat zur Folge, daß bei Verwendung des im Empfänger abgreifbaren Pixeltakts als Abtasttakt der PLL-Schaltung Synchronisationsfehler auftreten, die sich auf dem Bildschirm als Verschiebung von Bildzeilen gegeneinander um ± 1 Pixelbreite bemerkbar machen und die Bildwiedergabe empfindlich stören.
Bisher wurde dieses Problem in der Praxis durch Verwendung analoger PLL-Schaltungen umgangen.
Aufgabe der Erfindung ist, eine digitale PLL-Schaltung anzugeben, die eine Synchronisation mit höherer Zeitauflösung als der ihres Abtasttakts gestattet.
Die Aufgabe wird gelöst durch eine PLL-Schaltung nach Anspruch 1.
Weiterbildungen sind Gegenstand der Unteransprüche.
Der durch den Anspruch 1 definierten Erfindung liegt die Erkenntnis zugrunde, daß, wenn das externe Synchronisationssignal nicht mit dem Abtasttakt der PLL-Schaltung synchron ist, der vom DTO (discrete time oscillator) zu einem bestimm- ten Zeitpunkt der Periode des Synchronisationssignals ausgegebene Wert ein Maß für die Phasenlage zwischen zwei Abtastwerten darstellt und damit einen Rückschluß auf die zeitliche Lage des Synchronpulses innerhalb eines Abtasttakts zuläßt. Der DTO kann hierbei entweder so gestaltet sein, daß dessen Inkrement oder dessen Laufzeit als Stellgröße benutzt wird.
In einer Weiterbildung der Erfindung kann die Vergleichseinrichtung ein Vergleicher sein, der an den Ausgang des DTO geschaltet ist und das erste Rückkoppelsignal bildet, indem er einen Impuls oder eine Signalflanke erzeugt, wenn das Ausgangssignal des DTO einen Grenzwert überschreitet, der willkürlich festgelegt sein kann. Die Vergleichseinrichtung kann jedoch auch in den Phasendetektor integriert sein.
Zweckmäßigerweise ist das Korrektursignal von den m niedrigstwertigen Bits des AusgangsSignals des DTO abgeleitet, wobei 2m größer als die Summe von Maximalwert des Phasendif- -ferenzsignals und Inkrementwert oder gleich dieser ist. Da die Differenz zwischen zwei aufeinanderfolgenden Werten des zweiten Synchronisationssignals (vom Fall des Überlaufs des Addierglieds abgesehen) nicht größer als diese Summe sein kann, sind diese m niedrigstwertigen Bits zur Gewinnung der vollständigen Information über die zeitliche Lage des Synchronpulses innerhalb eines Abtasttakts notwendig und ausreichend .
Vorzugsweise umfaßt die PLL-Schaltung eine Dekodierschaltung, z.B. eine Torschaltung, die eine Teilmenge der Bits des DTO- Ausgangssignales empfängt und an einem durch das phasengekoppelte Ausgangssignal am Ausgang des DTO bzw. des nachgeschalteten Vergleichers festgelegten Zeitpunkt auswer- tet, um daraus das Korrektursignal zu ermitteln. Der festgelegte Zeitpunkt ist zweckmäßigerweise der, an dem der Vergleicher den Impuls oder die Signalflanke erzeugt.
Wenn der DTO eine Breite von n Bits hat, ist der Inkrement- wert vorzugsweise so gewählt, daß das Produkt aus Inkrementwert, Periode des Synchronisationssignals und Taktfrequenz im wesentlichen gleich 2n ist. In diesem Fall kann nämlich im DTO eine übliche Addierschaltung von n Bit Breite verwendet werden, die, wenn das Ergebnis einer Addition 2n übersteigen würde, also z. B. 2n+d ergäbe, als Ergebnis den Wert d ausgibt. Ein Produkt ist in diesem Zusammenhang als im wesentlichen gleich 2n anzusehen, wenn die Abweichung des Produkts von 2n so klein ist, daß der durch die Abweichung bedingte, sich im Laufe mehrerer Perioden des externen Synchronisati- onssignals kumulierende Fehler sich im Rahmen der Anwendung der Schaltung nicht bemerkbar macht . Dies bedeutet z . B . für die hier bevorzugt betrachtete Verwendung der erfindungsgemäßen PLL-Schaltung zur Regenerierung des Horizontalsynchroni- sationssignals in einem Fernsehgerät, daß über eine Perioden- zahl, die der Zeilenzahl des Fernsehbildes (oder des Halbbildes, im Fall einer Interlaced-Darstellung) entspricht, der kumulierte Fehler kleiner als der Inkrementwert INC bleibt, -da andernfalls Sprünge im angezeigten Bild um jeweils eine Pixelbreite auftreten würden.
Die erfindungsgemäße PLL-Schaltung ist zweckmäßigerweise ergänzt durch eine Verzögerungsschaltung, die an den Korrektursignalausgang angeschlossen ist und eingerichtet ist, um das phasengekoppelte Ausgangssignal entsprechend dem Wert des Korrektursignals zu verzögern und verzögert auszugeben. Die Verzögerung ist vorzugsweise proportional (INC-d), d. h. sie verschwindet, wenn d=INC, und sie beträgt eine Abtasttaktperiode, wenn d=0. Die Verzögerungsschaltung kann in Form eines bekannten DT-Wandlers aufgebaut sein. Diese Schaltung gestattet es, die Abtasttaktperiode in INC Teilintervalle zu unterteilen, so daß sich eine im Vergleich zu bekannten digitalen PLL-Schaltungen um den Faktor INC verbesserte Zeitauflösung ergibt . Da INC bei gleichzeitiger Verwendung von entsprechend breiten Addiergliedern beliebig vergrößert werden kann, ist offensichtlich, daß mit der erfindungsgemäßen Schaltung Zeitauflösungen erreicht werden können, die keiner Beschrän- kung durch die digitale Struktur der Schaltung mehr unterliegen.
Die so ergänzte PLL-Schaltungsanordnung verhält sich nach außen exakt wie eine analoge PLL-Schaltung und kann eine solche ersetzten, ohne daß dafür Änderungen an vor- oder nachgeordneten Schaltungselementen notwendig würden. Da die Verzögerungsschaltung das Korrektursignal auswertet, ist es auch nicht nötig, das Korrektursignal zusätzlich noch aus der Schaltungsanordnung herauszuführe .
Alternativ zur Verwendung der Verzögerungsschaltung besteht die Möglichkeit, eine Taktgeberschaltung, die Taktsignale für das Addierglied erzeugt, an den Korrektursignalausgang anzuschließen und so einzurichten, daß sie das Taktsignal ent- sprechend dem Wert des Korrektursignals verzögert. Des weiteren besteht auch die Möglichkeit den DTO mit festem Inkrement und variabler Laufzeit auszubilden. Hierauf wird im Zusammenhang mit der Figurenbeschreibung näher eingegangen.
Eine bevorzugte Anwendung der erfindungsgemäßen PLL-Schaltung ist die Regenerierung des Horizontal-Synchronisationssignals in Fernsehgeräten, wobei der verwendete Takt zweckmäßigerweise der Pixeltakt des Fernsehgeräts ist .
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren. Es zeigen:
Fig. 1 ein allgemeines Blockschaltbild einer erfindungsge- mäßen PLL-Schaltung mit DTO,
Fig. 2 ein erstes Ausführungsbeispiel anhand eines detaillierteren Blockschaltbildes als in Fig.l mit einem DTO, dessen Inkrement als Stellgröße verwendet wird,
Fig. 3 ein Zeitablaufdiagramm, das die Arbeitsweise der erfindungsgemäßen Schaltung" on Fig. 2 verdeutlicht, und
Fig. 4 ein zweites Ausführungsbeipiel anhand eines ähnli- chen Blockschaltbild wie in Fig. 2, jedoch ohne ausgangssei- tiger Verzögerungsschaltung, und
Fig. 5 ein drittes Ausführungsbeispiel anhand eines detaillierteren Blockschaltbildes als in Fig.l mit einem DTO, dessen Laufzeit als Stellgröße verwendet wird.
Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen PLL- Schaltung. Sie umfaßt eine getaktete digitale PLL-Schaltung 2 mit einem Phasendetektor 4, der an seinen Eingängen ein externes Synchronisationssignal Hin, z.B. ein VCS-Signal, und ein erstes Rückkoppelsignal empfängt und ein Phasendifferenz- signal ausgibt, dessen Wert ein Maß für die Phasendifferenz zwischen dem Synchronisationssignal und dem ersten Rückkop- pelsignal ist. Der Ausgang des Phasendetektors 4 ist über ein Loop-Filter 5, z.B. ein Tiefpaßfilter, an einen Eingang eines DTOs 20 geschaltet.
Der DTO 20 ist hier als Blackbox 20 gezeichnet. Über ein
Eingangssignal wird die Frequenz des DTO ' s 20 verändert. Am Ausgang liefert der DTO 20 ein n-bit breites digitales Signal, wovon die m niedrigwertigsten Bits (LSB's) als Subpi- xelphase auskodiert werden. Der Vergleicher 12 liefert das Rückkoppelsignal für den Phasendetektor 4.
Der Vergleicher 12 ist an den Ausgang des DTOs 20 angeschlossen. Er vergleicht es mit einem willkürlich festgelegten Wert, der, wenn die Addierschaltung mit vorzeichenbehafteten ganzen Zahlen arbeitet, d. h. von -2n-l+l bis 2n-l zählt, zweckmäßigerweise 0 ist, und erzeugt einen Ausgangs- signalpuls, wenn sich ergibt, daß der Wert von unten kommend die Null überschritten hat.
Alternativ kann der Vergleicher 12 auch zwei aufeinanderfolgende Werte des zweiten Rückkoppelsignals vergleichen und den Ausgangssignalpuls erzeugen, wenn aufgrund eines Überlaufs der Wert des zweiten Rückkoppelsignals von einem Takt zum nächsten abgenommen hat.
Eine besonders einfache Variante des Vergleichers 12 empfängt von der vom zweiten Addierschaltung ausgegebene Ergebnissen lediglich das Übertragsbit, das einen Überlauf direkt anzeigt, um daraus den Ausgangssignalpuls zu erzeugen.
Das Ausgangssignal des Vergleichers 12 ist als erstes Rückkoppelsignal auf einen der Eingänge des Phasendetektors 4 zurückgeführt .
Eine Dekodierschaltung 14 empfängt ebenfalls das phasengekoppelte Ausgangssignal vom Vergleicher 12. Sie ist an die m niedrigstwertigen Bitausgangsleitungen des DTOs 20 10 angeschlossen. Sie wird durch den Ausgangssignalpuls aktiviert, so daß sie die zum betreffenden Zeitpunkt anliegenden Bits vom Ausgang des DTOs 20 empfängt und als Korrektursignal an einen Korrektursignalausgang 16 der PLL-Schaltung 2 ausgibt.
An den Korrektursignalausgang 16 ist eine Verzögerungsschaltung 18 angeschlossen, die das phasengekoppelte Ausgangssignal empfängt und entsprechend dem Wert des Korrektursignals verzögert wieder ausgibt. Die Anordnung aus PLL-Schaltung 2 und Verzögerungsschaltung 18 verhält sich exakt wie eine analoge PLL-Schaltung.
Der DTO 20 kann, wie Fig. 2 zeigt, folgendermaßen realisi- siert sein. Der DTO 20 weist eine erste Addierschaltung 6 auf mit einem ersten Eingang, dem das Phasendifferenzsignal zugeführt wird und mit einem zweiten Eingang, welchem ein
Inkrementwert INC als Stellgröße zugeführt wird. Ein Ausgang dieser ersten Addierschaltung ist 6 mit einem ersten Eingang einer zweiten Addierschaltung 8 mit nachgeschaltetem Register 10 verbunden. Der Ausgang des Registers 10 bildet zugleich den Ausgang des DTO 20 und ist auf einen zweiten Eingang der zweiten Addierschaltung 8 rückgekoppelt .
Die erste Addierschaltung 6 bildet die Summe des Inkremen - werts INC und des Werts des Phasendifferenzsignals und gibt sie an die zweite Addierschaltung 8 von n Bit Breite aus, die den Wert eines zweiten Rückkoppelsignals hinzuaddiert und an das Register 10 ausgibt. Das Register 10, ebenfalls n Bit breit, empfängt über einen Ξteuereingang ein Taktsignal CLK, das es in die Lage versetzt, das von der zweiten Addierschal - tung 8 während eines Takts ausgegebene Signal zu speichern und im darauffolgenden Takt als zweites Rückkoppelsignal auszugeben. Durch diese Anordnung wird der Wert des Registers 10 solange in jedem Takt um den Ausgangswert der ersten Addierschaltung 6 erhöht, bis das Register 10 bzw. die zweite Addierschaltung 8 überlaufen. Die Breite der ersten Addierschaltung 6 kann geringer sein als n Bit. Die Arbeitsweise einer solchen PLL-Schaltung 2 und der Verzögerungsschaltung 18 wird deutlicher anhand von Fig. 3, die als durchgezogene Kurve die Entwicklung des zweiten Rückkoppelsignals im Laufe von eineinhalb Perioden des VCS-Signals und als gestrichelte Kurve den Verlauf des Ausgangssignals eines spannungsgesteuerten Sägezahnoszillators einer analogen PLL-Schaltung zeigt. Es wird angenommen, daß die PLL- Schaltungen perfekt an das VCS-Signal gekoppelt sind, so daß das Phasendifferenzsignal verschwindet. Das analoge Signal steigt im Laufe einer VCS-Periode von 0 linear zu einem Maximalwert 2n an und fällt von dort abrupt auf 0 zurück. Diese Flanke kann von einer dem Vergleicher 12 entsprechende Schaltung erfaßt und zur Erzeugung eines Pulses des phasengekoppelten AusgangsSignals genutzt werden. Das digitale Signal nimmt von 0 ausgehend schrittweise um den Wert INC zu. Der Wert von INC ist so vorgewählt, daß INC*T/t=2n erfüllt ist, wobei T die Periode des VCS-Signals und t die Periode des Abtasttakts bezeichnet. Wenn VCS-Signal und Abtasttakt nicht synchronisiert sind, d. h. T kein ganzzahliges Vielfaches von t ist, ist 2n durch INC nicht ohne Rest teilbar. Folglich führt der Überlauf der AddierSchaltung zum Zeitpunkt Tl nach der ersten VCS-Periode nicht zum Zählerstand 0, sondern zu einem Zählerstand i, außerdem erfolgt der Überlauf nicht korrekt am Periodenende, sondern durch die Taktung bedingt um ein Zeitintervall Δt=i t/INC zu spät. Die Verzögerungsschaltung 18 empfängt zum Zeitpunkt Tl+Δt, an dem der Vergleicher den Addiererüberlauf bemerkt und einen Synchronpuls ausgibt, ein Korrektursignal mit dem Wert i . Sie verzögert daraufhin den Synchronpuls proportional zur Differenz zwischen INC und i um Δt'= (INC-i) * t/INC. Der Synchronpuls wird somit zum
Zeitpunkt Tl+Δt+Δt '=Tl+t ausgegeben. Er ist mit einer zeitlichen Genauigkeit von t/INC perfekt phasengekoppelt.
Nach Ablauf der zweiten VCS-Periode ergibt der Überlauf einen Zählerstand von 2i mod INC. Die Korrektur erfolgt in gleicher Weise . -Da bei vielen Anwendungen die Periodendauern T und t vorgegeben sind, kann INC nicht immer so gewählt werden, daß die Beziehung INC*T/t=2n exakt erfüllt ist. Es ist in einem solchen Fall aber stets möglich, entweder eine zweite Addier- • Schaltung zu verwenden, die einen Überlauf bei einem ganzzahligen Vielfachen von INC produziert, auch wenn dies keine Zweierpotenz ist, oder n und INC so groß zu wählen, d. h. so breite Addierer 6, 8 und Register 10 zu verwenden, daß die Beziehung für praktische Bedürfnisse hinreichend genau approximiert wird. In letzterem Fall kann es zur Erzielung einer hinreichenden Zeitauflösung bereits ausreichend sein, wenn von den m Bits niedriger Signifikanz des zweiten Rückkoppelsignals nur die signifikanteren zur Erzeugung des Korrektursignals herangezogen werden.
Fig. 4 zeigt eine zweite erfindungsgemäße PLL-Schaltungsanordnung. Bei dieser Ausgestaltung ist auf eine Verzögerungsschaltung verzichtet. Statt dessen ist eine Taktgeberschaltung 20, die Taktsignale für den DTO 20 erzeugt, an den Korrektursignalausgang 16 angeschlossen und ist eingerichtet, um das Taktsignal entsprechend dem Wert des Korrektursignals zu verzögern.
Eine dritte Ausführungsform zeigt Fig. 5. In den vorhergehen- den Fällen wird das Inkrement des DTO's 20 als Stellgröße im Regelkreis benutzt. In der Schaltung von Fig. 5 wird die dagegen die Laufweite des DTO's 20 verändert. Der Addierer 23 und das Register 25 stellen einen Zähler dar, der nicht wie üblich um 1, sondern um den Wert INC erhöht wird. Dieser Zähler ist über den Multiplexer 24 ladbar. Der Phasendetektor 4 mit nachgeschaltetem Loop-Filter 5 liefert an seinem Ausgang nun kein Inkrement sondern eine max. Laufweite des Zählers. Diese kann sich, wie das Inkrement in den anderen Lösungsvarianten, ebenfalls aus einem Nominalwert und einem Korrekturwert zusammensetzen. Diese Laufweite wird durch den Vergleicher 21 ständig mit dem Ausgang des Zählers verglichen. Überschreitet der Ausgangswert die festgelegte Laufweite, wird der Zähler mit dem Wert (Ausgang - festgeleg- -te Laufweite) vorgeladen. Die Auflösung der Feinphase ist direkt durch den Wert INC bestimmt. Ist INC z.B. 8 (3 bit) , wird die Feinphase auch in achteln aufgelöst (m=3) . Das hat den Vorteil, das die Feinphase immer einer Zweierpotenz entspricht, falls INC eine Zweierpotenz ist.
Die oben beschriebenen PLL-Schaltungen bzw. Schaltungsanordnungen sind insbesondere geeignet zur Regenerierung des Horizontalsynchronisationssignals in einem Fernsehgerät nach Abtrennung von einem digitalisierten FBAS-Signal. Dabei wird der Pixeltakt des Fernsehgeräts als Abtasttakt der PLL-Schaltung verwendet. Die Verzögerungsschaltung 18 dient in diesem Fall zur Korrektur der Bildrasterlage; alternativ kann der steuerbare Taktgeber 20 zur Anpassung des Pixeltakts an das Synchronisationssignal verwendet werden.

Claims

■ Patentansprüche
1. Digitale PLL-Schaltung (2) mit
- einem Phasendetektor (4) , der ein externes Synchronisa- tionssignal (Hin) und ein erstes Rückkoppelsignal empfängt und ein Phasendifferenzsignal ausgibt, dessen Wert ein Maß für die Phasendifferenz zwischen dem Synchronisationssi'gnal (Hin) und dem ersten Rückkoppelsignal ist,
- einem dem Phasendetektor (4) nachgechalteten DTO (20) , welcher nach Maßgabe des Phasendifferenzsignals ein n-Bit breites digitales Ausgangssignal ausgibt,
- einer Rückkopplungseinrichtung, durch welche das Ausgangs- signal des DTO (20) als erstes Rückkoppelssignal dem Phasendetektor (4) zugeführt wird, - eine an den Ausgang des DTO (20) geschaltete Dekodiereinrichtung (14) mit einem Ausgang (16) für ein Korrektursignal, welches ein Maß für die Phasenlage zwischen zwei Abtastwerten darstellt und von wenigstens einer Teilmenge m der Bits n des zweiten RückkoppelSignals abgeleitet ist.
2. PLL-Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß eine Verzögerungsschaltung (18) vorgesehen ist, welche das Ausgangsignal des DTO (20) nach Maßgabe des Wertes des Korrektursi- gnals als korrigiertes phasengekoppeltes Ausgangssignal (Hout) verzögert ausgibt .
3. PLL-Schaltung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die Rück- kopplungseinrichtung eine Vergleichseinrichtung aufweist.
4. PLL-Schaltung nach Anspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die Vergleichseinrichtung durch einen an den Ausgang des DTO (20) geschalteten Vergleicher (12) gebildet ist, und daß der
Ausgang dieses Vergleichers (12) an die Dekodiereinrichtung (14) und die Verzögerungsschaltung (18) angeschlossen ist. -5. PLL-Schaltung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß der DTO (20) eine erste Addierschaltung (6) aufweist mit einem ersten Eingang, dem das Phasendifferenzsignal zugeführt wird und mit einem zweiten Eingang, welchem ein Inkrementwert (INC) als Stellgröße zugeführt wird, daß ein Ausgang dieser ersten Addierschaltung (6) mit einem ersten Eingang einer zweiten Addierschaltung (8) mit nachgechaltetem Register (10) verbunden ist, und daß der Ausgang des Registers (10) den Ausgang des DTO (20) bildet und auf einen zweiten Eingang der zweiten Addierschaltung (8) rückgekoppelt ist.
6. PLL-Schaltung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t, daß der DTO (20) so ausgebildet ist, daß dessen Inkrement (INC) fest eingestellt und dessen Laufweite als Stellgröße veränderbar ist.
7. PLL-Schaltung nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, daß das Korrek- tursignal von den m niedrigstwertigen Bits des Ausgangs- signals des DTO (20) abgeleitet ist, wobei 2m größer als die Summe des Maximalwerts des Phasendifferenzsignals und eines Inkrementwerts (INC) des DTOs (20) oder gleich dieser ist.
8. PLL-Schaltung nach Anspruch 7, d a d u r c h g e k e n n z e i c h n e t, daß 2 (m-1) kleiner als der Inkrementwert (INC) ist.
9. PLL-Schaltung nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, daß der DTO (20) eine Breite von n Bits hat und daß der Inkrementwert (INC) so gewählt ist, daß das Produkt aus Inkrementwert, Periode des Synchronisationssignals (T) und Taktfrequenz (l/t) im wesentlichen gleich 2n ist.
10. PLL-Schaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, eine Taktgeberschaltung (20) vorgesehen ist, die Taktsignale (CLK) für den -DTO (20) bereitstellt und mit dem Ausgang (16) gekoppelt ist, um das Taktsignal (CLK) entsprechend dem Wert des Korrektursignals .zeitlich zu verschieben.
11. Verwendung einer PLL-Schaltung nach einem der Ansprüche 1 bis 10 zur Regenerierung des Horizontal-Synchronisati- onssignals in Fernsehgeräten.
12. Verwendung nach Anspruch 11, wobei der verwendete Takt der Pixeltakt ist.
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