DE19738914A1 - Digitale PLL-Schaltung mit erhöhter Zeitauflösung - Google Patents

Description

Die vorliegende Erfindung betrifft eine digitale PLL- Schaltung.

Analoge PLL-Schaltungen werden in zahllosen Bereichen der Elektronik eingesetzt, wenn eine Arbeitsfrequenz einer Vor­ richtung phasenfest an ein externes Synchronisationssignal gekoppelt werden soll, z. B. bei Farbdecodern in der Fern­ sehtechnik, Stereosignaldecodern für Rundfunk und Fernsehen, sowie zur Frequenzsynthese.

Infolge der fortschreitenden Digitalisierung der Funk- und Fernsehtechnik besteht zunehmendes Interesse daran, auch PLL- Schaltungen aus digitalen Komponenten aufzubauen; dies schei­ terte bei vielen Anwendungen jedoch daran, daß infolge der Taktung digitaler Systeme deren Ausgangssignale sich jeweils nur von einem Takt zum nächsten ändern können, d. h. daß die zeitliche Auflösung solcher Systeme durch die Taktfrequenz begrenzt ist, mit der sie betrieben werden.

Eine wichtige Anwendung von PLL-Schaltungen ist die Regene­ rierung der Horizontalsynchronisationspulse aus dem FBAS- Signal in einem Fernsehempfänger: Mit Hilfe von bekannten Schaltungen werden die Synchronisationssignale abgetrennt und so das VCS-Signal gewonnen. Da dieses allein durch Abtrennung gewonnene Signal stark jittert und Pulsausfälle aufweist, wird der Abtrennstufe eine PLL-Schaltung nachgeschaltet. Verwendet man bei einem digitalen FBAS-Signal allerdings eine digital aufgebaute PLL-Schaltung, so ist mit den bekannten derartigen Schaltungen nur eine Jittergenauigkeit des von dieser Schaltung regenerierten Synchronisationssignals im Verhältnis zur Bildkomponente des FBAS-Signals von ± 1 Ab­ tasttakt erzielbar. Dies hat zur Folge, daß bei Verwendung des im Empfänger abgreifbaren Pixeltakts als Abtasttakt der PLL-Schaltung Synchronisationsfehler auf treten, die sich auf dem Bildschirm als Verschiebung von Bildzeilen gegeneinander um ± 1 Pixelbreite bemerkbar machen und die Bildwiedergabe empfindlich stören.

Bisher wurde dieses Problem in der Praxis durch Verwendung analoger PLL-Schaltungen umgangen.

Aufgabe der Erfindung ist, eine digitale PLL-Schaltung anzu­ geben, die eine Synchronisation mit höherer Zeitauflösung als der ihres Abtasttakts gestattet.

Die Aufgabe wird gelöst durch eine PLL-Schaltung nach An­ spruch 1.

Weiterbildungen sind Gegenstand der Unteransprüche.

Der durch den Anspruch 1 definierten Erfindung liegt die Erkenntnis zugrunde, daß, wenn das externe Synchronisati­ onssignal nicht mit dem Abtasttakt der PLL-Schaltung synchron ist, der vom DTO (discrete time oscillator) zu einem bestimm­ ten Zeitpunkt der Periode des Synchronisationssignals ausge­ gebene Wert ein Maß für die Phasenlage zwischen zwei Ab­ tastwerten darstellt und damit einen Rückschluß auf die zeitliche Lage des Synchronpulses innerhalb eines Abtasttakts zuläßt. Der DTO kann hierbei entweder so gestaltet sein, daß dessen Inkrement oder dessen Laufzeit als Stellgröße benutzt wird.

In einer Weiterbildung der Erfindung kann die Vergleichsein­ richtung ein Vergleicher sein, der an den Ausgang des DTO geschaltet ist und das erste Rückkoppelsignal bildet, indem er einen Impuls oder eine Signalflanke erzeugt, wenn das Ausgangssignal des DTO einen Grenzwert überschreitet, der willkürlich festgelegt sein kann. Die Vergleichseinrichtung kann jedoch auch in den Phasendetektor integriert sein.

Zweckmäßigerweise ist das Korrektursignal von den m nied­ rigstwertigen Bits des Ausgangssignals des DTO abgeleitet, wobei 2m größer als die Summe von Maximalwert des Phasendif­ ferenzsignals und Inkrementwert oder gleich dieser ist. Da die Differenz zwischen zwei aufeinanderfolgenden Werten des zweiten Synchronisationssignals (vom Fall des Überlaufs des Addierglieds abgesehen) nicht größer als diese Summe sein kann, sind diese m niedrigstwertigen Bits zur Gewinnung der vollständigen Information über die zeitliche Lage des Syn­ chronpulses innerhalb eines Abtasttakts notwendig und ausrei­ chend.

Vorzugsweise umfaßt die PLL-Schaltung eine Dekodierschaltung, z. B. eine Torschaltung, die eine Teilmenge der Bits des DTO- Ausgangssignales empfängt und an einem durch das pha­ sengekoppelte Ausgangssignal am Ausgang des DTO bzw. des nachgeschalteten Vergleichers festgelegten Zeitpunkt auswer­ tet, um daraus das Korrektursignal zu ermitteln. Der festge­ legte Zeitpunkt ist zweckmäßigerweise der, an dem der Ver­ gleicher den Impuls oder die Signalflanke erzeugt.

Wenn der DTO eine Breite von n Bits hat, ist der Inkrement­ wert vorzugsweise so gewählt, daß das Produkt aus Inkrement­ wert, Periode des Synchronisationssignals und Taktfrequenz im wesentlichen gleich 2n ist. In diesem Fall kann nämlich im DTO eine übliche Addierschaltung von n Bit Breite verwendet werden, die, wenn das Ergebnis einer Addition 2n übersteigen würde, also z. B. 2n+d ergäbe, als Ergebnis den Wert d aus­ gibt. Ein Produkt ist in diesem Zusammenhang als im wesentli­ chen gleich 2n anzusehen, wenn die Abweichung des Produkts von 2n so klein ist, daß der durch die Abweichung bedingte, sich im Laufe mehrerer Perioden des externen Synchronisati­ onssignals kumulierende Fehler sich im Rahmen der Anwendung der Schaltung nicht bemerkbar macht. Dies bedeutet z. B. für die hier bevorzugt betrachtete Verwendung der erfindungsgemä­ ßen PLL-Schaltung zur Regenerierung des Horizontalsynchroni­ sationssignals in einem Fernsehgerät, daß über eine Perioden­ zahl, die der Zeilenzahl des Fernsehbildes (oder des Halbbil­ des, im Fall einer Interlaced-Darstellung) entspricht, der kumulierte Fehler kleiner als der Inkrementwert INC bleibt, da andernfalls Sprünge im angezeigten Bild um jeweils eine Pixelbreite auftreten würden.

Die erfindungsgemäße PLL-Schaltung ist zweckmäßigerweise ergänzt durch eine Verzögerungsschaltung, die an den Korrek­ tursignalausgang angeschlossen ist und eingerichtet ist, um das phasengekoppelte Ausgangssignal entsprechend dem Wert des Korrektursignals zu verzögern und verzögert auszugeben. Die Verzögerung ist vorzugsweise proportional (INC-d), d. h. sie verschwindet, wenn d=INC, und sie beträgt eine Abtasttaktpe­ riode, wenn d=0. Die Verzögerungsschaltung kann in Form eines bekannten DT-Wandlers aufgebaut sein. Diese Schaltung gestat­ tet es, die Abtasttaktperiode in INC Teilintervalle zu unter­ teilen, so daß sich eine im Vergleich zu bekannten digitalen PLL-Schaltungen um den Faktor INC verbesserte Zeitauflösung ergibt. Da INC bei gleichzeitiger Verwendung von entsprechend breiten Addiergliedern beliebig vergrößert werden kann, ist offensichtlich, daß mit der erfindungsgemäßen Schaltung Zeitauflösungen erreicht werden können, die keiner Beschrän­ kung durch die digitale Struktur der Schaltung mehr unterlie­ gen.

Die so ergänzte PLL-Schaltungsanordnung verhält sich nach außen exakt wie eine analoge PLL-Schaltung und kann eine solche ersetzten, ohne daß dafür Änderungen an vor- oder nachgeordneten Schaltungselementen notwendig würden. Da die Verzögerungsschaltung das Korrektursignal auswertet, ist es auch nicht nötig, das Korrektursignal zusätzlich noch aus der Schaltungsanordnung herauszuführen.

Alternativ zur Verwendung der Verzögerungsschaltung besteht die Möglichkeit, eine Taktgeberschaltung, die Taktsignale für das Addierglied erzeugt, an den Korrektursignalausgang anzu­ schließen und so einzurichten, daß sie das Taktsignal ent­ sprechend dem Wert des Korrektursignals verzögert.

Des weiteren besteht auch die Möglichkeit den DTO mit festem Inkrement und variabler Laufzeit auszubilden. Hierauf wird im Zusammenhang mit der Figurenbeschreibung näher eingegangen.

Eine bevorzugte Anwendung der erfindungsgemäßen PLL-Schaltung ist die Regenerierung des Horizontal-Synchronisationssignals in Fernsehgeräten, wobei der verwendete Takt zweckmäßigerwei­ se der Pixeltakt des Fernsehgeräts ist.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen unter Bezugnahme auf die beigefügten Figuren. Es zeigen:

Fig. 1 ein allgemeines Blockschaltbild einer erfindungsge­ mäßen PLL-Schaltung mit DTO,

Fig. 2 ein erstes Ausführungsbeispiel anhand eines detail­ lierteren Blockschaltbildes als in Fig. 1 mit einem DTO, dessen Inkrement als Stellgröße verwendet wird,

Fig. 3 ein Zeitablaufdiagramm, das die Arbeitsweise der erfindungsgemäßen Schaltung von Fig. 2 verdeutlicht, und

Fig. 4 ein zweites Ausführungsbeispiel anhand eines ähnli­ chen Blockschaltbild wie in Fig. 2, jedoch ohne ausgangssei­ tiger Verzögerungsschaltung, und

Fig. 5 ein drittes Ausführungsbeispiel anhand eines de­ taillierteren Blockschaltbildes als in Fig. 1 mit einem DTO, dessen Laufzeit als Stellgröße verwendet wird.

Fig. 1 zeigt ein Blockschaltbild einer erfindungsgemäßen PLL- Schaltung. Sie umfaßt eine getaktete digitale PLL-Schaltung 2 mit einem Phasendetektor 4, der an seinen Eingängen ein externes Synchronisationssignal H_in, z. B. ein VCS-Signal, und ein erstes Rückkoppelsignal empfängt und ein Phasendifferenz­ signal ausgibt, dessen Wert ein Maß für die Phasendifferenz zwischen dem Synchronisationssignal und dem ersten Rückkop­ pelsignal ist. Der Ausgang des Phasendetektors 4 ist über ein Loop-Filter 5, z. B. ein Tiefpaßfilter, an einen Eingang eines DTOs 20 geschaltet.

Der DTO 20 ist hier als Blackbox 20 gezeichnet. Über ein Eingangssignal wird die Frequenz des DTO's 20 verändert. Am Ausgang liefert der DTO 20 ein n-bit breites digitales Si­ gnal, wovon die m niedrigwertigsten Bits (LSB's) als Subpi­ xelphase auskodiert werden. Der Vergleicher 12 liefert das Rückkoppelsignal für den Phasendetektor 4.

Der Vergleicher 12 ist an den Ausgang des DTOs 20 angeschlos­ sen. Er vergleicht es mit einem willkürlich festgelegten Wert, der, wenn die Addierschaltung mit vorzeichenbehafteten ganzen Zahlen arbeitet, d. h. von -2n-1+1 bis 2n-1 zählt, zweckmäßigerweise 0 ist, und erzeugt einen Ausgangs­ signalpuls, wenn sich ergibt, daß der Wert von unten kommend die Null überschritten hat.

Alternativ kann der Vergleicher 12 auch zwei aufeinanderfol­ gende Werte des zweiten Rückkoppelsignals vergleichen und den Ausgangssignalpuls erzeugen, wenn aufgrund eines Überlaufs der Wert des zweiten Rückkoppelsignals von einem Takt zum nächsten abgenommen hat.

Eine besonders einfache Variante des Vergleichers 12 empfängt von der vom zweiten Addierschaltung ausgegebene Ergebnissen lediglich das Übertragsbit, das einen Überlauf direkt an­ zeigt, um daraus den Ausgangssignalpuls zu erzeugen.

Das Ausgangssignal des Vergleichers 12 ist als erstes Rück­ koppelsignal auf einen der Eingänge des Phasendetektors 4 zurückgeführt.

Eine Dekodierschaltung 14 empfängt ebenfalls das phasengekop­ pelte Ausgangssignal vom Vergleicher 12. Sie ist an die m niedrigstwertigen Bitausgangsleitungen des DTOs 20 10 ange­ schlossen. Sie wird durch den Ausgangssignalpuls aktiviert, so daß sie die zum betreffenden Zeitpunkt anliegenden Bits vom Ausgang des DTOs 20 empfängt und als Korrektursignal an einen Korrektursignalausgang 16 der PLL-Schaltung 2 ausgibt.

An den Korrektursignalausgang 16 ist eine Verzögerungsschal­ tung 18 angeschlossen, die das phasengekoppelte Ausgangs­ signal empfängt und entsprechend dem Wert des Korrektursi­ gnals verzögert wieder ausgibt. Die Anordnung aus PLL-Schal­ tung 2 und Verzögerungsschaltung 18 verhält sich exakt wie eine analoge PLL-Schaltung.

Der DTO 20 kann, wie Fig. 2 zeigt, folgendermaßen realisi­ siert sein. Der DTO 20 weist eine erste Addierschaltung 6 auf mit einem ersten Eingang, dem das Phasendifferenzsignal zugeführt wird und mit einem zweiten Eingang, welchem ein Inkrementwert INC als Stellgröße zugeführt wird. Ein Ausgang dieser ersten Addierschaltung ist 6 mit einem ersten Eingang einer zweiten Addierschaltung 8 mit nachgeschaltetem Register 10 verbunden. Der Ausgang des Registers 10 bildet zugleich den Ausgang des DTO 20 und ist auf einen zweiten Eingang der zweiten Addierschaltung 8 rückgekoppelt.

Die erste Addierschaltung 6 bildet die Summe des Inkrement­ werts INC und des Werts des Phasendifferenzsignals und gibt sie an die zweite Addierschaltung 8 von n Bit Breite aus, die den Wert eines zweiten Rückkoppelsignals hinzuaddiert und an das Register 10 ausgibt. Das Register 10, ebenfalls n Bit breit, empfängt über einen Steuereingang ein Taktsignal CLK, das es in die Lage versetzt, das von der zweiten Addierschal­ tung 8 während eines Takts ausgegebene Signal zu speichern und im darauffolgenden Takt als zweites Rückkoppelsignal auszugeben. Durch diese Anordnung wird der Wert des Registers 10 solange in jedem Takt um den Ausgangswert der ersten Addierschaltung 6 erhöht, bis das Register 10 bzw. die zweite Addierschaltung 8 überlaufen. Die Breite der ersten Addier­ schaltung 6 kann geringer sein als n Bit.

Die Arbeitsweise einer solchen PLL-Schaltung 2 und der Verzö­ gerungsschaltung 18 wird deutlicher anhand von Fig. 3, die als durchgezogene Kurve die Entwicklung des zweiten Rückkop­ pelsignals im Laufe von eineinhalb Perioden des VCS-Signals und als gestrichelte Kurve den Verlauf des Ausgangssignals eines spannungsgesteuerten Sägezahnoszillators einer analogen PLL-Schaltung zeigt. Es wird angenommen, daß die PLL- Schaltungen perfekt an das VCS-Signal gekoppelt sind, so daß das Phasendifferenzsignal verschwindet. Das analoge Signal steigt im Laufe einer VCS-Periode von 0 linear zu einem Maximalwert 2n an und fällt von dort abrupt auf 0 zurück. Diese Flanke kann von einer dem Vergleicher 12 entsprechende Schaltung erfaßt und zur Erzeugung eines Pulses des phasenge­ koppelten Ausgangssignals genutzt werden. Das digitale Signal nimmt von 0 ausgehend schrittweise um den Wert INC zu. Der Wert von INC ist so vorgewählt, daß INC*T/t=2n erfüllt ist, wobei T die Periode des VCS-Signals und t die Periode des Abtasttakts bezeichnet. Wenn VCS-Signal und Abtasttakt nicht synchronisiert sind, d. h. T kein ganzzahliges Vielfaches von t ist, ist 2n durch INC nicht ohne Rest teilbar. Folglich führt der Überlauf der Addierschaltung zum Zeitpunkt T1 nach der ersten VCS-Periode nicht zum Zählerstand 0, sondern zu einem Zählerstand i, außerdem erfolgt der Überlauf nicht korrekt am Periodenende, sondern durch die Taktung bedingt um ein Zeitintervall Δt=i t/INC zu spät. Die Verzögerungsschal­ tung 18 empfängt zum Zeitpunkt T1+Δt, an dem der Vergleicher den Addiererüberlauf bemerkt und einen Synchronpuls ausgibt, ein Korrektursignal mit dem Wert i. Sie verzögert daraufhin den Synchronpuls proportional zur Differenz zwischen INC und i um Δt'=(INC-i)*t/INC. Der Synchronpuls wird somit zum Zeitpunkt T1+Δt+Δt'=T1+t ausgegeben. Er ist mit einer zeitli­ chen Genauigkeit von t/INC perfekt phasengekoppelt.

Nach Ablauf der zweiten VCS-Periode ergibt der Überlauf einen Zählerstand von 2i mod INC. Die Korrektur erfolgt in gleicher Weise.

Da bei vielen Anwendungen die Periodendauern T und t vorgege­ ben sind, kann INC nicht immer so gewählt werden, daß die Beziehung INC*T/t=2n exakt erfüllt ist. Es ist in einem solchen Fall aber stets möglich, entweder eine zweite Addier­ schaltung zu verwenden, die einen Überlauf bei einem ganzzah­ ligen Vielfachen von INC produziert, auch wenn dies keine Zweierpotenz ist, oder n und INC so groß zu wählen, d. h. so breite Addierer 6, 8 und Register 10 zu verwenden, daß die Beziehung für praktische Bedürfnisse hinreichend genau approximiert wird. In letzterem Fall kann es zur Erzielung einer hinreichenden Zeitauflösung bereits ausreichend sein, wenn von den m Bits niedriger Signifikanz des zweiten Rück­ koppelsignals nur die signifikanteren zur Erzeugung des Korrektursignals herangezogen werden.

Fig. 4 zeigt eine zweite erfindungsgemäße PLL-Schaltungsan­ ordnung. Bei dieser Ausgestaltung ist auf eine Verzögerungs­ schaltung verzichtet. Statt dessen ist eine Taktgeberschal­ tung 20, die Taktsignale für den DTO 20 erzeugt, an den Korrektursignalausgang 16 angeschlossen und ist eingerichtet, um das Taktsignal entsprechend dem Wert des Korrektursignals zu verzögern.

Eine dritte Ausführungsform zeigt Fig. 5. In den vorhergehen­ den Fällen wird das Inkrement des DTO's 20 als Stellgröße im Regelkreis benutzt. In der Schaltung von Fig. 5 wird die dagegen die Laufweite des DTO's 20 verändert. Der Addierer 23 und das Register 25 stellen einen Zähler dar, der nicht wie üblich um 1, sondern um den Wert INC erhöht wird. Dieser Zähler ist über den Multiplexer 24 ladbar. Der Phasen­ detektor 4 mit nachgeschaltetem Loop-Filter 5 liefert an seinem Ausgang nun kein Inkrement sondern eine max. Laufwei­ te des Zählers. Diese kann sich, wie das Inkrement in den anderen Lösungsvarianten, ebenfalls aus einem Nominalwert und einem Korrekturwert zusammensetzen. Diese Laufweite wird durch den Vergleicher 21 ständig mit dem Ausgang des Zählers verglichen. Überschreitet der Ausgangswert die festgelegte Laufweite, wird der Zähler mit dem Wert (Ausgang - festgeleg­ te Laufweite) vorgeladen. Die Auflösung der Feinphase ist direkt durch den Wert INC bestimmt. Ist INC z. B. 8 (3 bit), wird die Feinphase auch in Achteln aufgelöst (m=3). Das hat den Vorteil, das die Feinphase immer einer Zweierpotenz entspricht, falls INC eine Zweierpotenz ist.

Die oben beschriebenen PLL-Schaltungen bzw. Schaltungsanord­ nungen sind insbesondere geeignet zur Regenerierung des Horizontalsynchronisationssignals in einem Fernsehgerät nach Abtrennung von einem digitalisierten FBAS-Signal. Dabei wird der Pixeltakt des Fernsehgeräts als Abtasttakt der PLL-Schal­ tung verwendet. Die Verzögerungsschaltung 18 dient in diesem Fall zur Korrektur der Bildrasterlage; alternativ kann der steuerbare Taktgeber 20 zur Anpassung des Pixeltakts an das Synchronisationssignal verwendet werden.

Claims (12)

1. Digitale PLL-Schaltung (2) mit

• - einem Phasendetektor (4), der ein externes Synchronisa­ tionssignal (H_in) und ein erstes Rückkoppelsignal empfängt und ein Phasendifferenzsignal ausgibt, dessen Wert ein Maß für die Phasendifferenz zwischen dem Synchronisationssignal (H_in) und dem ersten Rückkoppelsignal ist,
• - einem dem Phasendetektor (4) nachgeschalteten DTO (20), welcher nach Maßgabe des Phasendifferenzsignals ein n-Bit breites digitales Ausgangssignal ausgibt,
• - einer Rückkopplungseinrichtung, durch welche das Ausgangs­ signal des DTO (20) als erstes Rückkoppelssignal dem Phasen­ detektor (4) zugeführt wird,
• - eine an den Ausgang des DTO (20) geschaltete Dekodierein­ richtung (14) mit einem Ausgang (16) für ein Korrektursignal, welches ein Maß für die Phasenlage zwischen zwei Abtastwerten darstellt und von wenigstens einer Teilmenge m der Bits n des zweiten Rückkoppelsignals abgeleitet ist.

2. PLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß eine Verzö­ gerungsschaltung (18) vorgesehen ist, welche das Ausgangsi­ gnal des DTO (20) nach Maßgabe des Wertes des Korrektursi­ gnals als korrigiertes phasengekoppeltes Ausgangssignal (H_out) verzögert ausgibt.

3. PLL-Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Rück­ kopplungseinrichtung eine Vergleichseinrichtung aufweist.

4. PLL-Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Ver­ gleichseinrichtung durch einen an den Ausgang des DTO (20) geschalteten Vergleicher (12) gebildet ist, und daß der Ausgang dieses Vergleichers (12) an die Dekodiereinrichtung (14) und die Verzögerungsschaltung (18) angeschlossen ist.

5. PLL-Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der DTO (20) eine erste Addierschaltung (6) aufweist mit einem ersten Eingang, dem das Phasendifferenzsignal zugeführt wird und mit einem zweiten Eingang, welchem ein Inkrementwert (INC) als Stellgröße zugeführt wird, daß ein Ausgang dieser ersten Addierschaltung (6) mit einem ersten Eingang einer zweiten Addierschaltung (8) mit nachgeschaltetem Register (10) verbun­ den ist, und daß der Ausgang des Registers (10) den Ausgang des DTO (20) bildet und auf einen zweiten Eingang der zweiten Addierschaltung (8) rückgekoppelt ist.

6. PLL-Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der DTO (20) so ausgebildet ist, daß dessen Inkrement (INC) fest einge­ stellt und dessen Laufweite als Stellgröße veränderbar ist.

7. PLL-Schaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Korrek­ tursignal von den m niedrigstwertigen Bits des Ausgangs­ signals des DTO (20) abgeleitet ist, wobei 2m größer als die Summe des Maximalwerts des Phasendifferenzsignals und eines Inkrementwerts (INC) des DTOs (20) oder gleich dieser ist.

8. PLL-Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß 2(m-1) kleiner als der Inkrementwert (INC) ist.

9. PLL-Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der DTO (20) eine Breite von n Bits hat und daß der Inkrementwert (INC) so gewählt ist, daß das Produkt aus Inkrementwert, Periode des Synchronisationssignals (T) und Taktfrequenz (1/t) im wesent­ lichen gleich 2n ist.

10. PLL-Schaltung nach Anspruch 1, dadurch gekennzeichnet, eine Taktgeber­ schaltung (20) vorgesehen ist, die Taktsignale (CLK) für den DTO (20) bereitstellt und mit dem Ausgang (16) gekoppelt ist, um das Taktsignal (CLK) entsprechend dem Wert des Korrektur­ signals zeitlich zu verschieben.

11. Verwendung einer PLL-Schaltung nach einem der Ansprüche 1 bis 10 zur Regenerierung des Horizontal-Synchronisations­ signals in Fernsehgeräten.

12. Verwendung nach Anspruch 11, wobei der verwendete Takt der Pixeltakt ist.