DE19638371C2 - Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen - Google Patents

Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen

Info

Publication number
DE19638371C2
DE19638371C2 DE19638371A DE19638371A DE19638371C2 DE 19638371 C2 DE19638371 C2 DE 19638371C2 DE 19638371 A DE19638371 A DE 19638371A DE 19638371 A DE19638371 A DE 19638371A DE 19638371 C2 DE19638371 C2 DE 19638371C2
Authority
DE
Germany
Prior art keywords
chip
layer
electrical
tape
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE19638371A
Other languages
English (en)
Other versions
DE19638371A1 (de
Inventor
Michael Huber
Peter Stampka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE19638371A priority Critical patent/DE19638371C2/de
Publication of DE19638371A1 publication Critical patent/DE19638371A1/de
Application granted granted Critical
Publication of DE19638371C2 publication Critical patent/DE19638371C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49855Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers for flat-cards, e.g. credit cards
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electroplating Methods And Accessories (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Erzeugung einer einseitigen gal­ vanischen Metallschicht zur Darstellung von galvanischen Außenkontakten auf Chip- Modulbändern, auf denen eine Vielzahl von Chip-Modulen nicht vereinzelt zusammengefaßt ist. Die galvanische Metallschicht bildet die oberste Schicht von Außenkontakten für das Chip- Modul.
Aus der DE 43 26 816 A1 ist es bekannt, zur Herstellung von Chip-Modulen zunächst eine elektrisch isolierende Schicht mit einer elektrisch leitenden Schicht zu versehen und diese in Kontaktflächen zu strukturieren. Anschließend werden Ausspa­ rungen in die isolierende Schicht eingebracht, um einen auf dieser Seite des Chip-Moduls angeordneten Halbleiterchip durch diese Aussparungen hindurch mit den Kontaktflächen elektrisch verbinden zu können.
Aus der DE 42 32 625 A1 ist es bekannt, ein Leadframe mit ei­ ner elektrisch isolierenden Folie zu beschichten, die eine Aussparung zur Aufnahme eines Halbleiterchips und diesen mit den Kontaktfahnen des Leadframes verbindenden Bonddrähte auf­ weist.
Die derzeit verwendete Methode zur Herstellung einer Hartver­ goldung auf der Kontaktseite von Chipkarten-Epoxidbändern ist relativ kostenintensiv und aufwendig. Der prinzipielle Aufbau von Chip-Modulen, die aus einem Band (Tape) mit aufgebrachtem Chip, dessen elektrische Kontaktierung nach außen hin über galvanische Kontakte geschieht, die auf der dem Chip gegen­ überliegenden Bandseite liegen, ist allgemein standardisiert. So wird als Ausgangsmaterial ein Band bestehend aus einer in­ neren Kupferschicht mit beidseitiger Nickelschicht verwendet. Auf der einen Seite wird ein Chip (elektronisches Bauelement) aufgebracht, wobei der Chip über Bonddrähte durch das eben­ falls auf dieser Seite befindliche Epoxidband hindurch kon­ taktiert wird, so daß eine elektrische Verbindung zu den auf der gegenüberliegenden Seite des Ausgangsmaterials befindli­ chen elektrischen Kontakten hergestellt wird. Diese elektri­ schen Kontakte sind lateral derart strukturiert, daß eine An­ zahl von 6 bzw. 8 Kontakten differenziert wird.
Um ausgehend von der elektrischen Kontaktierung des Chips die entsprechende Anzahl von Kontakten zu bedienen bzw. elek­ trisch anzubinden ist das Epoxidband entsprechend struktu­ riert. Somit werden die Bonddrähte einerseits mit Anschlüssen am Chip verbunden und andererseits mit Aussparungen im Band. Innerhalb dieser Aussparungen wird auf die vorhandene Nickel­ schicht eine Weichgoldschicht chipseitig aufgebracht. Hierzu muß die gegenüberliegende Seite beispielsweise mit einem Gum­ midichtband abgedeckt werden. Diese Weichgoldschicht ist für die Kontaktierung bzw. für das Bondverfahren unbedingt not­ wendig.
Für die Erzeugung einer kontaktseitigen Hartgoldschicht ist eine entsprechende Abdeckung der Chipseite notwendig. Die Probleme bei der Herstellung der Hartgoldschicht liegen im Bereich einer auch hier nötigen Abdichtung der gegenüberlie­ genden Seite. Die Herstellung der Abdichtung bedeutet jedoch einen zusätzlichen Verfahrensschritt, der unter Umständen mit einer erhöhten Ausschußrate verbunden ist.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren für die Herstellung einer galvanischen Metallschicht auf einem Chip-Modul bereitzustellen, mittels dem das Gesamtverfahren zur Herstellung eines Chip-Moduls verkürzt und vereinfacht wird.
Diese Lösung dieser Aufgabe geschieht durch die Merkmale des Anspruchs 1.
Das Prinzip der Erfindung liegt in einer wesentlichen Um­ schichtung von Verfahrensschritten des Verfahrens nach dem Stand der Technik. Dadurch wird letztendlich das Abdecken der den zu beschichtenden Kontakten eines Chip-Moduls gegenüber­ liegenden Seite für einen galvanischen Fertigungsschritt eli­ miniert, so daß das Verfahren des aufwendigen Abdichtens von Flächen, die nicht mit einem Metall belegt werden sollen, entfällt. Im wesentlichen wird dabei die galvanische Schicht für die Außenkontakte eines Chip-Moduls zu einem späteren Zeitpunkt aufgebracht. Der Ausgangswerkstoff, das Trägerband mit dem Schichtaufbau Epoxyband-Nickel-Kupfer-Nickelschicht enthält im Anlieferungszustand bereits beiderseits die Weichgoldschicht, so daß chipseitig die Bondbarkeit, d. h. die elektrische Verbindung des Chips, gewährleistet ist und kontaktseitig die Grundlage für die Herstellung einer galvani­ schen Metallschicht bzw. einer Hartmetallschicht vorliegt.
Die Chipmodulbänder werden anschließend vollständig montiert, d. h. der Chip wird mechanisch befestigt und elektrisch über Bonddrähte angeschlossen und als Abdeckung wird eine Kunst­ stoffmasse (Globe-Top; Mold) über dem Chip mit dessen elek­ trischen Anbindungen aufgebracht. Nachdem diese Struktur der Chipseite nach außen hin vollständig aus Epoxid- bzw. Kunst­ stoff besteht, setzen sich hier im folgenden galvanischen Fertigungsschritt keine oder nur wenige Metallpartikel ab. Durch die Galvanisierung der Chip-Modulbänder nach der voll­ ständigen Montage ist somit die Chipseite bereits abgedeckt und ein zusätzlicher Verfahrensschritt zum Abdichten erübrigt sich.
Innerhalb der Galvanikanlage werden die von der bisherigen Bandherstellung auf dem Epoxid vorhandenen elektrischen Lei­ tungen (Leiterbahnen) genutzt, um Klemmelemente einer För­ dereinheit der Galvanikeinrichtung zu kontaktieren. Somit wird der elektrische Kreislauf zum Galvanisieren geschlossen.
Wird in einer vorteilhaften Ausgestaltung eine Hartgold­ schicht galvanisch aufgebracht, so liegen deren Schichtdicken bei 0,2 bis 0,5 µm. Da chipseitig der Modulaufbau elektrisch isoliert ist, finden auf dieser Seite keine ungewollten Be­ schichtungen mit Hartgold statt. Nach der galvanischen Bear­ beitung werden die Chipmodul-Bänder in die Fertigung zurück­ geführt. Hier findet das elektrische Freistanzen mit einer anschließenden Vermessung der Chipmodule statt.
Im folgenden wird anhand von schematischen Figuren ein Aus­ führungsbeispiel beschrieben.
Fig. 1 zeigt ein fertigmontiertes Chipmodul mit einseitiger Kunststoffabdeckung.
Fig. 2 zeigt ein fertigmontiertes Chipmodul mit einer kon­ taktseitig aufgebrachten Hartgoldschicht.
Fig. 3 zeigt eine partielle Ansicht eines Chipmodulsbandes in einer Bandgalvanik.
In der Fig. 1 ist eine Querschnittsansicht eines Chipmoduls dargestellt. Dabei ist der Chip 5 über einen Chipkleber 4 auf der Weichgoldschicht 2 montiert und über Bonddrähte 3 elek­ trisch zur Gegenseite, d. h. durch das Epoxidband 7 hindurch, kontaktiert. Unterhalb der Weichgoldschicht 2 befindet sich eine Nickelschicht 1 und im Anschluß daran eine Kupferschicht 8. Auf der dem Chip abgewandten Seite der Kupferschicht 8 folgen wiederum eine Nickelschicht 1 und eine Weichgold­ schicht 2. Die Anordnung wird mit einer Abdeckmasse 6 ge­ schützt. Dies stellt somit den Zustand vor dem galvanischen Verfahrensschritt dar.
Fig. 2 zeigt dieselbe Anordnung wie in Fig. 1, wobei eine galvanische Metallschicht 9 dem Chip gegenüberliegend aufge­ bracht wurde, also an der Unterseite 13 des Chipmoduls. Die Oberseite 14 weist keinerlei metallische Abscheidungen auf. Die erzeugte galvanische Metallschicht 9 kann beispielsweise eine Hartgoldschicht sein. Dies ist aus technischen Gründen bisher weitestgehend der Fall gewesen. Aus gestalterischen Gründen kann jedoch auch gefordert werden, daß beispielsweise eine Silberschicht aufgebracht wird. Darüber hinaus kann die galvanische Schicht eine vorgegebene Farbe erhalten. Dies kann durch die gezielte Auswahl von galvanisch abzuscheiden­ den Substanzen geschehen.
Die Fig. 3 zeigt die Draufsicht auf eine Förderrolle 10 ei­ ner Galvanikeinrichtung, insbesondere einer Bandgalvanik. Diese Einrichtung ist im Prinzip aus zwei oder mehreren För­ derrollen aufgebaut, wobei das Band im Galvanikbad über Klem­ melemente 12 abschnittsweise kontaktiert ist. In diesem Fall greifen die Klemmelemente 12 auf das Chipmodulband und kon­ taktieren im wesentlichen die auf dem Epoxidband 7 vorhandenen Leiterbahnen, die in vorhergehenden Fertigungsschritten aufgebracht worden sind. Diese Leiterbahnen sind mit den Mo­ dulen 11 verbunden, so daß sämtliche Unterseiten 13 der in der Galvanik befindlichen Chip-Module 11 entsprechend ein­ heitlich gepolt sind und somit die Elektrode darstellen, an der sich die galvanische Metallschicht bildet. Die Oberseite 14 ist jeweils durch den sog. Globe-Top inertisiert. Die Klemmelemente 12 werden auf einer dem Galvanikbad vorgescha­ lteten Förderrolle 10 an das Chipmodul-Band herangeführt und kontaktiert, laufen mit diesen durch das Galvanikbad hindurch und werden auf der gegenüberliegenden Seite wiederum von dem Chip-Modulband getrennt. Der Nachweis, daß das erfindungsge­ mäße Verfahren eingesetzt wurde, läßt sich am fertigen Pro­ dukt bzw. am Chipmodul über eine Schliffprobe in einfacher Weise führen.
Bezugszeichenliste
1
Nickelschicht
2
Weichgoldschicht
3
Bonddraht
4
Schichtkleber
5
Chip
6
Abdeckmasse
7
Band/Tape
8
Kupferschicht
9
Galvanische Metallschicht
10
Förderrolle
11
Chipmodul
12
Klemmelement
13
Unterseite
14
Oberseite

Claims (3)

1. Verfahren zur Erzeugung einer einseitigen galvanischen Me­ tallschicht zur Darstellung von galvanischen Außenkontakten auf Chip-Modulbändern mit einem anfänglichen Standard- Schichtaufbau aus Epoxid-Weichgold-Nickel-Kupfer-Nickel- Weichgold mit den Verfahrensschritten:
  • - einseitige Bestückung mit einem Chip (5) auf der Oberseite des Bandes,
  • - elektrische Kontaktierung der Anschlüsse des Chips über Bonddrähte (3) auf die Weichgoldschicht (2) in Aussparun­ gen der Epoxidschicht (7) auf der Oberseite des Bandes, wodurch eine elektrische Verbindung zu den auf der Unter­ seite des Bandes befindlichen elektrischen Kontakten her­ gestellt wird,
  • - Aufbringen einer Abdeckmasse (6) auf den Chip und dessen elektrische Anbindungen auf der Oberseite des Bandes,
  • - Anschließen einer Vielzahl von auf dem Band gegenüberlie­ gend angeordneten, nicht vereinzelten und durch elektri­ sche Leiter untereinander verbundenen Chipmodule (11) über elektrische Klemmelemente (12) der Galvanikeinrichtung, die an beiden Seiten des Bandes angeordnet sind und die elektrischen Leiter des jeweiligen Chipmoduls (11) kontak­ tieren,
  • - Abscheiden einer galvanischen Metallschicht (9) auf den elektrischen Kontakten auf der Unterseite (13) des Chipmo­ duls (11) zur Bildung der galvanischen Außenkontakte.
2. Verfahren nach Anspruch 1, worin die galvanische Metall­ schicht (9) eine Hartgoldschicht ist.
3. Verfahren nach einem der vorhergehenden Ansprüche, worin die galvanische Metallschicht (9) eine vorgegebene Farbe er­ hält.
DE19638371A 1996-09-19 1996-09-19 Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen Expired - Fee Related DE19638371C2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19638371A DE19638371C2 (de) 1996-09-19 1996-09-19 Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19638371A DE19638371C2 (de) 1996-09-19 1996-09-19 Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen

Publications (2)

Publication Number Publication Date
DE19638371A1 DE19638371A1 (de) 1998-04-02
DE19638371C2 true DE19638371C2 (de) 2001-05-31

Family

ID=7806211

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19638371A Expired - Fee Related DE19638371C2 (de) 1996-09-19 1996-09-19 Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen

Country Status (1)

Country Link
DE (1) DE19638371C2 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002312746A (ja) * 2001-04-11 2002-10-25 Toshiba Corp Icモジュール及びその製造方法、並びに該icモジュールを装着した携帯可能電子装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4232625A1 (de) * 1992-09-29 1994-03-31 Siemens Ag Verfahren zur Montage von integrierten Halbleiterschaltkreisen
DE4326816A1 (de) * 1993-08-10 1995-02-16 Giesecke & Devrient Gmbh Elektronisches Modul für Karten und Herstellung eines solchen Moduls

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4232625A1 (de) * 1992-09-29 1994-03-31 Siemens Ag Verfahren zur Montage von integrierten Halbleiterschaltkreisen
DE4326816A1 (de) * 1993-08-10 1995-02-16 Giesecke & Devrient Gmbh Elektronisches Modul für Karten und Herstellung eines solchen Moduls

Also Published As

Publication number Publication date
DE19638371A1 (de) 1998-04-02

Similar Documents

Publication Publication Date Title
DE2734439C2 (de)
DE4238646B4 (de) Halbleiter-Bauelement mit spezieller Anschlusskonfiguration
DE10045043B4 (de) Halbleiterbauteil und Verfahren zu dessen Herstellung
DE3428881C2 (de) Verfahren zum Erden des Montageträgers eines integrierten Schaltkreises
DE1564491B2 (de) Integriertes halbleiterbauelement und verfahren zu seiner herstellung
DE102009041463A1 (de) Halbleitervorrichtung mit mehreren Halbleitersubstraten und Verfahren zu deren Fertigung
DE10236689A1 (de) Halbleitervorrichtung
DE112006003633T5 (de) Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE1956501C3 (de) Integrierte Schaltungsanordnung
DE19953594A1 (de) Oberflächenmontierte elektronische Komponente
DE19532755C1 (de) Chipmodul, insbesondere für den Einbau in Chipkarten, und Verfahren zur Herstellung eines derartigen Chipmoduls
DE19929606A1 (de) Integrierte Schaltung und Verfahren zu ihrer Herstellung
DE19801488B4 (de) Verfahren zum Zusammenbau eines Halbleiterbausteins
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE10200268A1 (de) Halbleitervorrichtung
DE102008058003A1 (de) Halbleitermodul und Verfahren zu dessen Herstellung
DE19638371C2 (de) Verfahren zur Erzeugung einer einseitigen galvanischen Metallschicht auf Chipmodulen
DE10302022B4 (de) Verfahren zur Herstellung eines verkleinerten Chippakets
WO1998013863A1 (de) Verfahren zur flipchip-kontaktierung eines halbleiterchips mit geringer anschlusszahl
DE3704200C2 (de)
DE102020108846B4 (de) Chip-zu-chip-verbindung in der verkapselung eines vergossenen halbleitergehäuses und verfahren zu dessen herstellung
DE102007002807B4 (de) Chipanordnung
DE10310536B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102014115657A1 (de) Chipscale-Diodenpaket ohne äußere Leiterstifte und Herstellungsverfahren dafür

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee