DE19635110A1

DE19635110A1 - Generator zum Erzeugen einer Sequenz von Zufallszahlen

Info

Publication number: DE19635110A1
Application number: DE19635110A
Authority: DE
Inventors: William C Wallace
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1995-09-01
Filing date: 1996-08-30
Publication date: 1997-04-10
Anticipated expiration: 2016-08-31
Also published as: DE19635110C2; US5633816A; KR970016939A

Description

Die Erfindung betrifft einen Generator zum Erzeugen einer Sequenz von Zufallszahlen nach dem Oberbegriff des Anspruchs 1.

Es sind Zufallszahlengeneratoren mit einem Schieberegister be kannt, das linear rückgekoppelt ist, wobei bei Ansteuerung mit einem Systemtakt der Inhalt des Schieberegisters z. B. nach rechts verschoben wird. Das niedrigststellige Bit wird bei jedem Schiebevorgang verworfen, und dafür wird ein neues höchststelliges Bit eingegeben, das mittels ei ner kombinatorischen Logik aus mehreren Stellen des Registers abgelei tet wird. Der Inhalt des Schieberegisters oder ein Teil davon kann zu irgendeinem Zeitpunkt beispielsweise von einem Prozessor abgerufen wer den, wenn dieser eine Zufallszahl benötigt. Die abgerufenen Zahlen sind jedoch dann nicht "zufällig genug", wenn der Prozessor kurz nach einem ersten Abruf bereits eine neue Zufallszahl benötigt.

Aufgabe der Erfindung ist es, einen Generator nach dem Ober begriff des Anspruchs 1 zu schaffen, bei dem die bereitgestellten Zahlen "noch zufälliger" sind.

Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.

Die Erfindung wird nachstehend anhand eines in den beigefüg ten Abbildungen dargestellten Ausführungsbeispiels näher erläutert.

Fig. 1 zeigt ein Blockdiagramm eines Generators zum Erzeugen einer Sequenz von Zufallszahlen.

Fig. 2 zeigt ein detaillierteres Blockdiagramm des Generators von Fig. 1.

Fig. 3 zeigt ein Blockdiagramm eines Schaltkreises des Genera tors von Fig. 2.

Fig. 4 zeigt ein Zustandsdiagramm, das die Arbeitsweise einer Wartesteuerschaltung des Schaltkreises von Fig. 3 illustriert.

Der in Fig. 1 dargestellte Generator 100 zum Erzeugen einer Sequenz von Zufallszahlen verwendet ein linear rückgekoppeltes Schie beregister 101, das sechzehn Bit hält, die vom niedrigststelligen bis zum höchststelligen Bit als b₁ bis b₁₆ bezeichnet sind. In Reaktion auf Flanken eines periodischen Taktsignals SYSCLK, bereitgestellt am Takt eingang des Schieberegisters 101, werden die in dem Schieberegister 101 gehaltenen Bits nach rechts verschoben. Beim Verschieben nach rechts ersetzt ein Rückkopplungsbit (b_f) das höchststellige Bit b₁₆, während das niedrigststellige Bit b₁ verworfen wird. Wenn eine Zufallszahl, bei spielsweise von einem Prozessor 206, benötigt wird, werden die Bits in dem Schieberegister 101 über einen sechzehn Bit umfassenden lokalen Bus 104 als Zufallszahl gelesen.

Die Zufallseigenschaft der Bitwerte in dem Schieberegister 101 beruht auf einer Anzapfschaltung 102, die verwendet wird, um das Rück kopplungsbit b_f zu erzeugen, d. h. bestimmte der in dem Schieberegister 101 gehaltenen Bits werden einer kombinatorischen Logikschaltung 106 zugeführt und von dieser kombiniert, beispielsweise mittels einer Exklu siv- ODER-Schaltungsanordnung, um den Wert des Rückkopplungsbits b_f zu bestimmen. Die Bits b₁₅ und b₃ werden beispielsweise kombiniert, um den Wert des Rückkopplungsbits b_f zu bestimmen. Obwohl in Fig. 1 nicht dar gestellt, kann die kombinatorische Logikschaltung auch die unstabilen Ausgänge von Ringoszillatoren kombinieren, um die Sequenz von Zufalls zahlen noch zufälliger zu machen.

Eine Bus-Schnittstelle 202 ist zwischen einem Prozessorbus 204 und einem lokalen Bus 104 des Generators 100 angeordnet, um dem Pro zessor 206 auf Anforderung durch den Prozessor 206 Zufallszahlen zur Verfügung zu stellen.

Signalleitungen zwischen der Bus-Schnittstelle 202 und dem Pro zessorbus 204 sind in der folgenden Tabelle beschrieben:

SYSCLK
Ein periodisches Systemtaktsignal, das über die Bus-Schnittstelle 202 zu dem Generator 100 gelangt, ohne verändert zu werden.
DATA	Eine Zweirichtungsverbindung für den Transfer von Daten in ein Steuerregister der Bus-Schnittstelle 202 und für den Transfer von Zufallszahlendaten aus dem Generator 100.
ADR	Adreßsignale, erzeugt durch den Prozessor 206.
R/W	Steuerverbindung, die anzeigt, ob die Adresse auf der ADR-Verbindung eine Leseadresse oder eine Schreibadresse ist.
WAITBUS	Wenn durch die Bus-Schnittstelle 202 angesteuert, fügt diese Wartezustände auf den Prozessorbus 204 ein.

Die besondere Bedeutung des WAIT_BUS-Signals ergibt sich aus Fig. 3, welche die Bus-Schnittstelle 202 in Blockform wiedergibt. Zusätzlich ist Fig. 4 ein Zustandsdiagramm, das die Arbeitsweise einer Wartesteuerschaltung 304 der Bus-Schnittstelle 202 illustriert.

Gemäß Fig. 3 fordert der Prozessor 206 eine Zufallszahl vom Generator 100 an, indem er ein Adress-Signal entsprechend der Adresse des Generators 100 auf dem ADR-Signalabschnitt des Prozessorbusses 204 ausgibt. Eine Decoderschaltung 302 erkennt die Adresse und stellt in Reaktion darauf ein Steuersignal RND_DCD_ACTIVE bereit. Die Decoder schaltung 302 liefert das RND_DCD_ACTIVE-Steuersignal an eine UND-Schal tung 308, wo das RND_DCD_ACTIVE-Signal mit einem WAIT_RND-Signal ver knüpft wird, das durch eine WAIT_CNTL-Wartesteuerschaltung 304 erzeugt wird. Wenn das WAIT_RND-Signal und das RND_DCD_ACTIVE-Signal beide an stehen, wird das WAIT_Bus-Signal von der UND-Schaltung 308 bereitge stellt.

Wie im einzelnen weiter unten unter Bezugnahme auf Fig. 4 erörtert wird, empfängt die Wartesteuerschaltung 304 das Systemtaktsig nal SYSCLK. Zusätzlich liefert die Decoderschaltung 302 ein Signal RND DCD END, das am Ende eines Lesezyklus des Generators 100 erzeugt wird. Das RND_DCD_ACTIVE-Signal entsperrt auch eine Treiberschaltung 305, um die Zufallszahl vom Generator 100 auf die Datenleitungen des Prozessor busses 204 zu bringen.

Die Wartesteuerschaltung 304 arbeitet wie in dem Zustandsdia gramm der Fig. 4 gezeigt. Wenn die Bus-Schnittstelle 202 erstmalig ini tialisiert wird, kommt die Wartesteuerschaltung 304 in den Zustand 402. Dort wird eine mit COUNT bezeichnete lokale Variable auf null initia lisiert. Die Wartesteuerschaltung 304 bleibt im Zustand 402 bis zum Ende eines Generatorlesezyklus, wie durch ein RND_DEC_END angegeben, das von der Decoderschaltung 302 geliefert wird.

An dieser Stelle bewegt sich die Wartesteuerschaltung 304 zum Zustand 404, in welchem sie das WAIT_RND-Signal bereitstellt. Während demgemäß die Wartesteuerschaltung 304 im Zustand 404 bleibt, werden Wartezustände auf dem Prozessorbus 204 eingefügt, wenn die Adresse des Generators 100 auf dem ADR-Signalabschnitt des Prozessorbusses 204 vom Prozessor 206 angewählt wird. Die Wartesteuerschaltung 304 bleibt im Zustand 404, bis eine Anzahl von Zyklen REG_CNT des Systemtaktes SYSCLK vorübergehen. Das heißt, bei jedem Zyklus des Systemtaktes SYSCLK wird die lokale Variable COUNT inkrementiert und die Wartesteuerschaltung 304 kehrt zum Zustand 402 erst zurück, wenn COUNT gleich REG_CNT wird. An diesem Punkt werden keine Wartezustände auf den Prozessorbus 204 einge fügt, wenn der Prozessor 206 versucht, eine Zufallszahl vom Generator 100 zu lesen.

Die Wartesteuerschaltung 304 erhält REG_CNT von einem durch den Prozessor 266 programmierbaren REG_CNT_Zählstand-Register inner halb einer Registerschaltung 306 (in Fig. 3 als "BI_REGS" bezeichnet) der Bus- Schnittstelle 202. Der Prozessor 206 programmiert das REG_CNT- Register, indem er einfach den gewünschten REG_CNT-Wert auf die Daten leitungen des Prozessorbusses 204 plaziert, während die Adresse des REG CNT-Registers auf die Adressleitungen des Prozessorbusses 204 plaziert werden und das R/W-Signal des Prozessorbusses 204 in den "Schreib"-Zu stand gebracht wird. Dies kann beispielsweise mittels einer konventio nellen in einen Speicher umgesetzten Eingangs-Ausgangsschaltung gesche hen. Die Decoderschaltung 302 erkennt die Adresse des REG_CNT-Registers und steuert eine REG ADR-Steuerleitung zu der BI_REGS-Registerschaltung 306 an. In Reaktion darauf liest die BI_REGS-Registerschaltung 306 den READ_CNT-Wert aus den Datenleitungen des Prozessorbusses 204.

Claims

1. Generator zum Erzeugen einer Sequenz von Zufallszahlen, um fassend ein linear rückgekoppeltes Schieberegister (101), das eine Viel zahl von Schieberegister-Bits (b₁, . . ., b₁₆) hält und in Reaktion auf ein periodisches Systemtaktsignal (SYSCLK) die Schieberegister-Bits (b₁, . . ., b₁₆) verschiebt, wobei eines derselben ausgeschoben und ein Rückkopp lungs-Bit (b_f) eingeschoben wird, dessen Wert an einem Rückkopplungsein gang des Schieberegisters (101) bereitgestellt wird, eine das Rückkopp lungs-Bit (b_f) erzeugende Anzapfschaltung (102, 106), eine Abtastschal tung (104), die mindestens einen Abschnitt der Schieberegister-Bits (b₁, . . ., b₁₆) als eine Zufallszahl der Sequenz von Zufallszahlen bereit stellt, und eine Bus-Schnittstelle (202), die die bereitgestellte Zu fallszahl einem Prozessor (206) in Reaktion auf die Erfassung eines Pro zessor-Anforderungssignals zuführt, dadurch gekennzeichnet, daß die Bus-Schnittstelle (202) eine Wartesteuerschaltung (304) enthält, die das erfaßte Prozessor-Anforderungssignal empfängt und Wartezustände auf einem Prozessorbus (204) einführt, wenn das erfaßte Prozessor-Anforderungssig nal um weniger als eine Minimalzahl von Perioden des Systemtaktsignals (SYSCLK) nach einem vorhergehenden Prozessor-Anforderungssignal auftritt.

2. Generator nach Anspruch 1, gekennzeichnet durch ein program mierbares Zählstand-Register, durch welches die Minimalzahl von System taktsignalen (SYSCLK) aus einem Wert in dem programmierbaren Zählstand- Register bestimmt wird.