DE19621244A1 - Vertikale Transistoren, bei denen das Gate durch Planarisierung und Rückätzen quasi selbstjustierend strukturiert wird - Google Patents

Vertikale Transistoren, bei denen das Gate durch Planarisierung und Rückätzen quasi selbstjustierend strukturiert wird

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Description

Stand der Technik
Für den vertikalen Feldeffekttransistor werden die Dotierungen für Source, Drain und Kanal­ region nicht durch Implantation hergestellt, sondern mit CVD oder MBE wird ein entspre­ chender Schichtstapel lokal gewachsen oder ganzflächig auf dem Wafer abgeschieden, aus dem dann trockenchemisch Mesas geätzt werden. Nach der Gateoxidation wird ein Gate ab­ geschieden und strukturiert, so daß an der Seitenwand des Mesas ein steuerbarer Inversions­ kanal erzeugt werden kann. Da mit MBE und CVD scharfe Dotierübergänge abgeschieden werden können, können so Transistoren mit extrem kurzen Kanallängen (< 50 nm) hergestellt werden [1,2]. Bisher hatten jedoch die Gates große Überlappkapazitäten, so daß die Transi­ storen für Hochfrequenzanwendungen ungeeignet waren (siehe Abb. 1a). Da das Gate nur durch das Gateoxid von den n⁺-Kontakten isoliert ist, ergeben sich bei den wünschens­ wert geringen Gateoxiddicken große Überlappkapazitäten (siehe Bild 1a). Die Dicke der obe­ ren n⁺-Schicht beträgt typischerweise 200nm, um sicherzustellen, daß mit der oberen Metalli­ sierungsschicht nicht direkt der Kanalbereich kontaktiert wird. Um sicherzugehen, daß bei der Mesaätzung durch die Schicht der Kanalregion geätzt wird, muß entsprechend überätzt werden. Zu diesem Überlapp des Gates an den Seitenflächen des Mesas kommt noch der Ga­ teüberlapp auf der Mesaoberseite und dem Substrat hinzu, der durch die Güte der Photolitho­ graphie bestimmt ist, und minimal mehrere hundert Nanometer beträgt.
Die dem Patent zu­ grundeliegende Aufgabe ist es, den Transistor für Hochfrequenzanwendungen geeignet aufzubauen. Dazu wird der Gateüberlapp drastisch reduziert. Gleichzeitig kann damit der Platzbedarf für einen Transistor etwa um einen Faktor drei reduziert werden. Daraus resultiert ein besseres Verhältnis Mesaumfang (= Gateweite) zu Mesafläche (verantwortlich für den Leckstrom) und so ein verbessertes RDS,on-zu-RDS,off-Verhältnis des Transistors. Dies wird auch durch die Tatsache günstig beeinflußt, daß bei dem neuen Konzept die gesamte Oberseite des Mesas (und nicht nur zwangsweise kleinere Kontaktlöcher) kontaktiert wird.
Nach den bisherigen Verfahren würde dazu die laterale Strukturierung mit einer Genauigkeit von wenigen Nanometern benötigt, die nur mit größtem technologischen Aufwand möglich ist. Die vorgestellte Lösung der Aufgabe ersetzt die laterale Strukturierung durch eine Abfol­ ge von Abscheide- und Ätzprozessen, deren Auflösung in vertikaler Richtung die geforderte Genauigkeit mit heutigen Mitteln erreicht und zugleich kostengünstig zu kontrollieren ist. Durch Kombination von Abscheiden, Planarisieren und Rückätzen kann so die Strukturierung des Gates quasi selbstjustierend vorgenommen werden. Photolithographie ist nur noch zur Trennung der Gates zu benachbarten Transistoren nötig, die deshalb nicht hochauflösend sein muß. Zusätzlich können auch die Überlappkapazitäten an den vertikalen Flanken des Mesas, die nach heutigem Stand der Technik unvermeidbar sind, reduziert werden. Der photolitho­ graphische Schritt zur Kontaktlochöffnung auf der Mesaoberseite wird eingespart. Daraus re­ sultiert die Möglichkeit die Mesafläche deutlich zu verkleinern (siehe Abb. 1), sowie die Deckschicht deutlich dünner auszubilden.
Beispiel einer Prozeßsequenz: (siehe Abb. 4)
Nach der obengenannten Schichtabscheidung der Kanalregion und der oberen Deckschicht, die ev. zusätzlich zum Verringern der Serienwiderstände implantiert werden kann, und Me­ saätzung kann zur Glättung der Ätzflanken ein thermisches Opferoxid gewachsen werden. Nun wird ein Spacer z. B. CVD-Oxid oder SpinOnGlass abgeschieden. Nach der Planarisie­ rung mit Photolack wird der Photolack selektiv (z. B. trockenchemisch mit O₂-Plasma) soweit rückgeätzt, daß die Mesaoberseiten freistehen bleiben, aber noch eine genügend dicke Schutz­ schicht auf dem Oxid unterhalb des Mesas erhalten bleibt. Nun wird (z. B. mit Flußsäure) das Oxid um den Mesa selektiv zu Silizium soweit geätzt, daß die Oberkante des Oxids mit dem unteren Ende der Kanalregion übereinstimmt. In diesem Schritt wird auch ein mögliches Op­ feroxid entfernt. Nach dem Entfernen des Photolacks wird nun ganzflächig (z. B. thermisch) das Gateoxid gewachsen und dotiertes Polysilizium als Gatemetallisierung abgeschieden. Nach der Planarisierung mit Photolack wird dieser wie oben beschrieben auf freiliegende Me­ saoberseiten zurückgeätzt. Anschließend wird das Polysilizium selektiv zu Oxid z. B. mit SF₆ geätzt. Die Ätzzeit muß so gewählt werden, daß am Mesarand die verbleibende Dicke von Polysilizium mit dem oberen Ende der Kanalregion übereinstimmt. Da das Polysilizium nur am Rand des Mesas geätzt wird, kann die Länge der Kanalregion größer und kleiner als die Polysiliziumdicke sein. Nun wird das verbliebene Polysilizium um die Mesabasis Mithilfe ei­ nes photolithographischen Schrittes und Ätzen (z. B. mit SF₆) strukturiert, um eine elektrische Trennung der Gates der verschiedenen Transistoren zu ermöglichen. Dieser Schritt kann bei günstiger Prozeßführung mit dem vorherigen Rückätzen des Polysilizium vereinigt werden.
Anschließend wird wieder mit Oxid planarisiert. Die Mesaoberseite kann nun direkt mit Me­ tall kontaktiert werden.
Anmerkung: Bei dieser Prozeßsequenz wird der Gateisolator direkt vor der Abscheiden der Gatemetallisierung hergestellt und wird somit nicht durch einen Prozeß nachteilig beeinflußt.
Anwendungen
Mit der hier vorgestellten Technologie können nicht nur vertikale Transistoren mit hohen Grenzfrequenzen, sondern auch vertikal gestapelte Logikbausteine wie Inverter, AND-Gatter u. a. einfach realisiert werden. Als Beispiel soll in Bild 2 die Stapelung zweier Transistoren als wesentlicher Bestandteil eines AND-Gatter dienen. Die oben genannte Prozeßsequenz muß hierbei zweimal hintereinander durchgeführt werden.
Genauso ist die Realisierung von höheren Gattern (z. B. mit p- und n-dotierten Polygates in einer Struktur wegen den Einsatzspannungen) möglich.
Auch ist mit diesem Konzept der Aufbau vertikale Leistungstransistoren mit geringerem Durchschaltwiderstand und geringeren Leckströmen möglich, da wegen der kleineren Mesas mehr Gateweite sowohl pro Chipfläche, als auch Mesafläche realisiert werden kann. Zusätz­ lich wird der Einschaltwiderstand durch die Kontaktierung der gesamten Mesaoberseite redu­ ziert. (siehe Bild 3).
[1] I. Eisele, H.Baumgärtner, W. Hansch, J. Crystal Growth 157 (1995) 248-254
[2] L. Risch, W. H. Krautschneider, F. Hofmann, H. Schäfer, ESSDERC 95 (1995).

Claims (4)

1. Bauelemente, bei denen der Stromfluß durch eine Steuerelektrode an der Mesaseitenwand beeinflußt wird, dadurch gekennzeichnet, daß die parasitären Kapazitäten minimiert sind durch eine Prozeßsequenz, in der die Überlappkapazitäten nicht mehr durch die Güte der late­ ralen Strukturierung des Gates bestimmt werden, sondern durch Planarisierungsschritte be­ züglich der Mesaoberseite und kontrollierte Ätz- und Abscheideprozessen, mit denen die Steuerelektrode auf einem vorher auf dem Substrat aufgebrachten Isolator abgeschieden wird.
2. Bauelemente nach Anspruch 1, dadurch gekennzeichnet, daß direkt vor dem Abscheiden der Schicht für die Steuerelektrode der Gateisolator abgeschieden oder thermisch gewachsen wird.
3. Bauelemente nach Anspruch 1, bei denen der Stromtransport vertikal erfolgt, dadurch ge­ kennzeichnet, daß der obere Kontakt durch Abscheiden einer leitenden Schicht ganzflächig auf der Mesaoberseite realisiert wird, indem die Zwischenräume zwischen den Mesen ganz oder teilweise mit einem Isolator aufgefüllt werden.
4. Transistoren nach Anspruch 1, dadurch gekennzeichnet, daß die einzelnen Schichten je­ weils nach der Abscheidung und nach der Planarisierung z. B. mit Photolack so zurückgeätzt wird, daß die Oberseite der ersten Isolatorschicht mit der Unterkante der Schicht im Mesa, die mit der Gateelektrode versehen werden soll, übereinstimmt und die Dicke der Gateelektrode am Mesa der Dicke der Schicht im Mesa, die mit der Gateelektrode versehen werden soll, entspricht.
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