WO2001022494A1 - Vertikale pixelzellen - Google Patents

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Florian Kaesen
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Infineon Technologies Ag
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
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    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14645—Colour imagers
    • H01L27/14647—Multicolour imagers having a stacked pixel-element structure, e.g. npn, npnpn or MQW elements

Definitions

  • the invention relates to a chip with a large number of pixel cells for capturing an image, as is used in commercially available CMOS cameras.
  • the image quality of a CMOS camera increases with the number of pixels or pixel cells. Since the image errors that are always present in an optical image increase with the size of the related optics, the smallest possible image area and thus a high packing density of the pixel cells on the chip are desirable, not least for cost reasons.
  • the packaging density has been increased by dimensioning the elements to be accommodated on the chip as small as possible and arranging them as closely as possible to one another, the structure width characteristic of the packaging density that can be achieved in this way currently being around 0.15 ⁇ m. This technical development will lead to a continuous, albeit slow increase in achievable pixel densities in the future. A further increase in image quality therefore requires new, unconventional measures.
  • Layer sequences are etched away photolithographically, so that isolated blocks (mesas) of layer stacks rise above the substrate surface.
  • the invention has for its object to increase the pixel density and thus the resolving power of a CMOS camera and consequently to reduce the costs for CMOS cameras.
  • the pixel cells have mesa structures with vertically stacked layers.
  • the idea of stacking the layers of a pixel cell using mesa technology enables a jump increase in achievable pixel densities.
  • high-resolution CMOS sensors can also be accommodated on a small chip area and can therefore be manufactured inexpensively.
  • Structures include vertical transistors, and the transistors are vertical channel MOSFETs.
  • a vertical transistor consists, for example, of three superimposed n, p and n layers for the source, channel layer and drain, while a metal oxide layer with the gate is applied to the side of the layer sequence.
  • an n-channel which carries current vertically to the chip surface, forms in the middle p-layer. Since pixel cells require at least one or three transistors, depending on the design, the use of vertical transistors leads to a considerable reduction in the lateral pixel dimension.
  • the photodiode manufactured using mesa technology instead of planar technology has the advantage, in addition to the additional space saving, that the entire diode surface can be used as a photoactive surface;
  • the space charge zone between the p- and n-layers, in which the charge carrier pairs are separated by electric fields, takes up the entire area of the diode, whereas in planar construction it is limited to a narrow strip between adjacent p- and n-layers.
  • the vertical photodiode is therefore more sensitive to vertical light.
  • Pin diodes with an ideally intrinsic layer have space charge zones separated from one another by the thickness of the intrinsic layer.
  • the diode capacitance and thus the diode sensitivity are subject to much more moderate relative fluctuations when the width of the space charge zones changes due to accidental changes in applied voltages or other sizes.
  • Another embodiment provides mesa structures that are formed together from vertical photodiodes and vertical transistors. Preferably, layers of transistors on top are at the same time a component of vertically overlying photodiodes. In this way, in particular in the case of passive, ie not self-amplifying, the signal of the photodiode, each cell can be constructed by a single mesa. This achieves the highest pixel density.
  • the pixel cells have pairs of mesa structures with a word or bit line running between them.
  • the division of a pixel cell into at least two mesas made up of photodiode and transistor has the advantage in terms of production technology that either the word line or the bit line can be arranged in the intervening trench and does not touch any adjacent pixels there.
  • the trench can therefore be filled in the usual way by planarization and etching back and, apart from the gate oxide to be attached on both sides, does not have to be additionally structured laterally.
  • a CMOS chip is expediently provided as a chip.
  • FIG. 1 shows an exemplary embodiment of a passive pixel cell with a mesa
  • FIG. 2 shows an exemplary embodiment of a passive pixel cell with two mesas
  • FIG. 3 shows an exemplary embodiment of a schematically represented active pixel cell.
  • the pixel cell shown in FIG. 1 is formed by a mesa, which has a photo-pin diode over a vertical n-channel transistor, the n-layer 3 of which coincides with the source layer of the transistor.
  • the drain layer 5 is connected to the bit line 6.
  • the word line is applied as a gate connection 8 via the oxide layer 7 on the side of the mesa.
  • n-channels can form in the p-layers 4 of the connected mesa - depending on the intensity of the light incident on the respective photodiode from above.
  • the photodiode has an intrinsic layer 2 between the p-layer 1 biased negatively by the line 9 and the n-layer 3.
  • the overlying layer 1 should not be too thick or too heavily doped so that light incident from above is essentially absorbed in the intrinsic layer.
  • FIG. 2 shows a pixel cell with two mesas, between which the word line 8 and ground 9 connections run.
  • the stack of layers 1 to 5 is identical to that in FIG. 1 and is produced using the CVD and MBE epitaxial processes in combination with implantation and diffusion steps. Then a network of vertical trenches is etched, which forms the vertical mesa blocks.
  • the bottom n-layer 5 above and below the plane of the drawing is expediently etched through to the p-substrate 12, so that many stripes running from left to right are formed which can be used as bit lines 5.
  • the perpendicular to the stack of layers 1 to 5 is identical to that in FIG. 1 and is produced using the CVD and MBE epitaxial processes in combination with implantation and diffusion steps.
  • a network of vertical trenches is etched, which forms the vertical mesa blocks.
  • the bottom n-layer 5 above and below the plane of the drawing is expediently etched through to the p-substrate 12, so that many stripes running from left
  • Trenches running in the plane of the drawing are etched for the word lines 8, the bit lines 5 generated in the first step must not be interrupted.
  • the trenches intended for the word lines are first coated with a gate oxide 7 and then filled with polysilicon at least up to the level of the source 3.
  • a more conductive salicide In order to increase the conductivity of the word line, a more conductive salicide
  • Alloy (Seif aligned silicide) from e.g. Silicon and titanium can be applied.
  • the gate oxide layer is then etched away in the remaining trench height, which is first filled and planarized, in order to introduce an insulation layer 10 and then the ground lines 9 for the electrical connection of all p-layers 1.
  • At least two mesas are controlled simultaneously. If individual layers, for example the lowermost n-layer 5, are structured, it is also possible to selectively control each individual pixel by means of suitable arrangements of etching masks. Common techniques such as implantation through a mask or implantation with subsequent etching of the doped layer are then used for structuring.
  • bit line can be formed by a metal track lying further up, which is connected to the n-layers 5 via contact holes.
  • the transistors or only the photodiodes can be designed vertically and the other elements can be arranged in a planar manner.
  • FIG. 3 shows an exemplary embodiment of an active pixel cell which, in contrast to the passive pixel cells described so far, amplifies the measurement signal itself and only then passes it on.
  • the charge generated in the diode 13 flows via the line 14 to the gate of the amplifying transistor 15, which controls the current flow from the supply voltage V DD to the bit line present at the transistor 16 as soon as the one present at the gate of the transistor 16 does not illustrated word line is switched.
  • the active pixel cell in contrast to the passive cell, does not dissipate any current, but uses the charge accumulated at the gate 14 for current amplification, this gate must be discharged before each read-out. This is done by the reset transistor 17, which is also connected to the supply voltage and thus brings the source and gate of the amplifier 15 to the same potential.
  • any other diodes for example Schottky diodes, polymer diodes or diodes made of polysilicon, can be used.
  • the other features described are only exemplary. Further embodiments therefore result from the application of the knowledge and skills of the person skilled in the art.

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Abstract

Beschrieben wird ein Halbleiterbauelement mit einer Vielzahl auf einer Substratfläche nebeneinander angeordneter strahlungsempfindlicher Einheiten zur Erfassung eines Bildes, wobei jede Einheit ein strahlungsempfindliches Element mit einer n-dotierten Schicht und einer p-dotierten Schicht und mindestens einen Transistor mit einer ersten Schicht als source, einer zweiten Schicht als Kanalschicht und einer dritten Schicht als Drain aufweist. Das erfindungsgemässe Halbleiterbauelement zeichnet sich dadurch aus, dass die beiden Schichten des strahlungsempfindlichen Elements und/oder die drei Schichten des Transistors senkrecht zur Substratfläche gestapelt sind und eine Mesa-Schichtstruktur bilden. Durch diese Bauweise wird gegenüber herkömmlichen planar aufgebauten Sensoreinheiten eine deutliche Zunahme der Pixel dichte und damit des Auflösungsvermögens von CMOS-Kameras erreicht.

Description

Beschreibung
Vertikale Pixelzellen
Die Erfindung betrifft einen Chip mit einer Vielzahl von Pixelzellen zur Erfassung eines Bildes, wie er in handelsüblichen CMOS-Kameras eingesetzt wird. Die Bildqualität einer CMOS-Kamera nimmt mit der Anzahl der Bildpunkte bzw. der Pixelzellen zu. Da die bei einer optischen Abbildung stets vor- handenen Bildfehler mit der Größe der verwandten Optik zunehmen, ist eine möglichst kleine Bildfläche und somit eine hohe Packungsdichte der Pixelzellen auf dem Chip erstrebenswert, nicht zuletzt auch aus Kostengründen. Bis heute wird die Pak- kungsdichte dadurch erhöht, daß die auf dem Chip unterzubrin- genden Elemente möglichst klein dimensioniert und möglichst dicht nebeneinander angeordnet werden, wobei die für die so erzielbare Packungsdichte charakteristische Strukturbreite derzeit bei etwa 0,15 μm liegt. Diese technische Entwicklung führt auch in Zukunft zu einer kontinuierlichen, allerdings langsamen Erhöhung erzielbarer Pixeldichten. Ein darüber hinausgehender Gewinn an Bildqualität erfordert daher neue, un- konventione11e Maßnahmen.
Es sind durch die sog. Mesa-Technik hergestellte Strukturen bekannt, bei denen epitaktisch gewachsene monokristalline
Schichtenfolgen fotolithografisch weggeätzt sind, so daß sich isolierte Blöcke (Mesas) von Schichtenstapeln über die Substratfläche erheben.
Der Erfindung liegt die Aufgabe zugrunde, die Bildpunktdichte und damit das Auflösungsvermögen einer CMOS-Kamera zu steigern und in Folge die Kosten für CMOS-Kameras zu senken.
Diese Aufgabe wird gemäß Anspruch 1 dadurch gelöst, daß die Pixelzellen Mesa-Strukturen mit vertikal gestapelten Schichten aufweisen. Die Idee, die Schichten einer Pixelzelle mit Hilfe der Mesa-Technik zu stapeln, ermöglicht einen sprung- haften Anstieg erzielbarer Pixeldichten. Dadurch können auch hochauflösende CMOS-Sensoren auf einer kleinen Chipfläche untergebracht und somit kostengünstig hergestellt werden.
Bevorzugte Ausführungsformen sehen vor, daß die Mesa-
Strukturen vertikale Transistoren enthalten, und daß die Transistoren MOSFETs mit vertikal verlaufendem Kanal sind. Ein vertikaler Transistor besteht beispielsweise aus drei übereinanderliegenden n- , p- und n-Schichten für Source, Kanalschicht und Drain, während eine Metalloxidschicht mit dem Gate seitlich auf die Schichtenfolge aufgebracht ist. Bei Anlegen der erforderlichen Spannungen bildet sich in der mittleren p-Schicht ein vertikal zur Chipfläche stromführender n- Kanal aus. Da Pixelzellen je nach Bauweise mindestens einen oder drei Transistoren benötigen, führt der Einsatz vertikaler Transistoren zu einer erheblichen Verringerung der lateralen Pixelausdehnung.
Weitere Ausführungsformen sehen vor, daß die Mesa-Strukturen vertikale Photodioden enthalten, und daß die Photodioden pin-
Dioden sind. Die in Mesa-Technik statt in Planar-Technik gefertigte Photodiode hat neben der zusätzlichen Flächeneinsparung auch den Vorteil, daß die gesamte Diodenoberfläche als photoaktive Fläche genutzt werden kann; die zwischen p- und n-Schicht befindliche Raumladungszone, in der erzeugte Ladungsträgerpaare durch elektrische Felder getrennt werden, nimmt die ganze Diodengrundfläche ein, wohingegen sie sich bei planarer Bauweise auf einen schmalen Streifen zwischen nebeneinanderliegenden p- und n-Schichten beschränkt. Die vertikale Photodiode reagiert daher empfindlicher auf senkrechten Lichteinfall. Pin-Dioden mit einer idealerweise in- trinsischen Schicht besitzen voneinander durch die Dicke der intrinsischen Schicht getrennte Raumladungszonen. Daher sind die Diodenkapazität und somit die Diodenempfindlichkeit viel schacheren relativen Schwankungen unterworfen, wenn sich die Breite der Raumladungszonen aufgrund zufälliger Änderungen anliegender Spannungen oder sonstiger Größen ändert. Eine weitere Ausführungsform sieht Mesa-Strukturen vor, die aus vertikalen Photodioden und vertikalen Transistoren gemeinsam gebildet sind. Vorzugsweise sind oben liegende Schichten von Transistoren gleichzeitig Bestandteil vertikal darüberliegender Photodioden. Auf diese Weise kann insbesondere im Falle passiver, d.h. das Signal der Photodiode nicht selbst verstärkende Pixelzellen jede Zelle durch einen einzigen Mesa aufgebaut werden. Dadurch wird die höchste Bild- punktdichte erreicht.
Eine alternative Ausführungsform sieht vor, daß die Pixelzellen Paare von Mesa-Strukturen mit dazwischen verlaufender Wort- oder Bitleitung aufweisen aufweisen. Die Aufteilung ei- ner Pixelzelle in zumindest zwei aus Photodiode und Transistor aufgebauten Mesas hat fertigungstechnisch den Vorteil, daß entweder die Wort- oder die Bitleitung in dem dazwischenliegenden Graben angeordnet werden kann und dort keine benachbarten Pixel berührt. Der Graben kann daher in üblicher Weise durch Planarisieren und Rückätzen ausgefüllt werden und muß - von dem beidseitig anzubringenden Gate-Oxid abgesehen - nicht noch zusätzlich lateral strukturiert werden.
Zweckmäßigerweise ist ein CMOS-Chip als Chip vorgesehen.
Die Erfindung wird im folgenden mit Bezug auf die Figuren 1 bis 3 beschrieben.
Figur 1 zeigt ein Ausführungsbeispiel einer passiven Pixel- zelle mit einem Mesa,
Figur 2 zeigt ein Ausführungsbeispiel einer passiven Pixel - zelle mit zwei Mesas und
Figur 3 zeigt ein Ausführungsbeispiel einer schematisch dargestellten aktiven Pixelzelle. Die in Figur 1 dargestellte Pixelzelle wird durch einen Mesa gebildet, der über einem vertikalen n-Kanal -Transistor eine Photo-pin-Diode aufweist, deren n-Schicht 3 mit der Source- Schicht des Transistors zusammenfällt. Die Drain-Schicht 5 ist mit der bit line 6 verbunden. Die word line ist als Gate- Anschluß 8 über die Oxidschicht 7 seitlich am Mesa aufgebracht. Sobald auf die jeweilige word line geschaltet wird, können sich in den p-Schichten 4 der angeschlossenen Mesas n- Kanäle ausbilden - je nach Intensität des von oben auf die jeweilige Photodiode einfallenden Lichts. Die Photσdiode weist zwischen der durch die Leitung 9 negativ vorgespannten p-Schicht 1 und der n-Schicht 3 eine intrinsische Schicht 2 auf. Die darüberliegende Schicht 1 soll nicht zu dick oder zu stark dotiert sein, damit von oben einfallendes Licht im we- sentlichen in der intrinsischen Schicht absorbiert wird. Bei Schaltung der jeweiligen word line werden in den angeschlossenen Mesas die in den Schichten 2 erzeugten Ladungsträgerpaare getrennt, wobei die über die darunterliegenden Transistoren abfließenden Defekt-Elektronen über die Bit-Leitungen 6 abfließen und zeilenweise ausgelesen und verstärkt werden.
Entsprechendes gilt für entgegengesetzte Ladungen und Dotierungen im Falle eines p-Kanal-Transistors .
Figur 2 zeigt eine Pixelzelle mit zwei Mesas, zwischen denen die Anschlüsse word line 8 und ground 9 verlaufen. Der Stapel der Schichten 1 bis 5 ist mit der in Figur 1 identisch und wird mit Hilfe der Epitaxie-Verfahren CVD und MBE in Kombination mit Implantations- und Diffusionsschritten hergestellt. Anschließend wird ein Netz aus senkrechten Gräben geätzt, wo- durch sich die vertikalen Mesa-Blöcke ausbilden. Zweckmäßigerweise wird zuerst die unterste n-Schicht 5 ober- und unterhalb der Zeichenebene vielfach bis zum p-Substrat 12 durchgeätzt, so daß sich viele von links nach rechts verlaufende Streifen bilden, die als bit lines 5 genutzt werden können. In einen zweiten Schritt können die senkrecht zur
Zeichenebene verlaufenden Gräben für die word lines 8 geätzt werden, wobei die im ersten Schritt erzeugten bit lines 5 nicht unterbrochen werden dürfen. Die für die word lines bestimmten Gräben werden zunächst mit einem Gate-Oxid 7 beschichtet und dann mindestens bis zur Höhe der Source 3 mit z.B. Polysilizium gefüllt. Um die Leitfähigkeit der word line zu erhöhen, kann darüber eine besser leitende Salicid-
Legierung (Seif aligned silicide) aus z.B. Silizium und Titan aufgebracht werden. Anschließend wird die Gate-Oxid-Schicht in der verbleibenden Grabenhöhe, die zunächst aufgefüllt und planarisiert wird, weggeätzt, um eine Isolierungsschicht 10 und darauf die ground-Leitungen 9 zum elektrischen Anschluß sämtlicher p-Schichten 1 einzubringen.
Bei der so hergestellten Ausführungsform werden mindestens zwei Mesas gleichzeitig angesteuert. Sofern einzelne Schich- ten, beispielsweise die unterste n-Schicht 5, strukturiert werden, läßt sich durch geeignete Anordnungen von Ätzmasken auch eine selektive Ansteuerung jedes einzelnen Pixels erreichen. Zur Strukturierung werden dann gängige Techniken wie die Implantation durch eine Maske oder Implantation mit an- schließender Ätzung der dotierten Schicht eingesetzt.
Auch die übrigen beschriebenen Verfahrensschritte sind grundsätzlich fakultativ; beispielsweise kann die Bitleitung durch eine weiter oben liegende Metallbahn gebildet werden, die über Kontaktlöcher mit den n-Schichten 5 verbunden ist. Auch können lediglich die Transistoren oder lediglich die Photodioden vertikal ausgeführt und die jeweils anderen Elemente planar angeordnet werden.
Figur 3 zeigt ein Ausführungsbeispiel einer aktiven Pixelzelle, die im Gegensatz zu den bisher beschriebenen passiven Pixelzellen das Meßsignal selbst verstärkt und erst dann weiterleitet. Die in der Diode 13 erzeugte Ladung fließt über die Leitung 14 zum Gate des Verstärkungstransistors 15. Die- ses steuert dort den Stromfluß von der VersorgungsSpannung VDD zu der am Transistor 16 anliegenden bit line, sobald die an am gate des Transistors 16 anliegende, nicht dargestellte word line geschaltet ist. Da die aktive Pixelzelle im Gegensatz zur passiven Zelle keinen Strom abführt, sondern die am Gate 14 angesammelte Ladung zur Stromverstärkung nutzt, muß dieses Gate vor jedem erneuten Auslesen entladen werden. Dies geschieht durch den Reset-Transistor 17, der ebenfalls an die Versorgungsspannung angeschlossen ist und so Source und Gate des Verstärkers 15 auf gleiches Potential bringt .
Anstelle der oben genannten pn- oder pin-Dioden können belie- bige andere Dioden, beispielsweise Schottky-Dioden, Polymer- Dioden oder Dioden aus Polysilizium eingesetzt werden. Auch die übrigen beschriebenen Merkmale sind lediglich exemplarisch. Weitere Ausführungsformen ergeben sich daher bei Anwendung der Kenntnisse und Fähigkeiten des Fachmanns.

Claims

Patentansprüche
1. Halbleiterbauelement mit einer Vielzahl auf einer Substratfläche nebeneinander angeordneter strahlungsempfindli- eher Einheiten zur Erfassung eines Bildes, wobei jede Einheit ein strahlungsempfindliches Element mit einer n-dotierten Schicht und einer p-dotierten Schicht und mindestens einen Transistor mit einer ersten Schicht als Source, einer zweiten Schicht als Kanalschicht und einer dritten Schicht als Drain aufweist, dadurch gekennzeichnet, daß die beiden Schichten des strahlungsempfindlichen Elements und/oder die drei Schichten des Transistors senkrecht zur Substratfläche gestapelt sind und eine Mesa-Schichtstruktur bilden.
2. Halbleiterbauelement nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß die Transistoren
MOSFETs mit senkrecht zur Substratfläche verlaufendem Kanal sind.
3. Halbleiterbauelement nach Anspruch 1 oder 2, dadurch g e k e n n z e i c h n e t , daß das strahlungsempfindliche Element zwischen der p-dotierten und der n- dotierten Schicht eine undotierte intrinsische Schicht auf- weist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, dadurch g e k e n n z e i c h n e t , daß das strahlungsempfindliche Element eine pin-Diode ist.
5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, dadurch g e k e n n z e i c h n e t , daß das strahlungsempfindliche Element und der Transistor gemeinsam einen Schichtenstapel bilden.
6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, dadurch g e k e n n z e i c h n e t , daß die strahlungsempfindlichen Einheiten passive Pixelzellen sind.
7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, dadurch g e k e n n z e i c h n e t , daß die strahlungsempfindlichen Einheiten Paare von Mesa-Strukturen mit dazwischen verlaufender Wort- oder Bitleitung (8) aufweisen.
8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, dadurch g e k e n n z e i c h n e t , daß das Halbleiterbauelement ein CMOS-Chip ist.
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