DE19613615A1

DE19613615A1 - Vorrichtung und Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer

Info

Publication number: DE19613615A1
Application number: DE19613615A
Authority: DE
Inventors: Toshikazu Tsutsui; Tohru Koyama; Fumihito Ohta; Yasukazu Mukogawa; Masaaki Furuta; Yohji Mashiko
Original assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Current assignee: Renesas Semiconductor Engineering Corp; Renesas Electronics Corp
Priority date: 1995-04-25
Filing date: 1996-04-04
Publication date: 1996-11-07
Anticipated expiration: 2016-04-05
Also published as: KR960039254A; KR100191792B1; TW283238B; US5844850A; JP3639636B2; DE19613615C2; JPH08293533A

Description

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer, in dem eine Mehrzahl von Chips gebildet sind, von denen jeder eine Mehrzahl von Speicherzellen aufweist.

Ein Verfahren zum Analysieren eines Fehlers bzw. eines Ausfalles in einem Halbleiterwafer, in dem eine Mehrzahl von Chips jeweils eine Mehrzahl von Speicherzellen aufweist (die im allgemeinen in einer Matrixform aus Zeilen und Spalten angeordnet sind) schließt ein Verfahren zum Testen einer elektrischen Eigenschaft der Speicherzellen durch einen Tester, das Anzeigen der daraus herrührenden Daten in einem X-(Zeilen) und Y-(Spalten) Koordinatensystem zum Erzeugen eines Ausfall- bzw. Fehlermusters (das im allgemeinen Ausfall- bzw. Fehler-Bit-Karte genannt wird (im folgenden als eine FBM (fail bit map) bezeichnet)), die der Ursache eines Ausfalls entsprechen und das Abschätzen der Ursache des Ausfalls unter Verwendung dieser FBM ein.

Dementsprechend stellt die mit der FBM erhaltene Ursache eine reine Abschät zung einer dreidimensionalen Position eines Ausfalles und einer elektrischen Abnormalität an dieser Position dar, d. h. eine Abschätzung welche Art von Ausfall oder Fehler (wie z. B. Leckströme, offene und kurzgeschlossene Ver bindungen) an welcher Position auftreten.

Zur tatsächlichen Verbesserung eines Ausfalles bzw. eines fehlerhaften Verhal tens ist dieses Verfahren unzureichend und die Ursache eines Ausfalles bzw. eines in einem Herstellungsverfahren auftretenden Fehlers muß geklärt werden.

Ein Verfahren, das auf der obigen Überlegung beruht, wird in dem JP 6-275688A vorgeschlagen.

Hier ist ein Verfahren dargelegt, in dem eine physikalische Inspektion von Fremdmaterialien, Defekten oder ähnlichem an einer Oberfläche eines Halblei terwafers durch eine Defektinspektionsvorrichtung für jeden Vorgang in einer Mehrzahl von Vorgängen in einer Fertigungsstraße ausgeführt wird, eine elektrische Eigenschaft von Speicherzellen eines jeden Chips des in der Ferti gungsstraße hergestellten Halbleiterwafers durch einen Tester zum Erzeugen eines Ausfall-Bitdatenwertes (FBM) getestet wird, in der das Ergebnis der physikalischen Inspektion von Fremdmaterialien, Defekten und ähnlichem mit der FBM überprüft wird und wodurch abgeschätzt wird, ob ein Ausfall durch Fremdmaterialien, Defekte oder ähnlichem verursacht wurde, die während des Herstellungsvorganges erzeugt wurden.

Demzufolge befindet sich die Ursache eines Ausfalles nicht immer an der Posi tion des Ausfalles, die durch den Test festgestellt wurde und es gibt viele Fälle, in denen sich die Ursache eines Ausfalls an einer Position befindet, die nicht die Position des Ausfalles oder des Fehlers selbst ist.

Darüber hinaus verursachen nicht alle während des Herstellungsprozesses er zeugten Fremdmaterialien und Defekte einen Ausfall, ob Fremdmaterialien oder Defekte einen Ausfall oder Fehler verursachen hängt von der Position, der Größe und ähnlichen Eigenschaften derselben ab.

Folglich wird in dem in der obigen Veröffentlichung erwähnten Verfahren die Position eines Ausfalls, die durch den Test durch einen Tester festgestellt wurde, nur mit jeder der Positionen von Fremdmaterialien, Defekten oder ähn lichem überprüft und demzufolge kann eine ausreichende Fehleranalyse nicht durchgeführt werden.

Die vorliegende Erfindung wird im Hinblick auf die oben erwähnten Problem stellungen bereitgestellt. Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung und ein Verfahren zur Analyse eines Fehlers in einem Halbleiterwafer vorzusehen, bei dem ein Fehler bzw. Ausfall sowohl analysiert werden, als auch ein durch den Tester gefundener, einen Fehler verursachenden Defekt selbst dann erkannt werden kann, wenn der Fehler nicht durch einen Defekt verursacht wird, der an der durch den Tester erhaltenen Stelle angeord net ist.

Diese Aufgabe wird durch eine Vorrichtung nach einem der Ansprüche 1 bis 8 oder ein Verfahren nach einem der Ansprüche 9 bis 12 gelöst.

Eine Vorrichtung zum Analysieren eines Fehlers oder Ausfalls in einem Halb leiterwafer nach einer Ausgestaltung der vorliegenden Erfindung schließt eine Abschätzeinrichtung für einen zusätzlichen Fehlerbereich bzw. Ausfallbereich ein, die Daten zur Beschränkung in einem Fehlermodus erzeugt, welche einen zusätzlichen fehlerbehafteten Bereich bzw. einen zusätzlichen Fehler- oder Auswahlbereich anzeigen, und zwar auf der Grundlage von Fehlerbitdaten, die von dem Test einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des in der Fertigungsstraße mit einer Mehrzahl von Verfahrensschritten oder Prozeßstufen hergestellten Halbleiterwafers. Diese Vorrichtung schließt ferner eine Überprüfungseinrichtung zum Empfangen von Daten der Positionskoordi naten von Defekten ein, die die Koordinaten von Position von Defekten enthal ten, die durch eine physikalische Inspektion von Fremdmaterialien, Defekten oder ähnlichem an einer Oberfläche des Halbleiterwafers für jeden Prozeß in der Fertigungsstraße festgestellt wurden, und die ferner Daten der physika lischen Positionskoordinaten enthalten, die eine Position eines Fehlers auf der Grundlage der Fehlerbitdaten anzeigen, und die ferner Daten zur Beschränkung durch einen Fehlermodus zum Erzeugen von Daten der korrigierten physika lischen Positionskoordinaten einschließen, welche durch das hinzufügen der Daten der Beschränkung durch einen Fehlermodus zu den Daten der physika lischen Positionskoordinaten erhalten werden. Die Überprüfungseinrichtung bzw. Prüfeinrichtung überprüft die Daten der korrigierten physikalischen Posi tionen mit den Daten der Positionskoordinaten der Defekte.

Wie oben beschrieben wurde, werden die Daten bzw. der Datenwert der korri gierten physikalischen Positionskoordinaten auf der Grundlage der Daten der physikalischen Positionskoordinaten und der Daten zur Beschränkung durch einen Fehler bzw. Auswahl-Modus erhalten und die Daten der korrigierten physikalischen Positionskoordinaten und die Daten der Positionskoordinaten von Defekten werden miteinander überprüft, wobei die Prüfgenauigkeit ver bessert wird.

Demzufolge kann ein Fehler auch dann analysiert werden, wenn der Fehler nicht durch einen Defekt verursacht wird, der an einer Adresse des Fehlers an geordnet ist die durch Ausfallbitdaten erzeugt werden, sondern der durch einen Defekt verursacht wird, der an einer Position angeordnet ist, die sich auf den Defekt bezieht, der an der Adresse des Fehlers angeordnet ist.

Hierdurch ergibt sich eine Verbesserung der Genauigkeit der Abschätzung.

Eine Vorrichtung zum Analysieren eines Ausfalls in einem Halbleiterwafer ge mäß einer zweiten Ausgestaltung der vorliegenden Erfindung schließt eine Einrichtung zur Berechnung der Anzahl der Defekte pro vorgeschriebener Ein heit ein. Diese Berechnung basiert auf Daten, die die Defektpositionskoordi naten enthalten, welche von der physikalischen Inspektion von Fremdmaterial, Defekten oder ähnlichem an der Oberfläche des Halbleiterwafers für jeden Vorgang der Fertigungsstraße mit einer Mehrzahl von Vorgängen erhalten wurde. Die Einrichtung zur Berechnung dient ferner zur Ausgabe der berechne ten Anzahl von Defekten als Datenwert der Zahl der Defekte pro vorgeschrie bener Einheit. Eine Vorrichtung zum Analysieren eines Fehlers bzw. Ausfalles schließt ferner eine Einrichtung zur Berechnung der Anzahl der Fehler bzw. Ausfälle pro vorgeschriebener Einheit auf der Grundlage von Fehlerbitdaten ein, die durch den Test einer elektrischen Eigenschaft von Speicherzellen eines jeden Chips in einem Halbleiterwafer, der in der Fertigungsstraße hergestellt wurde, erhalten wurden und zum Ausgeben der Daten der Anzahl der Fehler pro vorgeschriebenen Einheit. Eine Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer schließt ferner eine Einrichtung zum Empfangen der Daten der Anzahl der Defekte pro vorgeschriebener Einheit und der Daten der Anzahl der Fehler pro vorgeschriebener Einheit und zum Überprüfen dieser Daten miteinander zum Berechnen des Korrelationskoeffizienten zwischen die sen Daten durch das Ausführen eines Betriebs ein.

Wie oben beschrieben ist, können die Daten der Anzahl der Defekt pro vorge schriebener Einheit und die Daten der Anzahl der Fehler pro vorgeschriebener Einheit miteinander, mit Bezug auf ihre Verteilungen überprüft werden, wo durch die Abschätzung des Vorganges oder Prozesses, der die Ursache eines Ausfalles, der sich über einen Bereich erstreckt, erzeugt, erleichtert werden kann.

Eine Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer nach einer dritten Ausgestaltung der vorliegenden Erfindung schließt eine Einrich tung zum Berechnen der Anzahl der Defekte ein. Solche Defekte können z. B. Fremdmaterialien und Defekte sein, die durch ihre Größe pro vorbestimmter Einheit beschrieben werden. Die Berechnung findet auf der Grundlage von Daten statt, die die Defektgröße und die Positionskoordinaten der Defekte ent halten. Die Positionskoordinaten der Defekte werden durch eine physikalische Inspektion von Fremdmaterialien, Defekten oder ähnlichem an der Oberfläche der Halbleiterwafer für jeden Prozeß der Fertigungsstraße erhalten. Die Ferti gungsstraße weist eine Mehrzahl von Herstellungsprozessen bzw. Vorgängen auf. Die Einrichtung zum Berechnen der Anzahl der Defekte dient ferner zur Ausgabe der berechneten Zahl der Defekte als Datenwerte der Anzahl der De fekte nach Größe pro vorgeschriebener Einheit. Eine Vorrichtung zum Analy sieren eines Fehlers nach der dritten Ausgestaltung schließt ferner eine Einrich tung zum Berechnen der Anzahl der Fehler pro vorgeschriebener Einheit ein. Diese Berechnung basiert auf Fehlerbitdaten, die durch den Test einer elektri schen Eigenschaft von Speicherzellen in jedem Chip in dem Halbleiterwafer, der in der Fertigungsstraße hergestellt wurde, erhalten wurden. Die Einrich tung zur Berechnung der Anzahl der Fehler dient auch zur Ausgabe der Daten der Anzahl der Fehler pro vorgeschriebener Einheit. Die Vorrichtung zur Ana lyse eines Fehlers weist weiter eine Einrichtung zum Empfangen der Daten der Anzahl der Defekte, die durch ihre Größe pro vorbestimmter Einheit bestimmt sind, auf sowie zum Empfangen der Daten der Anzahl der Fehler pro vorge schriebener Einheit. Diese Einrichtung überprüft diese Daten miteinander und berechnet den Korrelationskoeffizient zwischen diesen Daten durch das Aus führen eines Betriebsvorgangs bzw. einer Operation.

Wie oben beschrieben ist, können Daten der Anzahl der Defekte, die durch ihre Größe pro vorgeschriebener Einheit charakterisiert sind und Daten der Anzahl der Fehler pro vorgeschriebener Einheit miteinander mit Bezug auf ihre Vertei lung überprüft werden und hierdurch kann die Abschätzung des Prozesses, der die Ursache eines Fehlers bzw. Ausfalles erzeugt, der sich über einen Bereich erstreckt, erleichtert werden.

Eine Vorrichtung zum Analysieren eines Fehlers in einer Halbleitereinrichtung gemäß einer vierten Ausgestaltung der vorliegenden Erfindung schließt eine Einrichtung zum Berechnen der Anzahl von Defekten, wie z. B. Fremdmateria lien, Defekten oder ähnlichem ein, die pro vorgeschriebener Einheit kategori siert sind. Die Berechnung erfolgt auf der Grundlage von Daten, die die Kate gorien der Defektformen und der Defektpositionskoordinaten enthalten, die durch die physikalische Inspektion von Fremdmaterialien, Defekten oder ähn lichem an der Oberfläche des Halbleiterwafers für jeden Prozeß der Ferti gungsstraße, die ihrerseits eine Mehrzahl von Prozessen aufweist, erhalten wurden. Die Einrichtung zum Berechnen der Anzahl der Defekte dient ferner zum Ausgeben der berechneten Anzahl der Defekte, die durch ihre Kategorie kategorisiert sind, als Daten der Anzahl der Defekte pro Kategorie pro vorge schriebener Einheit. Eine Einrichtung zum Berechnen der Anzahl der Fehler pro vorgeschriebener Einheit beruht auf Fehlerbitdaten, die von dem Test einer elektrischen Eigenschaft von Speicherzellen eines jeden Chips in dem Halblei terwafer her stammen, welcher in der Fertigungsstraße hergestellt worden ist. Sie dient ferner zur Ausgabe der Daten der Anzahl der Fehler pro vorgeschrie bener Einheit. Die Vorrichtung zum Analysieren eines Fehlers weist weiterhin eine Einrichtung zum Empfangen der Daten der Anzahl der Defekte pro Kate gorie pro vorgeschriebener Einheit und der Daten der Anzahl der Fehler pro vorgeschriebener Einheit auf. Die Einrichtung zum Empfangen dieser Daten dient ferner zur Überprüfung dieser Daten miteinander und zur Berechnung des Korrelationskoeffizienten zwischen diesen Daten durch das Ausführen einer Rechenoperation bzw. eines Vergleichsvorganges.

Wie oben beschrieben können die Daten der Anzahl der Defekte pro Kategorie pro vorgeschriebener Einheit und die Daten der Anzahl der Fehler pro vorge schriebener Einheit miteinander überprüft werden, und zwar mit Bezug auf ihre Verteilungen, wodurch die Abschätzung des Herstellungsprozesses oder Her stellungsvorganges, der einen Fehler bzw. Ausfall, der sich über einen Bereich erstreckt, erzeugt, erleichtert werden kann.

Ein Verfahren zur Analyse eines Fehlers in einem Halbleiterwafer nach einer fünften Ausgestaltung der vorliegenden Erfindung schließt den Schritt des Einführens von Daten ein, die die Defektpositionskoordinaten enthalten, die auf der Grundlage einer physikalischen Inspektion von Fremdmaterialien, Defekten oder ähnlichem auf der Oberfläche des Halbleiterwafers für jeden Vorgang der Fertigungsstraße mit einer Mehrzahl von Vorgängen erhalten wurden. Dieses Verfahren schließt ferner den Schritt des Einführens eines Fehlerbitdatenwerts ein, der auf der Grundlage des Tests einer elektrischen Eigenschaft von Speicherzellen eines jeden Chips des Halbleiterwafers, der in der Fertigungsstraße hergestellt worden ist, erhalten wird. Ferner ist in diesem Verfahren der Schritt enthalten: Erzeugen von Daten physikalischer Positions koordinaten, die eine Position eines Fehlers auf der Grundlage der Fehlerbit daten anzeigen, der Schritt des Erzeugens von Daten der Beschränkung durch einen Fehlermodus, die einen zusätzlichen Fehlerbereich auf der Grundlage des Fehlerbitdatenwertes anzeigen, den Schritt des Erzeugens von Datenwerten von korrigierten physikalischen Positionskoordinaten auf der Grundlage von sowohl der Daten der physikalischen Positionskoordinaten und der Daten der Be schränkung durch einen Fehlermodus und den Schritt des Überprüfens der Daten der korrigierten physikalischen Positionskoordinaten und der Daten der Defektpositionskoordinaten miteinander.

Wie oben beschrieben wurde, werden die Daten der korrigierten physikalischen Positionskoordinaten auf der Grundlage der Daten der physikalischen Posi tionskoordinaten und der Daten der Beschränkung durch einen Fehlermodus erhalten und die Daten der korrigierten physikalischen Positionskoordinaten und die Daten der Defektpositionskoordinaten werden miteinander überprüft. Hierdurch wird die Genauigkeit der Überprüfung verbessert.

Demzufolge kann ein Fehler selbst dann analysiert werden, wenn der Fehler nicht durch einen Defekt verursacht wird, der an einer Adresse des Fehlers an geordnet ist, die durch einen Fehlerbitdatenwert erhalten wurde, sondern durch einen Defekt an einer Position, die sich auf den Defekt bezieht, der an der Adresse des Fehlers angeordnet ist. Hierdurch erfolgt eine Verbesserung der Genauigkeit der Abschätzung.

Ein Verfahren zum Analysieren eines Fehlers nach einer sechsten Ausgestaltung der vorliegenden Erfindung schließt den Schritt des Einführens von Daten, die Positionskoordinaten eines Defekts enthalten, ein, die auf der Grundlage einer physikalischen Inspektion von Fremdmaterialien, Defekten oder ähnlichem an der Oberfläche eines Halbleiterwafers für jeden Prozeß in der Fertigungsstraße mit einer Mehrzahl von Prozessen erhalten wurden. Ferner schließt dieses Ver fahren den Schritt der Berechnung der Anzahl von Defekten pro vorgeschrie bener Einheit auf der Grundlage der Daten mit den Defektpositionskoordinaten ein, um Daten der Anzahl der Defekte pro vorgeschriebener Einheit zu erzeu gen. Ferner weist dieses Verfahren den Schritt des Einführens von Fehlerbit daten auf, die auf der Grundlage des Tests einer elektrischen Eigenschaft von Speicherzellen eines jeden Chips in dem in der Fertigungsstraße hergestellten Halbleiterwafers erhalten wurden. Das Verfahren weist weiterhin den Schritt der Berechnung der Anzahl der Fehler pro vorgeschriebener Einheit auf der Grundlage der Fehlerbitdaten zum Erzeugen von Daten der Anzahl der Fehler pro vorgeschriebener Einheit auf. Das Verfahren weist den Schritt der Über prüfung der Daten der Anzahl der Defekte pro vorgeschriebener Einheit und der Daten der Anzahl der Fehler pro vorgeschriebener Einheit miteinander auf, um so den Korrelationskoeffizienten zwischen diesen Daten zu berechnen.

Wie oben beschrieben können die Daten der Anzahl der Defekte pro vorge schriebener Einheit und die Daten der Anzahl der Fehler pro vorgeschriebener Einheit miteinander mit Bezug auf ihre Verteilungen überprüft werden, um so den Korrelationskoeffizienten zwischen diesen Daten zu errechnen. Hierdurch wird die Abschätzung des Prozesses, der die Ursache eines Fehlers, der sich über einen Bereich erstreckt, erzeugt, erleichtert werden.

Ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer nach einer siebten Ausgestaltung der vorliegenden Erfindung schließt den Schritt des Einführens von Daten ein, die die Defektgröße und die Defektpositionskoordi naten enthalten, die auf der Grundlage einer physikalischen Inspektion von Fremdmaterial, Defekten oder ähnlichem an einer Oberfläche des Halbleiter wafers für jeden Prozeß in der Fertigungsstraße mit einer Mehrzahl von Pro zessen erhalten wurde. Das Verfahren schließt ferner den Schritt des Berech nens der Anzahl der Effekte wie z. B. Fremdmaterialien, Defekte oder ähn liches, die durch ihre Größe pro vorgeschriebener Einheit charakterisiert sind, ein, und zwar auf der Grundlage der Daten, die die Defektgröße und die Defektpositionskoordinaten enthalten, um so Daten der Anzahl der Defekte pro Größe pro vorgeschriebener Einheit zu erzeugen. Das Verfahren weist weiter hin den Schritt des Einführens von Fehlerbitdaten auf, die auf der Grundlage des Tests einer elektrischen Eigenschaft von Speicherzellen eines jeden Chips auf dem Halbleiterwafer, der in der Fertigungsstraße hergestellt worden ist, erhalten werden. Das Verfahren weist den Schritt der Berechnung der Anzahl der Fehler pro vorgeschriebener Einheit auf der Grundlage der Fehlerbitdaten auf, um so Daten der Anzahl der Fehler pro vorgeschriebener Einheit zu erzeu gen. Das Verfahren weist weiter den Schritt der Überprüfung der Daten der Anzahl der Defekte pro Größe pro vorgeschriebener Einheit mit den Daten der Anzahl der Fehler pro vorgeschriebener Einheit auf, um so den Korrelations koeffizienten zwischen Daten zu berechnen.

Wie oben beschrieben wurde, können die Daten der Anzahl der Defekte pro Größe pro vorgeschriebener Einheit und die Daten der Anzahl der Fehler pro vorgeschriebener Einheit miteinander überprüft werden, um so die Korrela tionskoeffizienten zwischen diesen Daten zu berechnen, so daß ihre Verteilun gen miteinander überprüft werden können. Hierdurch kann die Abschätzung des Prozesses, der die Ursache eines Fehlers oder Ausfalles verursacht, der sich über einen Bereich erstreckt, erleichtert werden.

Ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer nach einer achten Ausgestaltung der vorliegenden Erfindung schließt den Schritt des Einführens von Daten, die die Kategorie von Defektformen und Defektposi tionskoordinaten enthalten, die auf der Grundlage einer physikalischen Inspek tion von Fremdmaterial, Defekten oder ähnlichem an der Oberfläche des Halb leiterwafers für jeden Prozeß der Fertigungsstraße mit einer Mehrzahl von Pro zessen erhalten wurden, ein. Das Verfahren schließt ferner den Schritt der Be rechnung der Anzahl der Defekte wie z. B. Fremdmaterialien, Defekte oder ähnliche pro Kategorie pro vorgeschriebener Einheit auf der Grundlage von Daten ein, die die Kategorie und die Defektpositionskoordinaten enthalten, um so Daten der Anzahl der Defekte pro Kategorie pro vorgeschriebener Einheit zu erzeugen. Das Verfahren weist darüber hinaus den Schritt des Einführens von Fehlerbitdaten auf, die auf der Grundlage des Tests einer elektrischen Eigenschaft der Speicherzellen eines jeden Chips in dem Halbleiterwafer erhal ten werden, der in der Fertigungsstraße hergestellt worden ist. Das Verfahren weist weiterhin den Schritt der Berechnung der Anzahl der Fehler pro vorge schriebener Einheit auf der Grundlage der Fehlerbitdaten zum Erzeugen von Daten der Anzahl der Fehler pro vorgeschriebener Einheit auf. Das Verfahren weist weiter den Schritt der Überprüfung der Daten der Anzahl der Defekte pro Kategorie pro vorgeschriebener Einheit mit den Daten der Anzahl der Fehler pro vorgeschriebener Einheit auf, um so den Korrelationskoeffizienten zwischen diesen Daten zu berechnen.

Wie oben beschrieben können die Daten der Anzahl der Defekte pro Kategorie pro vorgeschriebener Einheit und die Daten der Anzahl der Fehler pro vorge schriebener Einheit miteinander überprüft werden, um so den Korrelations koeffizienten zwischen diesen Daten zu berechnen, so daß ihre Verteilung mit einander überprüft bzw. verglichen werden können. Hierdurch kann die Ab schätzung des Prozesses, der die Ursache des Fehlers mit einem Bereich er zeugt erleichtert werden.

Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine schematische Darstellung einer ersten Ausführungsform der vor liegenden Erfindung;

Fig. 2 ein Schaubild, welches einen Bereich von FBM-Daten zur Überprüfung mit Daten der Defektpositionskoordinaten in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt

Fig. 3 eine Abbildung, die einen zusätzlichen fehlerbehafteten Bereich in Über einstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 4 ein Schaubild, welches ein Beispiel von Ausgabedaten von der statis tischen Verarbeitungseinrichtung 18 in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 5 ein Flußablaufdiagramm, welches den Verarbeitungsvorgang in einer Analysiervorrichtung 19 in Übereinstimmung mit der ersten Ausführungs form der vorliegenden Erfindung zeigt;

Fig. 6 eine schematische Darstellung einer zweiten Ausführungsform der vor liegenden Erfindung;

Fig. 7 ein schematisches Schaubild, welches darstellt, wie der Korrelations koeffizient durch die Korrelationskoeffizientenberechnungseinrichtung 24 in Übereinstimmung mit der zweiten Ausführungsform der vorliegen den Erfindung berechnet wird;

Fig. 8 ein Schaubild, welches ein Beispiel von Ausgabedaten der statistischen Verarbeitungseinrichtung 26 in Übereinstimmung mit der zweiten Aus führungsform der vorliegenden Erfindung zeigt;

Fig. 9 ein Flußablaufdiagramm, welches den Verarbeitungsablauf in einer Analysiervorrichtung 27 in Übereinstimmung mit der zweiten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 10 eine schematische Darstellung, die zeigt, wie der Korrelationskoeffizient durch die Korrelationskoeffizientenberechnungseinrichtung 24 in Über einstimmung mit der zweiten Ausführungsform der vorliegenden Erfin dung berechnet wird;

Fig. 11 eine schematische Darstellung einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 12 ein Flußablaufdiagramm, welches den Verarbeitungsvorgang in einer Analysiervorrichtung 30 in Übereinstimmung mit der dritten Ausfüh rungsform der vorliegenden Erfindung zeigt;

Fig. 13 eine Darstellung, die zeigt wie der Korrelationskoeffizient durch die Korrelationskoeffizientenberechnungseinrichtung 24 in Übereinstim mung mit der dritten Ausführungsform der vorliegenden Erfindung be rechnet wird;

Fig. 14 eine schematische Darstellung einer vierten Ausführungsform der vor liegenden Erfindung;

Fig. 15 ein Flußablaufdiagramm, welches den Verarbeitungsvorgang in einer Analysiervorrichtung 33 gemäß der vierten Ausführungsform der vor liegenden Erfindung zeigt.

Fig. 1 stellt eine schematische Darstellung einer Vorrichtung oder einer Appa ratur 1 zum Analysieren eines Fehlers in einem Halbleiterwafer gemäß einer ersten Ausführungsform der vorliegenden Erfindung dar. In Fig. 1 schließt eine Fertigungsstraße 2 für eine Halbleitereinrichtung einen Prozeß A, einen Prozeß B, einen Prozeß C . . . ein und besteht aus einer Ansammlung von Halbleiter herstellungsvorrichtungen, die den jeweiligen Prozessen entsprechend angeord net sind. In der vorliegenden Ausführungsform besteht die in der Fertigungs straße 2 hergestellte Halbleitereinrichtung aus einer Halbleiterspeichereinrich tung mit einem Speicherbereich, in der eine Mehrzahl von Speicherzellen in Matrixform mit X- und Y-Richtungen angeordnet sind. Diese Halbleiter speichereinrichtung ist z. B. für einen DRAM bestimmt und ein Halbleiterwafer ist für einen Wafer bestimmt, in dem eine Mehrzahl von Chips dieser Halblei terspeichereinrichtung gebildet werden.

Eine Defektinspektionsvorrichtung 3 weist Fremdmaterialien, Defekte oder ähnliches (diese werden im folgenden allgemein als Defekte bezeichnet und die Terminologie "Defekt" kann sowohl nur Fremdmaterial, nur Defekte oder so wohl Fremdmaterial als auch Defekte bezeichnen) an einer Oberfläche eines Halbleiterwafers, z. B. durch physikalische Inspektion ihrer externen Erschei nung (optische Inspektion) nach. Diese Defektinspektionsvorrichtung 3 schließt einen Hauptkörper mit einem Inspektionsabschnitt zum Durchführen der Defektinspektion und einen Operationsabschnitt zum Durchführen einer Operation an dem Ergebnis der Inspektion des Inspektionsabschnitts ein. Die Defektinspektionsvorrichtung 3 schließt ferner eine Datenbank (D/B) 5 zum Ansammeln (Speichern) von Positionskoordinaten von Defekten (einschließlich von zumindest Identifikationsinformation (ID) eines inspizierten Halbleiter wafers, eines inspizierten Prozesses oder Herstellungsvorganges und Defekt positionskoordinaten, die die Defektpositionen an einer Oberfläche des Halb leiterwafers anzeigen und Daten, die diese Information einschließen werden im besonderen und im allgemeinen Defektkoordinaten genannt), Defektgrößen, Defektkategorie und ähnlichem ein. Diese Defektinspektionsvorrichtung 3 kann für jeden Prozeß vorgesehen sein, oder eine gemeinsame Defektinspektions vorrichtung 3 kann vorgesehen sein. KLA 21** (hergestellt von KLA Inc.), SURF SCAN 7*** (hergestellt von TENCON Inc.), WI880 (hergestellt bei Hitachi, Ltd.) oder ähnliche Vorrichtungen können als Defektinspektionsvor richtung 3 verwendet werden.

Es sei angemerkt, daß die oben erwähnten Fremdmaterialien Fremdmaterialien einschließen können, die während des Herstellungsvorganges von einer Vor richtung erzeugt wurden, Fremdmaterialien, die nach einem Herstellungsvor gang oder Prozeßschritt verbleiben, Materialien, die nach einem Ätzvorgang zurückbleiben, Staub aus der Umgebung, Fremdmaterialien von Menschen und ähnlichem und daß die Größe dieser Fremdmaterialien von 0,1 µm bis Hunderte von µm betragen kann. Die oben erwähnte Defekte schließen z. B. defekte Kontakte und defekte Muster ein, die durch Photographie, Photolithographie und Ätzen erzeugt wurden, sowie Flecken (bzw. Beizen, stain, dünne Oxid filme), Farbwechsel oder ähnliches.

Ein Tester 6 führt einen Test (elektrischen Test) zum Messen einer elektrischen Eigenschaft von Speicherzellen in jedem Chip eines Halbleiterwafers aus, der in der Fertigungsstraße 2 hergestellt wurde, wie z. B. einen Test des Schreibens von Daten in eine Speicherzelle und die anschließende Verifikation, daß der Datenwert korrekt in die Speicherzelle hineingeschrieben und von dieser ge lesen wird, um so eine Fehlerbitkarte zu erzeugen (im folgenden als FBM be zeichnet) die das Ergebnis des Tests als ein Fehlermuster entsprechend der Ur sache eines Fehlers in dem X-/Y-Koordinatensystem darstellt. Dieser Tester 6 schließt einen Hauptkörper 7 zum Ausführen eines elektrischen Tests ein und zum Ausführen einer Operation des Ergebnisses dieses Tests sowie eine Com puterarbeitsstation 8 (work station) zur Steuerung (im folgenden als EWS zur Steuerung bezeichnet) mit einem Displayabschnitt zum Darstellen einer durch den Hauptkörper 7 erhaltenen FBM, eine Datenbank (D/B) zum Ansammeln (Speichern) von z. B. FBM-Daten, einem Testverfahren, einer Adresse eines Fehlers (die in einer Matrix der Ausleseleitungen in einem Speicher zugeordnet ist) oder ähnliches. Zum Beispiel kann eine J937 (hergestellt durch Teradyne Inc.), eine T5365P (hergestellt durch Advantest Inc.) oder ähnliches als Tester 6 verwendet werden.

Die Datenformatumwandlungseinrichtung 9 empfängt Daten, die von einer In spektion und einer Operation der Defektinspektionsvorrichtung 3 herstammen (diese Daten enthalten Defektpositionskoordinaten, Defektgröße, Kategorie und ähnliches für jeden Prozeß und können Daten darstellen, die bereits in der Datenbank 5 gespeichert worden sind, wobei Defektpositionskoordinaten als physikalische Positionskoordinaten von Abständen X1 und Y1 (z. B. in µm) vom Ursprung, der in dem Chip voreingestellt wird, dargestellt werden, wobei X1 eine laterale Richtung vom Ursprung darstellt und Y1 eine longitudinale Richtung von dem Ursprung darstellt und wobei die physikalischen Positions koordinaten ebenfalls angeben, welcher Chip in Betracht gezogen wird und auf Koordinaten von einem oder mehreren der physikalischen Positionen Bezug nehmen) und Daten, die von dem Test und der Operation im Tester 6 in einem Chip des Halbleiterwafers herstammen (diese Daten schließen ein Testverfahren und eine Adresse des Fehlers ein, wobei eine Adresse eines Fehlers als logische Adresse dargestellt wird (x2 and y2 (keine Einheit)). Eine Adresse in einer Zeilenrichtung vom Ursprung einer Adresse wird durch x2 dargestellt und eine Adresse in einer Spaltenrichtung von dem Ursprung einer Adresse wird durch y2 dargestellt. Eine logische Adresse bezieht sich hier im allgemeinen auf eine oder eine Mehrzahl von logischen Adressen. Die Datenformatumwandlungsein richtung 9 wandelt jeden Datenwert auf der Grundlage eines vorgeschriebenen Formates um.

Die erste Speichereinrichtung 10 stellt eine Datenbank zum Anhäufen (Speichern) von Daten dar, die von einer Umwandlung der Daten des Defektin spektionsapparates 3 durch die Datenformatumwandlungseinrichtung 9 her stammen (diese umgewandelten Daten bzw. dieser umgewandelte Datenwert wird im folgenden als Datenwert bzw. Daten von Defektpositionskoordinaten bezeichnet). In diesen Defektpositionskoordinaten werden Daten, die Defekt positionen anzeigen als physikalische Positionskoordinaten von Abständen X1 und Y1 (z. B. in µm) von dem Ursprung, der in einem Chip voreingestellt ist, dargestellt und physikalische Positionskoordinaten zeigen an, welcher Chip in Betracht gezogen wird und beziehen sich auf Koordinaten von einer oder meh reren physikalischen Positionen für einen Prozeß.

Eine Fehlermustererkennungseinrichtung 11 empfängt Daten (im folgenden als FBM-Daten bezeichnet), die von der Umwandlung der Daten von dem Tester 6 durch die Datenformatumwandlungseinrichtung 9 her stammen und erkennt und klassifiziert ein Fehlermuster auf der Grundlage dieser FBM-Daten und gibt dann als Ergebnis dieses Erkennens die Klassifikation und die Positionskoordi naten des Fehlermusters aus (Diese Daten werden im folgenden als Fehler mustererkennungsergebnisdaten bezeichnet. Die Daten von Positionskoordi naten werden als logische Adresse in einem Chip des Halbleiterwafers darge stellt). Die Fehlermustererkennungseinrichtung 11 schließt einen betriebsmäßi gen Verarbeitungsabschnitt 11a zum Erkennen und klassifizieren eines Fehler musters und einen Ausgabeabschnitt 11b zum Ausgeben des Ergebnisses, das durch die Operation erhalten wurde, die durch den betriebsmäßigen Verarbei tungsabschnitt 11a ausgeführt wurde, ein. Das Ergebnis wird als Fehler mustererkennungsergebnisdatenwert ausgegeben. Bei der Verarbeitung der Er kennung und Klassifizierung eines Fehlermusters wird für jeden Chip festge stellt, ob ein Fehlermuster einen Punktfehler (siehe (a) der Fig. 2) darstellt, dies ist in Fehler einer einzelnen Speicherzelle, einen Linienfehler darstellt (siehe (b) der Fig. 2), dies ist ein Fehler einer Mehrzahl von Speicherzellen, die alle in einer Geraden angeordnet sind, oder einem Blockfehler (ebenen Fehler) darstellt, letzterer stellt einen Fehler oder Ausfall einer Mehrzahl von Spei cherzellen dar, die in Matrixform angeordnet sind. Diese Fehlererkennungen werden auf der Grundlage der Fehleradressen in jedem Chip des Halbleiter wafers durchgeführt, die in den Daten des Testers 6 als Punktinformation ent halten sind und durch die Kreuzungen einer Verdrahtungsmatrix dargestellt werden. Im Falle eines Linienfehlers werden die Anzahl der Fehler bzw. Aus fälle und die Länge eines jeden Fehlers bzw. Ausfalls erkannt. Anschließend wird der Fehler als Punktfehler, Linienfehler, Ebenenfehler oder ähnliches klassifiziert. In Fig. 2a bezeichnet Bezugszeichen 100 ein FBM-Bild eines Fehlermusters und das Bezugszeichen 200 bezeichnet einen Prüf- bzw. Ver gleichsbereich von FBM-Daten zum Vergleich mit den Daten der Defektposi tionskoordinaten, welche einen Bereich darstellt, der durch den Abstand r von dem Zentrum des FBM-Bildes bestimmt ist (dieser Wert basiert auf sowohl der Genauigkeit der Defektkoordinaten (Stufengenauigkeit) zum Zeitpunkt der durch den Defektinspektionsapparat 3 durchgeführten Defektinspektion und der Genauigkeit der Ausdehnungen der Verdrahtungsmuster bzw. Leiterbahn muster).

Eine Einrichtung 12 zum Umwandeln von Daten von Positionskoordinaten (die als eine logische Adresse (x1 und y1) in einem Chip des Halbleiterwafers dar gestellt werden und sich auf eine oder eine Mehrzahl logischer Adressen bezie hen), die in den Fehlermustererkennungsergebnisdaten der Fehlermustererken nungseinrichtung 11 enthalten sind, wandeln diese in physikalische Positions koordinaten (die sich auf die Koordinaten einer oder einer Mehrzahl von physi kalischen Positionen beziehen) mit Abständen X2 und Y2 (z. B. in µm, wobei X2 einen lateralen Abstand von dem Ursprung und Y2 einen longitudinalen Ab stand von dem Ursprung darstellt) vom Ursprung, der in einem Chip voreinge stellt ist, um. Die physikalischen Positionskoordinaten bzw. Koordinaten phy sikalischer Positionen zeigen ebenfalls an, welcher Chip auf dem Halbleiter wafer in Betracht gezogen wird.

Eine zweite Speichereinrichtung 13 ist eine Datenbank zum Anhäufen (Speichern) von Daten von physikalischen Positionskoordinaten (die sich im allgemeinen auf Daten einer oder einer Mehrzahl von physikalischen Positions koordinaten beziehen) der Umwandlungseinrichtung 12.

Eine Abschätzungseinrichtung 14 für zusätzliche Fehlerbereiche empfängt die Fehlermustererkennungsergebnisdaten von der Fehlermustererkennungseinrich tung 11, führt eine Abschätzung (bzw. Folgerung) darüber durch, welcher Vor gang die Ursache eines Fehlers bzw. Ausfalles erzeugt hat (auf der Grundlage der Position der Schicht eines Fehlers bzw. Ausfalles), und schätzt bzw. folgert die Position und die Größe eines Fehlers aus den Fehlermustererkennungser gebnisdaten, auf der Grundlage vorbestimmter Bedingungen, die durch tech nische Experten auf der Grundlage von Erfahrungswerten sowie auf der Grundlage von Statistiken und ähnlichem vorbereitet wurden. Ferner folgert die Abschätzeinrichtung 14 einen zusätzlichen Fehlerbereich gemäß eines Feh lermodus einer Fehlerposition (einer Position in einer Schaltung), die durch die Fehlermustererkennungsergebnisdaten erhalten werden und gibt den zusätz lichen Fehlerbereich als Daten der Beschränkung durch Fehlermodus (Zustand eines Fehlers) aus. Der Datenwert einer Beschränkung durch Fehlermodus stellt einen Datenwert eines zusätzlichen Fehlerbereiches dar, der durch die Abstände X3 und Y3 (X3 und Y3 stellen physikalischen Positionskoordinaten in z. B. µm dar, wobei X3 einen lateralen Abstand von dem Ursprung und Y3 einen longi tudinalen Abstand von dem Ursprung darstellt, dar. Physikalische Positions koordinaten beziehen sich auf Koordinaten von einer oder einer Mehrzahl von physikalischen Positionen) von dem Ursprung spezifiziert ist, wodurch die Identifikation des Chips in dem Halbleiterwafer ermöglicht wird. Der Ursprung ist in einem Chip vorbestimmt.

Es sei angemerkt, daß die vorbestimmten Bedingen durch Erfahrung, Statisti ken und ähnlichem auf der Grundlage verschiedener Tests erhalten werden, die durch den Tester 6 durchgeführt werden.

Zusätzlich stellt ein zusätzlicher Fehlerbereich eine Position dar, an der ein Defekt (Fehler) erzeugt werden kann, der auf Grundlage von Erfahrungen, Statistiken und ähnlichem mit Bezug auf eine Position eines Fehlers (einer Position in einer Schaltung) für jeden Fehlermodus erkannt werden kann. Wenn z. B. Daten des Fehlermustererkennungsergebnisses, welches auf dem Ergebnis des durch den Tester 6 durchgeführten Tests beruht (und einer Auswahl einer Verdrahtung (Bitleitung) zeigt), dahingehend abgeschätzt wird, daß sie einen Fehler einer Verdrahtung wie z. B. einer Bitleitung (einer Position eines Feh lers) darstellen, der durch einen Kurzschluß eines Musters verursacht wurde, so wird von einer Schaltung zur Steuerung einer Verdrahtung (einer Verdrah tungs- (Bitleitung) steuerschaltung in einer peripheren Schaltung, die nach dem Ergebnis der durch den Tester 6 durchgeführten Tests keine Fehler aufweisen) als zusätzlicher Fehlerbereich mit Fehlerbedingungen, die Kurzschlüsse verur sachen können, angesehen. Wenn genauer gesagt, wie in Fig. 3 dargestellt ist, eine Position einer Bitleitung 300A eines Speicherzellenbereichs 300 in einem Chip erkannt wird und dahingehend abgeschätzt wird, daß sie auf der Grund lage der Ergebnisse verschiedener Tests, die durch den Tester 6 durchgeführt wurden, einen Fehlerbereich bzw. einen Ausfall darstellt, so wird von einer peripheren Schaltung 400A aus einer Mehrzahl von peripheren Schaltungen, die in einem peripheren Schaltungsbereich 400 vorgesehen sind, und die mit der Bitleitung 300A zur Steuerung der Bitleitung 300A verbunden sind, ange nommen, daß diese einen zusätzlichen Fehlerbereich darstellt.

Eine dritte Speichereinrichtung 15 stellt eine Datenbank zum Ansammeln (Speichern) von Daten der Beschränkung durch einen Fehlermodus dar, die von einer Abschätzungseinrichtung 14 für zusätzliche Fehlerbereiche stammen.

Überprüfungs- bzw. Vergleichseinrichtung 16 empfängt Daten von Defektposi tionskoordinaten durch den in der ersten Speichereinrichtung 10 gespeicherten Prozeß, sowie Daten physikalischer Positionskoordinaten, die in der zweiten Speichereinrichtung 13 gespeichert sind und Daten der Beschränkung durch Fehlermodus, die in der dritten Speichereinrichtung 15 gespeichert sind. Diese Überprüfungseinrichtung 16 fügt den Daten der physikalischen Positionskoor dinaten die Daten der Beschränkung durch Fehlermodus hinzu, d. h. fügt Daten physikalischer Positionskoordinaten, die einen zusätzlichen Fehlerbereich zei gen, der auf der Grundlage der Daten der Beschränkung durch Fehlermodus erhalten wurden, zu den Daten der physikalischen Positionskoordinaten hinzu, die eine Position eines Fehlers zeigen, der auf der Grundlage des Ergebnisses des durch den Tester 6 durchgeführten Test erhalten wurde. Hierdurch werden abhängige physikalische Positionskoordinaten erzeugt. Anschließend fügt die Vergleichs- bzw. Überprüfungseinrichtung 16 den Daten der abhängigen physi kalischen Positionskoordinaten einen Wert r hinzu, der sowohl auf der Ge nauigkeit der Ausdehnungen des Verdrahtungsmusters in einem Chip beruht, als auch auf der Genauigkeit (Stufengenauigkeit) der Defektkoordinaten bei der durch den Defektinspektionsapparat 3 durchgeführten Defektinspektion. Hierdurch werden Daten korrigierter physikalischer Positionskoordinaten er zeugt, die einen vorbestimmten Fehlerbereich zugeordnet sind. Anschließend vergleicht die Überprüfungseinrichtung 16 die Daten der korrigierten physika lischen Positionskoordinaten und die Daten der Defektpositionskoordinaten in einem gemeinsamen Vorgang miteinander, wodurch die Prüfungsergebnisse bzw. Vergleichsergebnisse durch den Halbleiterwafer, den Chip, den Vorgang bzw. Herstellungsvorgang und durch das Fehlermuster erhalten werden können.

Eine vierte Speichereinrichtung 17 stellt eine Datenbank zum Anhäufen (Speichern) des Vergleichsergebnisses der Vergleichs- bzw. Überprüfungsein richtung 16 dar und gibt das gespeicherte Überprüfungsergebnis direkt an eine (nicht gezeigte) Displayeinrichtung je nach Anforderung aus. Es sei angemerkt, daß die vierte Speichereinrichtung 17 die gespeicherten Überprüfungsergeb nisse nicht direkt an die Displayeinrichtung ausgeben muß.

Eine statistische Verarbeitungseinrichtung 18 verarbeitet die Vergleichsergeb nisse, die in der vierten Speichereinrichtung 17 gespeichert sind, statistisch nach Halbleiterwafer, Chip, Herstellungsvorgang und Ausfallmuster zur Aus gabe der sich daraus ergebenden Daten. Fig. 4 zeigt ein Beispiel einer Darstel lung des Ergebnisses einer statistischen Verarbeitung. In Fig. 4 sind die Anzahl der Fehler einer Schicht (Schicht A), einer Speicherzelle (BIT) und einer Bit leitung (BL) gezeigt, wie sie z. B. für jeden Tag oder für eine vorbestimmte Gruppe erhalten wurden.

Eine Analysiervorrichtung 19 besteht aus einer Computerarbeitsstation (work station) mit einer Datenformatumwandlungseinrichtung 9, einer ersten Spei chereinrichtung 10, einer Fehlermustererkennungseinrichtung 11, einer Posi tionskoordinatenumwandlungseinrichtung 12, einer zweiten Speichereinrich tung 13, einer Abschätzungseinrichtung 14 für zusätzliche Fehlerbereiche, einer dritten Speichereinrichtung 15, Überprüfungs- bzw. Vergleichseinrichtung 16, einer vierten Speichereinrichtung 17 und einer statistischen Verarbeitungsein richtung 18. Diese Analysiervorrichtung bzw. dieser Analysierapparat 19 emp fängt Daten, die die Defektpositionskoordinaten enthalten, die auf der Grund lage einer physikalischen Inspektion von Fremdmaterialien, Defekten und ähn lichem an einer Oberfläche des Halbleiterwafers für jeden Prozeß der Ferti gungslinie mit einer Mehrzahl von Fertigungslinien erhalten wurden, sowie auf der Grundlage von Fehlerbitdaten, die auf der Grundlage von Testergebnissen einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des in der Fertigungsstraße hergestellten Halbleiterwafers erhalten wurden. Die Analy siervorrichtung 19 erzeugt sowohl Daten der Beschränkung durch Fehler modus, die auf der Grundlage von Fehlerbitdaten einen zusätzlichen Fehlerbe reich anzeigen, als auch Daten von korrigierten physikalischen Positionskoor dinaten, die dadurch erhalten wurden, daß die Daten der Beschränkung durch Fehlermodus den Daten der physikalischen Positionskoordinaten hinzugefügt wurden, die eine Position eines Fehlers zeigen, der auf der Grundlage der Feh lerbitdaten erhalten worden ist. Anschließend vergleicht die Analysiervorrich tung 19 die Daten der korrigierten physikalischen Positionskoordinaten mit den Daten der Defektpositionskoordinaten, die auf der Grundlage der Daten erhal ten worden sind, die die Defektpositionskoordinaten erhalten und gibt das Er gebnis des Vergleichs bzw. der Überprüfung aus.

Ein Verfahren zum Analysieren eines Fehlers bzw. eines Ausfalles in einem Halbleiterwafer durch eine Vorrichtung zur Fehleranalyse mit einem Aufbau, wie er oben beschrieben wurde, wird nun hauptsächlich in Verbindung mit einem in Fig. 5 gezeigten Flußablaufdiagramm beschrieben.

Zuerst werden in einem Schritt S1 Defekte an einer Oberfläche des Halbleiter wafers durch eine physikalische Inspektion (optische Inspektion) der externen Erscheinung des Halbleiterwafers durch einen Defektinspektionsapparat 3 für jeden Herstellungsvorgang A, B, C . . . der Fertigungsstraße 2 nachgewiesen und die sich daraus ergebenden Defektpositionskoordinaten werden durch einen Verarbeitungsvorgang oder ähnliches in der Datenbank 5 gespeichert.

Anschließend werden in einem Schritt S2 die durch den Defektinspektionsappa rat 3 erhaltenen Defektpositionskoordinaten auf der Grundlage eines vorge schriebenen Formats durch eine Datenformatumwandlungseinrichtung umge wandelt und die umgewandelten Daten bzw. der umgewandelte Datenwert wird durch einen Verarbeitungsschritt oder ähnliches in der ersten Speichereinrich tung 10 als Daten der Defektpositionskoordinaten gespeichert.

In einem Schritt S3 wird eine elektrische Eigenschaft von Speicherzellen in je dem Chip des Halbleiterwafers 4, der in der Fertigungsstraße 2 hergestellt wird, durch einen Tester 6 getestet und eine FBM wird als Ergebnis dieses Tests erzeugt. In einem Schritt S4 wird dann diese FBM in der Datenbank 8 gespeichert.

Anschließend wird in einem Schritt S5 der FBM-Datenwert, der durch den Tester 6 erhalten wurde, durch die Datenformatumwandlungseinrichtung 9 auf der Grundlage eines vorgeschriebenen Formats konvertiert, ein Fehlermuster in den konvertierten FBM-Daten wird erkannt und durch die Fehlermuster kennungseinrichtung 11 klassifiziert und das Ergebnis wird als Fehlermusterer kennungsergebnisdaten in einem Schritt S6 gespeichert.

Jetzt wird ein Fehlermuster für jeden Chip als Punktfehler, Linienfehler oder Ebenenfehler aufgrund aller Fehleradressen in jedem Chip des Halbleiterwafers erkannt. Die Adressen sind in den Daten des Testers 6 als Punktinformation enthalten, und als Kreuzungspunkt in einer Verdrahtungsmatrix dargestellt. Anschließend werden die Fehler als Punktfehler, Linienfehler, Ebenenfehler und ähnliches klassifiziert.

In einem Schritt S7 werden anschließend die Daten von Positionskoordinaten (die als eine logische Adresse dargestellt sind), die in den Fehlermustererken nungsergebnisdaten der Fehlermustererkennungseinrichtung 11 enthalten sind, in physikalische Positionskoordinaten durch die Positionskoordinatenumwand lungseinrichtung 12 umgewandelt. Diese umgewandelten Daten der physika lischen Positionskoordinaten werden in einer zweiten Speichereinrichtung 13 in einem Schritt S8 gespeichert.

In einem Schritt S9 wird dagegen ein zusätzlicher Auswahlbereich bzw. Fehler bereich gemäß eines Fehlermodus in einer Fehlerposition (einer Position in einer Schaltung), die in den Fehlermustererkennungsergebnisdaten der Fehler mustererkennungseinrichtung 11 enthalten sind, durch eine Abschätzungsein richtung 14 für zusätzliche Fehlerbereiche auf der Grundlage von voreingestell ten Bedingungen abgeschätzt, um so Daten der Beschränkung durch den Zu stand eines Fehlers zu erzeugen. Diese Beschränkungsdaten bzw. dieser Be schränkungsdatenwert wird in der dritten Speichereinrichtung 15 in einem Schritt S10 gespeichert.

In einem Schritt S11 erzeugt die Vergleichseinrichtung 16 Daten abhängiger physikalischer Positionskoordinaten dadurch, daß die Beschränkungsdaten durch Fehlermodus, die in der dritten Speichereinrichtung 15 gespeichert sind, zu den Daten der physikalischen Positionskoordinaten, die in der zweiten Spei chereinrichtung 13 gespeichert sind, hinzugefügt werden und Daten korrigier ter physikalischer Positionskoordinaten, die einen festen Fehlerbereich fest legen, bzw. denen ein fester Fehlerbereich zugeordnet worden ist, werden von den Daten der abhängigen physikalischen Positionskoordinaten erhalten und die Daten der korrigierten physikalischen Positionskoordinaten und die Daten der Defektpositionskoordinaten werden durch einen in der ersten Speichereinrich tung 10 gespeicherten Verarbeitungsvorgang miteinander verglichen, wodurch das Ergebnis des Vergleichs bzw. der Prüfung für jeden Halbleiterwafer, Chip, Herstellungsvorgang und Fehlermuster erhalten wird. Die Daten bzw. der Datenwert des Überprüfungsergebnisses wird in einer vierten Speichereinrich tung 17 in einem Schritt S12 gespeichert.

Anschließend werden in einem Schritt S13 die in der vierten Speichereinrich tung 17 gespeicherten Vergleichsergebnisdaten durch eine statistische Verar beitungseinrichtung 18 statistisch für jeden Halbleiterwafer, Chip, Herstel lungsvorgang und Fehlermuster verarbeitet und in einem Schritt S14 wird das Ergebnis als das Vergleichs- bzw. Prüfungsergebnis in Form einer Tabelle, eines Schaubildes oder ähnlichem ausgegeben.

Gemäß der Vorrichtung zum Analysieren eines Fehlers in einem Halbleiter wafer mit einem wie oben beschriebenen Aufbau, kann ein Fehler bzw. Ausfall analysiert und ein Defekt, der einen Fehler verursacht und der durch den Tester 6 festgestellt wurde, kann festgestellt werden, ohne daß ein Defekt, der den Fehler, der durch den Tester 6 festgestellt wurde nicht fälschlicherweise für die Ursache des Fehlers gehalten wird, und zwar selbst dann, wenn der Fehler nicht durch einen Defekt verursacht wurde, der an der Adresse des Fehlers, der durch den Tester 6 festgestellt wurde, angeordnet ist, sondern durch einen Defekt an einer Position, die mit dem Defekt in Beziehung steht, der an einer Adresse des Fehlers angeordnet ist.

Fig. 6 zeigt eine Vorrichtung 1 zum Analysieren eines Fehlers in einem Halblei terwafer in Übereinstimmung mit einer zweiten Ausführungsform der vorlie genden Erfindung. In Fig. 6 bezeichnen die Bezugszeichen 1 bis 9 und 11 die selben oder entsprechende Abschnitte wie in der Fig. 1 dargestellten ersten Ausführungsform. Eine Einrichtung 20 zum Berechnen der Anzahl der Defekte empfängt die durch die Datenumwandlungseinrichtung 9 umgewandelten Daten (diese Daten werden im weiteren als Daten von Defektpositionskoordinaten bezeichnet. Daten, die Defektpositionskoordinaten zeigen, die in den Daten der Defektpositionskoordinaten enthalten sind, werden als physikalische Positions koordinaten der Abstände X1 und Y1 (z. B. in µm) von einem in einem Chip voreingestellten Ursprung aus dargestellt. Physikalische Positionskoordinaten zeigen ferner an, welcher Chip des Halbleiterwafers in Betracht kommt und bezieht sich auf Koordinaten von einer oder einer Mehrzahl physikalischer Positionen.). Die Einrichtung 20 errechnet ferner die Anzahl der Defekte pro Chipeinheit pro Chip und pro Herstellungsvorgang auf der Grundlage der um gewandelten Daten und gibt das Ergebnis als Datenwert der Anzahl der De fekte pro Chipeinheit durch einen Verarbeitungsvorgang aus.

Eine fünfte Speichereinrichtung 21 stellt eine Datenbank für das Ansammeln (Speichern) von Daten der Anzahl der Defekte pro Chipeinheit durch einen Verarbeitungsvorgang dar.

Eine Einrichtung 22 zum Berechnen der Anzahl von Fehlern empfängt die Feh lermustererkennungsergebnisdaten von der Fehlermustererkennungseinrichtung 11, errechnet die Anzahl der Fehler pro Chipeinheit und pro Fehlermuster und gibt das Ergebnis als Daten der Anzahl der Fehler pro Chipeinheit und pro Fehlermuster aus. So berechnet die Einrichtung 22 z. B. die Anzahl der Punkt fehler, die Anzahl der Linienfehler, die Anzahl der Ebenenfehler und ähnliches pro Chipeinheit auf der Grundlage der Fehlermustererkennungsergebnisdaten eines Punktfehlers, eines Linienfehlers, eines Ebenenfehlers und ähnlichem als Ergebnis der Erkennung und der Klassifizierung, die durch die Fehlermusterer kennungseinrichtung 11 durchgeführt wurde.

Eine sechste Speichereinrichtung 23 stellt eine Datenbank zum Ansammeln (Speichern) von Daten der Anzahl von Fehlern pro Chipeinheit und Fehler muster dar, die durch die Berechnungseinrichtung 22 erhalten wurden.

Eine Korrelationskoeffizientenberechnungseinrichtung 24 empfängt die Daten der Anzahl der Defekte pro Chipeinheit je Herstellungsvorgang, die in der fünften Speichereinrichtung 21 gespeichert sind und die Daten der Anzahl der Fehler pro Chipeinheit pro Fehlermuster, die in der sechsten Speichereinrich tung 23 gespeichert sind, vergleicht diese Daten miteinander und berechnet den Korrelationskoeffizienten zwischen diesen Daten pro Herstellungsvorgang und pro Fehlermuster durch das Ausführen einer Verarbeitungs- bzw. Berechnungsoperation.

Es sei angemerkt, daß die Überprüfung bzw. der Vergleich der Daten in diesem Fall den Vergleich der Daten der Anzahl der Defekte pro Chipeinheit und der Daten der Anzahl der Fehler pro Chipeinheit miteinander für jeden Chip in demselben Halbleiterwafer darstellt, sowie die Überprüfung von Daten der Defektdichte pro Chipeinheit, die dadurch erhalten werden, daß die Daten der Anzahl der Defekte pro Chipeinheit durch die Chipfläche geteilt werden und mit den Daten der Fehlerdichte pro Chipeinheit verglichen werden, die dadurch erhalten werden, daß die Daten der Anzahl der Fehler pro Chipeinheit durch die Chipfläche geteilt werden. Ferner bedeutet der Vergleich bzw. die Überprü fung der Daten den Vergleich der Defektverteilung, die durch die Daten der Anzahl der Defekte pro Chipeinheit oder Daten der Defektdichte pro Chipein heit erhalten werden, mit den Fehlerverteilungen verglichen werden, die von Daten der Anzahl der Fehler pro Chipeinheit oder Daten der Fehlerdichte pro Chipeinheit erhalten werden. Die Daten der defekten Dichte pro Chipeinheit und Daten der Fehlerdichte pro Chipeinheit können auf Einrichtungen anderer Bauart mit unterschiedlichen Chipgrößen angewendet werden und vereinfachen so den Vergleich bzw. die Überprüfung.

Eine Korrelationskoeffizientenberechnungseinrichtung 24 berechnet Korrela tionskoeffizienten z. B. wie folgt. Es sei angenommen, daß neun Chips (3 × 3) in einem Halbleiterwafer gebildet werden. Die Verteilung der Defekte, die durch die Defektinspektionsapparatur 3 in einem Prozeß N nachgewiesen wer den, sind so wie dies in (a) der Fig. 7 gezeigt ist, die Verteilungen (geändert zu einer physikalischen Position) eines Fehlermusters einer Wortleitung, das auf der Grundlage der Tests, die durch den Tester 6 ausgeführt werden, erhal ten werden, ist so wie dies in (b) der Fig. 7 dargestellt ist. Die A bis I in (a) der Fig. 7 entsprechen den a bis i, die in (b) der Fig. 7 gezeigt sind und diesel ben Buchstaben weisen auf denselben Chip hin.

Die Daten der Anzahl der Defekte pro Chipeinheit des in der fünften Spei chereinrichtung 21 gespeicherten Prozeß zeigen, daß es im Prozeß N drei Defekte in Chip A, einen Defekt in Chip B usw. gibt. Darüber hinaus zeigen die Daten der Ausfälle pro Chipeinheit und Fehlermuster, wie sie in der sechsten Speichereinrichtung 23 gespeichert sind, daß es für ein Fehlermuster einer Wortleitung vier Wortleitungsfehler in Chip a gibt (der Chip A entspricht), keinen Fehler der Wortleitung in Chip b usw.

Die Berechnungseinrichtung 24 erzeugt ein Streudiagramm der Anzahl der Defekte und der Anzahl der Fehler, wie dies in (c) der Fig. 7 gezeigt ist und berechnet daraus den Korrelationskoeffizienten zwischen der Anzahl der Defekte und der Anzahl der Fehler aus diesem Schaubild.

Eine siebte Speichereinrichtung 25 stellt eine Datenbank zum Ansammeln (Speichern) des durch die Korrelationskoeffizientberechnungseinrichtung 24 pro Prozeß und Fehlermuster berechneten Korrelationskoeffizienten dar und gibt das Ergebnis der darin gespeicherten Überprüfung direkt an eine (nicht gezeigte) Displayeinrichtung aus, wenn dies erforderlich ist. Es sei angemerkt, daß die siebte Speichereinrichtung 25 die darin gespeicherten Überprüfungs- bzw. Vergleichsergebnisse nicht notwendigerweise direkt an die Displayeinrichtung ausgeben muß.

Eine statistische Verarbeitungseinrichtung 26 verarbeitet den in der siebten Speichereinrichtung 25 für jeden Halbleiterwafer, Chip, Prozeß und Fehler muster gespeicherten Korrelationskoeffizienten um so die daraus resultierenden Daten auszugeben und beispielsweise das Ergebnis der statistischen Verarbei tung wie in Fig. 8 gezeigt darzustellen. Fig. 8 ist ein Schaubild, welches den Korrelationskoeffizienten in Abhängigkeit von der Defektgröße (oder Defekt kategorie) für jede Schicht (Schicht A, Schicht B, Schicht C für jeden Herstel lungsvorgang) zeigt. Es ist aus Fig. 8 ersichtlich, daß ein sich näher bei Ziffer 1 befindender Korrelationskoeffizient eine stärkere Korrelation anzeigt und somit anzeigt, daß der Defekt einen Fehler verursacht. Ob ein Defekt einen Fehler verursacht kann in Abhängigkeit von dem Korrelationskoeffizienten festgestellt werden. Der Korrelationskoeffizient kann ein Beurteilungs- oder Steuerungswert sein, der beliebig gesetzt werden kann.

Eine Analysierungsvorrichtung 27 besteht aus einer Computerworkstation mit einer Datenumwandlungseinrichtung 9, einer Fehlererkennungseinrichtung 11, einer Einrichtung 20 zur Berechnung der Anzahl der Defekte, einer fünften Speichereinrichtung 21, einer Einrichtung 22 zur Berechnung der Anzahl der Fehler, einer sechsten Speichereinrichtung 23, einer Einrichtung 24 zum Be rechnen des Korrelationskoeffizienten, einer siebten Speichereinrichtung 25 und einer statistischen Verarbeitungseinrichtung 26. Diese Analysevorrichtung 27 empfängt Daten, die Defektpositionskoordinaten enthalten und die auf der Grundlage einer physikalischen Inspektion von Fremdmaterialien, Defekten oder ähnlichem einer Oberfläche eines Halbleiterwafers für jeden Prozeß in der Fertigungslinie mit einer Mehrzahl von Prozessen erhalten wurden. Ferner empfängt die Analysevorrichtung 27 Fehlerbitdaten, die auf der Grundlage des Ergebnisses des Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers erhalten wurden, der in der Fertigungsstraße hergestellt wird. Die Analysevorrichtung 27 erzeugt sowohl Daten der Anzahl der Defekte pro Chipeinheit für jeden Chip auf der Grundlage der Daten, die die Defektpositionskoordinaten enthalten sowie Daten der Anzahl der Fehler pro Chipeinheit für jeden Chip auf der Grundlage der Fehlerbitdaten. Die Ana lysevorrichtung 27 erzeugt einen Korrelationskoeffizienten durch den Ver gleich der Daten der Anzahl der Defekte pro Chipeinheit mit den Daten der Anzahl der Fehler pro Chipeinheit und gibt die daraus resultierenden Daten aus.

Ein Verfahren zur Analyse eines Ausfalles bzw. eines Fehlers in einer Halblei tereinrichtung durch eine Vorrichtung zum Analysieren eines Fehlers bzw. Ausfalles mit einem Aufbau, wie er oben beschrieben ist, wird nun im wesent lichen mit Bezug auf ein in Fig. 9 gezeigtes Flußablaufdiagramm gezeigt.

Zunächst wird in einem Schritt S101 ein Defekt an der Oberfläche des Halblei terwafers durch eine physikalische Inspektion (optische Inspektion seiner externen Erscheinung für jeden Herstellungsvorgang A, B, C . . . der Ferti gungsstraße 2 durch einen Defektinspektionsapparat 3 zur Erzeugung von Defektpositionskoordinaten nachgewiesen. Anschließend werden die Defekt positionskoordinaten in einem Schritt S102 in einer Datenbank 5 durch einen Verfahrensschritt oder ähnliches gespeichert.

Anschließend werden die durch die Defektinspektionsapparatur 3 erhaltenen Defektpositionskoordinaten durch eine Datenformatumwandlungseinrichtung in ein vorgeschriebenes Format umgewandelt und eine Berechnungseinrichtung 20 empfängt die umgewandelten Daten der Defektpositionskoordinaten, berechnet die Anzahl der Defekte pro Chipeinheit pro Herstellungsvorgang und pro Chip auf der Grundlage der Daten der Defektpositionskoordinaten und erzeugt Daten der Anzahl der Defekte pro Chipeinheit durch einen Vorgang in einem Schritt S103.

Die Daten der Anzahl der Defekte pro Chipeinheit, die durch die Berech nungseinrichtung 20 berechnet wurden, werden in der fünften Speichereinrich tung 21 in einem Schritt S104 gespeichert.

In einem Schritt S105 wird eine elektrische Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße 2 hergestellt wurde, durch einen Tester 6 zum Erzeugen einer FBM als ein Ergebnis des Tests getestet und die FBM-Daten werden in einem Schritt S106 in einer Datenbank 8 gespeichert.

Anschließend werden in einem Schritt S107 die durch den Tester 6 erhaltenen FBM-Daten in ein vorgeschriebenes Format durch die Datenformatumwand lungseinrichtung 9 umgewandelt, ein Fehlermuster in den umgewandelten FBM- Daten wird erkannt und durch eine Fehlermustererkennungseinrichtung 11 klassifiziert und dann als Fehlermustererkennungsergebnisdaten in einem Schritt S108 gespeichert.

Bei der Erkennung und Klassifizierung eines Fehlermusters wird ein Fehler muster für jeden Chip als Punktfehler, Linienfehler oder Ebenenfehler auf der Grundlage aller Fehleradressen in jedem Chip des Halbleiterwafers, die in den Daten des Testers 6 als durch einen Kreuzungspunkt einer Verdrahtungsmatrix repräsentierte Punktinformation gespeichert ist, erkannt und als Punktfehler, Linienfehler oder Ebenenfehler oder ähnliches klassifiziert.

In einem Schritt S109 berechnet eine Berechnungseinrichtung 22 die Anzahl der Ausfälle bzw. Fehler pro Chipeinheit für jedes Fehlermuster auf der Grundlage der Fehlermustererkennungsergebnisdaten der Fehlermusterken nungseinrichtung 11, berechnet z. B. die Anzahl der Punktfehler pro Chipein heit, die Anzahl der Linienfehler pro Chipeinheit und die Anzahl der Ebenen fehler pro Chipeinheit auf der Grundlage der Fehlermustererkennungsergebnis daten eines Punktfehlers, eines Linienfehlers, eines Ebenenfehlers und ähn lichem, die durch die Fehlermustererkennungseinrichtung 11 erhalten wurden und erzeugt Daten der Anzahl der Fehler pro Chipeinheit durch ein Fehler muster. Die Daten der Anzahl der Fehler pro Chipeinheit, die durch die Be rechnungseinrichtung 22 berechnet wird, wird in der sechsten Speichereinrich tung 23 in einem Schritt S110 gespeichert.

In einem Schritt S111 vergleicht eine Korrelationskoeffizientberechnungsein richtung 24 die Daten der Anzahl der Defekte pro Chipeinheit durch einen Vorgang, die in der fünften Speichereinrichtung 21 gespeichert sind, mit den Daten der Anzahl der Fehler pro Chipeinheit pro Fehlermuster, die in der sechsten Speichereinrichtung 23 gespeichert sind und berechnet den Korrela tionskoeffizienten zwischen diesen Daten durch einen Vorgang und durch ein Fehlermuster durch das Ausführen einer Berechnungsoperation bzw. eines Be rechnungsvorganges.

Die Korrelationskoeffizientenberechnungseinrichtung 24 erzeugt beispielsweise Defektverteilungen für jeden Prozeß A, B und C, wie sie in (b), (d) und (f) in Fig. 10 dargestellt sind, in dem die Daten der Anzahl der Defekte pro Chipein heit pro Vorgang verwendet werden, die in der fünften Speichereinrichtung 21 gespeichert sind.

Es sei angemerkt, daß in (b), (d) und (f) der Fig. 10 die Bezugszeichen A1, B1 und C1 Defektkarten (Maps) der Vorgänge A, B und C bezeichnen, die jeweils auf der Grundlage der Daten der Defekte pro Chipeinheit erhalten wurden, die Bezugszeichen A2, B2 und C2 zeigen Defektverteilungsbereiche dieser Defekt karten jeweils für die Vorgänge A, B und C. Zusätzlich entsprechen (b), (d) und (f) der Fig. 10 der (a) der Fig. 7.

Die Korrelationskoeffizientberechnungseinrichtung 24 erzeugt Fehlerverteilun gen auf der Grundlage eines Fehlermusters wie es in (a) der Fig. 10 dargestellt ist, in dem die Daten der Anzahl der Fehler pro Chipeinheit pro Fehlermuster verwendet werden, die in der sechsten Speichereinrichtung 23 gespeichert sind.

In (a) der Fig. 10 bezeichnet F1 eine Fehlerbitkarte eines Fehlermusters und F2 bezeichnet einen Fehlerverteilungsbereich eines Fehlermusters auf der Fehler bitkarte. Zusätzlich entspricht (a) der Fig. 10 der (b) der Fig. 7.

Die Korrelationskoeffizientberechnungseinrichtung 24 korreliert jede der Defektkarten A1, B1 und C1 der jeweiligen Prozesse A, B und C mit der Feh lerbitkarte F1, d. h. sie erhält die Beziehungen zwischen jeden der Defektvertei lungsbereiche A2, B2 und C2 der jeweiligen Herstellungsprozesse A, B und C und die Fehlerverteilungen F2 und erzeugt ein Streudiagramm der Prozesse A, B und C wie dies in (c), (e) und (g) der Fig. 10 dargestellt ist.

Es sei angemerkt, daß in (c), (e) und (g) der Fig. 10 die Abszisse Defektdich ten anzeigt und die Ordinate Fehlerdichten anzeigt, A3, B3 und C3 initiieren Streubedingungen und A4, B4 und C4 bezeichnen Geraden, die aus A3, B3 und C3 erhalten wurden, die jeweils die Basis der Korrelationskoeffizienten darstel len. Zusätzlich entsprechen (c), (e) und (g) der Fig. 10 der (b) der Fig. 7.

Die Korrelationskoeffizientberechnungseinrichtung 24 berechnet die Korrela tionskoeffizienten unter Verwendung der Streubedingungen A3, B3 und C3 der Streudiagramme jeweils für die Vorgänge A, B und C. So erzeugt die Korrela tionskoeffizientberechnungseinrichtung 24 beispielsweise eine Gerade A4, B4 und C4, wie sie in (c), (e) und (g) der Fig. 10 dargestellt sind und berechnet die Korrelationskoeffizienten auf der Grundlage der Neigungen der Geraden A4, B4 und C4.

In dem in (c), (e) und (g) der Fig. 10 dargestellten Beispiel beträgt im Falle (c) der Fig. 10 der Korrelationskoeffizient zwischen 0,0 und 0,9 und die Korrela tionskoeffizienten im Falle (e) und (g) der Fig. 10 sind nahezu Null. Demzu folge kann angenommen werden, daß der Fehler nicht durch Defekte in den Vorgängen B und C sondern durch Defekte in dem Vorgang A verursacht wurde.

Genauer gesagt, durch die Überprüfung eines Fehlermusters, das aus den Testergebnisses des Testers 6 erhalten wurde, mit den Defekten für jeden Pro zeß, die durch die Defektinspektionsapparatur 3 nachgewiesen wurden, und den Vergleich der Korrelationskoeffizienten, die aus der Überprüfung für jeden Prozeß stammen, kann ein Prozeß, der die Ursache eines Fehlers bzw. Ausfal les eines Fehlermusters verursacht, leicht bestimmt werden.

Es sei angemerkt, daß ein Prozeß, der die Ursache eines Fehlers darstellt, nicht nur durch den Vergleich der Korrelationskoeffizienten der jeweiligen Prozesse bestimmt werden kann, sondern auch dadurch bestimmt werden kann, daß jeder der Korrelationskoeffizienten der jeweiligen Prozesse mit einem vorbestimmten bzw. voreingestellten Vergleich- bzw. Managementwert der Korrelationskoef fizienten für ein Fehlermuster verglichen werden.

Die Daten der Korrelationskoeffizienten werden in der siebten Speichereinrich tung 25 in einem Schritt S112 gespeichert.

In einem Schritt S113 verarbeitet eine statistische Verarbeitungseinrichtung 26 die Korrelationskoeffizientdaten, die in der siebten Speichereinrichtung 25 für jeden Halbleiterwafer, Vorgang und jedes Fehlermuster gespeichert sind, sta tistisch und gibt in einem Schritt S114 die daraus resultierenden Daten in der Form einer Tabelle, eines Schaubildes oder ähnlichem aus.

Eine Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit einem Aufbau, wie er oben beschrieben ist, kann leicht einen Vorgang feststel len, der Defekte erzeugt hat, die einen Fehler bzw. einen Ausfall eines Fehler musters verursachen, welches durch einen Tester 6 festgestellt wurde und kann Defekte erkennen, die das durch den Tester 6 erhaltenen Fehlermuster verur sachen, ohne daß dabei Defekte, die während des Prozesses erzeugt wurden, aber das durch den Tester 6 erhaltene Fehlermuster nicht beeinflussen, fälsch licherweise für die Ursache des Fehlermusters gehalten werden.

Obwohl sowohl die Daten bzw. der Datenwert der Anzahl der Defekte und die Daten bzw. der Datenwert der Anzahl der Fehler bzw. der Ausfälle in der zweiten Ausführungsform Daten pro Chipeinheit darstellen, beschränkt sich die vorliegende Erfindung nicht hierauf. Die Daten bzw. Datenwerte der Anzahl der Defekte und der Anzahl der Fehler können Daten pro vorgeschriebener Bereichseinheit in einem Chip sein.

Obwohl der Korrelationskoeffizient durch die Korrelationskoeffizientberech nungseinrichtung 24 in der zweiten Ausführungsform mit Hilfe eines Streudia grammes berechnet wird, ist die vorliegende Erfindung nicht hierauf beschränkt und der Korrelationskoeffizient kann durch die Überprüfung bzw. den Ver gleich der Daten mit Hilfe anderer statistischer Verfahren durchgeführt werden.

Fig. 11 zeigt eine dritte Ausführungsform der vorliegenden Erfindung. In der zweiten Ausführungsform wird die Defektanalyse durch die Berechnung der Anzahl der Defekte pro Chipeinheit für jeden Vorgang und für jeden Chip durchgeführt, und durch die Berechnung der Korrelationskoeffizienten auf der Grundlage der Daten der Anzahl der Fehler pro Chipeinheit und der Daten der Anzahl der Defekte pro Chipeinheit für jeden Vorgang während in der dritten Ausführungsform die Fehleranalyse durch die Berechnung der Anzahl der Defekte für jeden Vorgang und jeden Chip nach Defektgröße, d. h. Korndurch messer der Defekte pro Chipeinheit berechnet werden und für jeden Vorgang Korrelationskoeffizienten auf der Grundlage der Daten der Anzahl der Fehler pro Chipeinheit und der Daten der Anzahl der Defekte pro Größe, pro Chipein heit ausgeführt werden. In den übrigen Punkten sind sich die zweite und die dritte Ausführungsform ähnlich.

Die Bezugszeichen 1 bis 9, 11 und 21 bis 26 der Fig. 11 entsprechen denen der Fig. 6, die die zweite Ausführungsform darstellt, und bezeichnen dieselben oder entsprechende Abschnitt wie die zweite Ausführungsform. Eine Einrich tung 28 zum Berechnen der Anzahl der Defekte nach ihrer Größe empfängt Daten, die aus der Umwandlung der Daten des Defektinspektionsapparates 3 durch eine Datenformatumwandlungseinrichtung 9 herstammen (Obwohl aus Gründen der Vereinfachung diese konvertierten bzw. umgewandelten Daten im folgenden als Daten von Defektpositionskoordinaten bezeichnet werden, schließen diese Daten ebenso Informationen über die Defektgröße (Korndurchmesser) ein). Daten, die Defektpositionskoordinaten zeigen, die in den Daten der Defektpositionskoordinaten enthalten sind, werden als physika lische Positionskoordinaten dargestellt, die darstellen, welcher Chip in einem Halbleiterwafer in Betracht gezogen wird und diesen durch Abstände X1 und Y1 (z. B. in µm) von dem Ursprung, der in einem Chip voreingestellt ist, be zeichnen. Physikalische Positionskoordinaten beziehen sich auf Koordinaten einer oder einer Mehrzahl physikalischer Positionen. Die Berechnungseinrich tung 28 berechnet die Anzahl der Defekte nach ihrer Defektgröße (Korndurchmesser) pro Herstellungsvorgang und Chip pro Chipeinheit auf der Grundlage der umgewandelten Daten und gibt die daraus resultierenden Daten als Daten der Anzahl der Defekte pro Größe pro Chipeinheit für jeden Vorgang aus. So berechnet die Berechnungseinrichtung 28 beispielsweise die Anzahl der Defekte für jeden Korndurchmesser X1µm - X2µm (im folgenden als Größe I bezeichnet), Korndurchmesser mit X2µm - X3µm (im folgenden als Größe II bezeichnet) und Korndurchmesser X3µm - X4µm (im folgenden als Größe III bezeichnet) für einen Chip im Herstellungsvorgang A.

Eine achte Speichereinrichtung 29 stellt eine Datenbank zum Ansammeln (Speichern) der Daten der Anzahl der Defekte pro Größe pro Chipeinheit für jeden Prozeß dar, die von der Berechnungseinheit 28 erhalten wurden.

Die Korrelationskoeffizientberechnungseinrichtung 24 empfängt die Daten der Anzahl der Defekte pro Größe und Chipeinheit für jeden Vorgang, die in der achten Speichereinrichtung 29 gespeichert sind, sowie die Daten der Anzahl der Fehler pro Chipeinheit für jedes in der sechsten Speichereinrichtung 23 ge speicherte Fehlermuster und vergleicht diese Daten miteinander und berechnet den Korrelationskoeffizienten zwischen diesen Daten für jeden Herstellungs vorgang, jede Größe und jedes Fehlermuster durch das Ausführen einer Be rechnungsoperation.

Es sein angemerkt, daß die Überprüfung der Daten in diesem Falle die Über prüfung der Daten der Anzahl der Defekte pro Größe pro Chipeinheit und der Daten der Anzahl der Fehler pro Chipeinheit miteinander für jede Größe pro Chipeinheit desselben Halbleiterwafers darstellt. Weiterhin kann die Überprü fung der Daten in diesen Falle die Überprüfung der Daten der Defektdichte pro Größe pro Chipeinheit, die durch das Teilen der Daten der Anzahl der Defekte pro Größe pro Chipeinheit durch die Chipfläche erhalten werden mit den Daten der Fehlerdichte pro Chipeinheit darstellen, die durch das Teilen der Daten der Anzahl der Fehler pro Chipeinheit durch die Chipfläche erhalten werden. Die Überprüfung bzw. der Vergleich der Daten in diesem Falle kann weiterhin eine Überprüfung der Defektverteilungen für jede Größe darstellen, die durch die Daten der Anzahl der Defekte pro Größe pro Chipeinheit oder der Daten der Defektdichte pro Größe pro Chipeinheit erzeugt werden, mit den Daten der Fehlerverteilungen für jede Größe, die durch die Daten der Anzahl der Fehler pro Chipeinheit oder die Daten der Fehlerdichte pro Chipeinheit erzeugt wer den. Die Daten der Defektdichte pro Größe pro Chipeinheit und die Daten der Fehlerdichte pro Chipeinheit können 31468 00070 552 001000280000000200012000285913135700040 0002019613615 00004 31349für Einrichtungen anderer Arten mit unterschiedlicher Chipgröße verwendet werden und vereinfachen die Überprü fung.

Eine Analysevorrichtung 30 besteht aus einer Computerarbeitsstation mit einer Datenformatumwandlungseinrichtung 9, einer Fehlermustererkennungeinrich tung 11, einer Einrichtung 28 zum Berechnen der Anzahl der Defekte durch ihre Größe, eine achte Speichereinrichtung 29, eine Einrichtung 22 zum Be rechnen der Anzahl der Fehler, einer sechsten Speichereinrichtung 23, einer Korrelationskoeffizientberechnungseinrichtung 24, einer siebten Speicherein richtung 25 und einer statistischen Verarbeitungseinrichtung 26. Diese Ana lysevorrichtung 30 empfängt Daten, die die Defektpositionskoordinaten und die Defektgröße enthalten, und die auf der Grundlage der Ergebnisse einer physi kalischen Inspektion von Fremdmaterialien, Defekten oder ähnlichem an einer Oberfläche eines Halbleiterwafers für jeden Herstellungsvorgang in der Ferti gungsstraße mit einer Mehrzahl von Prozessen erhalten wurden. Ferner emp fängt die Analysevorrichtung 30 Fehlerbitdaten, die auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße hergestellt wurde, erhalten worden sind. Die Analysevorrichtung 30 erzeugt für jeden Chip Daten der Anzahl der Defekte pro Größe pro Chipeinheit auf der Grundlage der Daten, die die Defektpositionskoordinaten und die Defektgröße enthalten, er zeugt für jeden Chip Daten der Anzahl der Fehler pro Chipeinheit auf der Grundlage der Fehlerbitdaten, erzeugt einen Korrelationskoeffizienten durch die Überprüfung bzw. den Vergleich der Daten der Anzahl der Defekte pro Größe pro Chipeinheit mit den Daten der Anzahl der Fehler pro Chipeinheit und gibt diese daraus resultierenden Daten aus.

Ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer durch eine Fehleranalyseapparatur mit den oben beschriebenen Aufbau wird nun hauptsächlich mit Bezug auf das in Fig. 12 gezeigte Flußablaufdiagramm be schrieben.

Zunächst werden in einem Schritt S201 Defekte an einer Oberfläche eines Halbleiterwafers durch physikalische Inspektion (optische Inspektion) ihrer externen Erscheinung für jeden Vorgang A, B, C . . . der Fertigungsstraße 2 durch den Defektinspektionsapparat 3 festgestellt, so daß Defektpositionsko ordinaten und Defektgröße erhalten werden und anschließend werden in einem Schritt 202 die Defektpositionskoordinaten und die Defektgröße in der Daten bank 5 durch einen Rechenvorgang für jeden Prozeß oder ähnliches gespei chert.

Anschließend führt eine Datenformatumwandlungseinrichtung 9 eine Datenum wandlung der Defektpositionskoordinaten und der Defektgröße, die durch den Defektinspektionsapparat 3 erhalten wurden, auf der Grundlage eines vorge schriebenen Formates aus und die Berechnungseinrichtung 28 empfängt die konvertierten Daten der Defektpositionskoordinaten, die Informationen der Defektgröße enthalten und berechnet für jede Größe, jeden Chip und jeden Herstellungsvorgang die Anzahl der Defekte pro Größe pro Chipeinheit auf der Grundlage der Daten der Defektpositionskoordinaten, die Information der Defektgröße enthalten und erzeugt Daten der Anzahl der Defekte pro Größe pro Chipeinheit für jeden Herstellungsvorgang und jede Größe in einem Schritt S203.

Die Daten der Anzahl der Defekte pro Größe pro Chipeinheit, die durch die Berechnungseinrichtung 28 berechnet wurden, werden in einer achten Spei chereinrichtung 29 in einem Schritt S204 gespeichert.

In einem Schritt S205 wird eine elektrische Eigenschaft von Speicherzellen in jedem Chip eines Halbleiterwafers, der in der Fertigungsstraße 2 hergestellt wird, durch einen Tester 6 getestet, so daß eine FBM erhalten wird und an schließend in einem Schritt S206 die FBM-Daten in einer Datenbank 8 gespei chert werden.

In einem Schritt S207 werden die durch den Tester 6 erhaltenen FBM-Daten auf der Grundlage eines vorgeschriebenen Formates durch eine Datenfor matumwandlungseinrichtung 9 umgewandelt, ein Fehlermuster der umgewan delten FBM-Daten wird durch eine Fehlermustererkennungseinrichtung 11 er kannt und klassifiziert und in einem Schritt S208 werden anschließend die daraus resultierenden Daten als Fehlermustererkennungsergebnisdaten gespei chert.

Ein Fehlermuster wird für jeden Chip als Punktfehler, Linienfehler oder Ebenenfehler auf der Grundlage aller Fehleradressen in jedem Chip des Halblei terwafers, die in den Daten des Testers 6 als Punktinformation enthalten und als Kreuzungen in einer Verdrahtungsmatrix dargestellt sind, erkannt und als Punktfehler, Linienfehler und Ebenenfehler oder ähnliches klassifiziert.

Anschließend berechnet in einem Schritt S209 die Berechnungseinrichtung 22 die Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster auf der Grundlage der Fehlermustererkennungsergebnisdaten der Fehlermustererkennungseinrich tung 11, berechnet z. B. die Anzahl der Punktfehler pro Chipeinheit, die Anzahl der Linienfehler pro Chipeinheit und die Anzahl der Ebenenfehler pro Chipein heit auf der Grundlage der Fehlermustererkennungsergebnisdaten eines Punkt fehlers, eines Linienfehlers und eines Ebenenfehlers oder ähnlichem, die durch die Fehlermustererkennungseinrichtung 11 erkannt und klassifiziert worden sind, und erzeugt Daten der Anzahl der Fehler pro Chipeinheit für jedes Feh lermuster. Die Daten der Anzahl der Fehler pro Chipeinheit, die durch die Be rechnungseinrichtung 22 berechnet werden, werden in der sechsten Spei chereinrichtung 23 in einem Schritt S210 gespeichert.

In einem Schritt S211 überprüft eine Korrelationskoeffizientberechnungsein richtung 24 die Daten der Anzahl der Defekte pro Größe pro Chipeinheit für jeden Herstellungsvorgang und jede Größe, die in der achten Speichereinrich tung 29 gespeichert sind mit den Daten der Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster, die in der sechsten Speichereinrichtung 23 gespeichert sind und berechnet den Korrelationskoeffizienten zwischen diesen Daten für jeden Herstellungsvorgang, jede Größe und jedes Fehlermuster durch das Aus führen eines Rechenvorganges.

Die Korrelationskoeffizientberechnungseinrichtung 24 erzeugt z. B. Defektver teilungen der entsprechenden Größen I, II und III in Vorgang A, wie dies in (b), (d), (f) der Fig. 13 gezeigt ist, mit Hilfe der Daten der Anzahl der Defekte pro Größe pro Chipeinheit für jeden Herstellungsvorgang und jede Größe. Diese Daten sind in der achten Speichereinrichtung 21 gespeichert.

In (b), (d) und (f) der Fig. 13 bezeichnen I1, II1 und III1 Defektkarten der Größen 1, II und III, die auf der Grundlage der Daten der Anzahl der Defekte pro Größe pro Chipeinheit erhalten wurden und I2, II2 und III2 bezeichnen Defektverteilungsbereiche in den Defektkarten für die Größen I, II und III.

Die Korrelationskoeffizientberechnungseinrichtung 24 erzeugt Defektverteilun gen auf der Grundlage der Fehlermuster, wie sie in (a) der Fig. 13 gezeigt sind, unter Verwendung der Daten der Anzahl der Fehler pro Chipeinheit und Feh lermuster, die in der sechsten Speichereinrichtung 23 gespeichert sind.

In (a) der Fig. 13 bezeichnet F1 eine Fehlerbitkarte für ein Fehlermuster und F2 bezeichnet einen Fehlerverteilungsbereich in einer Fehlerbitkarte für ein Fehlermuster.

Die Korrelationskoeffizientberechnungseinrichtung 24 vergleicht jede der Defektkarten I, II1 und III1 für die jeweiligen Größen I, II und III mit einer Fehlerbitkarte F1, d. h. erhält Beziehungen zwischen jedem der Defektvertei lungsbereiche I2, II2 und III2 für die jeweiligen Größen I, II und III und den Fehlerverteilungsbereich S2 und erzeugt jeweils Streudiagramme der Größen I, II und III, wie sie jeweils in (c), (e) und (g) der Fig. 13 gezeigt sind.

In (c), (e) und (g) der Fig. 13 bezeichnet die Abszisse eine Defektdichte, die Ordinate zeigt die Fehlerdichte an, I3, II3 und III3 bezeichnen die Streubedin gungen und I4, II4 und III4 bezeichnen eine Gerade, die von den jeweiligen Streubedingungen I3, II3 und III3, die die Grundlage des Korrelationskoeffi zienten darstellen erhalten wurden.

Die Korrelationskoeffizientberechnungseinrichtung 24 berechnet die Korrela tionskoeffizienten unter Verwendung der Streubedingungen I3, II3 und III3 der Streudiagramme für die Größen I, II und III, die jeweils wie oben beschrieben wurde erhalten worden sind. Die Korrelationskoeffizientberechnungseinrich tung 24 erzeugt z. B. die Geraden I4, II4 und III4, wie sie in (c), (e) und (g) der Fig. 13 dargestellt sind und berechnet die Korrelationskoeffizienten auf der Grundlage der Steigungen dieser Geraden I4, II4 und III4.

In dem in (c), (e) und (g) der Fig. 13 gezeigten Beispiel kann angenommen werden, daß sich der Korrelationskoeffizient von (g) der Fig. 13 in einem Be reich von 0.8 bis 0.9 befindet und die Korrelationskoeffizienten von (c) und (e) der Fig. 13 nahezu Null betragen, daß die Fehler bzw. Ausfälle nicht durch Defekte der Größen I und II, sondern durch Defekte der Größe III verursacht werden.

Genauer gesagt ermöglicht der Vergleich der Defekte durch Größe für jeden Herstellungsvorgang, die durch die Defektinspektionsapparatur 3 nachgewiesen wurden, mit einem Fehlermuster, welches durch einen Test erhalten wurde, der durch den Tester 6 durchgeführt wurde und der Vergleich der Korrelations koeffizienten, die aus dieser Überprüfung der Größen für jeden Prozeß durch geführt wurden, die Bestimmung der Größe, die die Ursache eines Fehlers bzw. eines Ausfalles für ein bestimmtes Fehlermuster auf leichte Art und Weise. Als ein Ergebnis hiervon kann der Grad bzw. das Ausmaß in welchem die Defekt größe ein Fehlermuster beeinflußt ermittelt werden, es kann geklärt werden welche Fehlergrößen noch zu verarbeiten sind und für welche Fehlergrößen präventive Maßnahmen durchgeführt werden müssen, wodurch das Management und die Prävention der Fehler erleichtert werden können.

Obwohl in der vorliegenden Ausführungsform eine Defektgröße, die die Ur sache eines Ausfalles bzw. eines Fehlers erzeugt, durch den Vergleich der Korrelationskoeffizienten für jede Größe bestimmt wird, ist es ebenso möglich eine Defektgröße, die die Ursache eines Fehlers erzeugt dadurch festzustellen, daß die Korrelationskoeffizienten für jede Größe mit einem voreingestellten vorbestimmten Managementwert der Korrelationskoeffizienten für jedes Feh lermuster verglichen werden.

Die Daten der so erhaltenen Korrelationskoeffizienten werden in der siebten Speichereinrichtung 25 in einem Schritt 212 gespeichert.

Anschließend werden in einem Schritt 213 die Daten der Korrelationskoeffi zienten, die in der siebten Speichereinrichtung 25 gespeichert sind, statistisch pro Halbleiterwafer, pro Herstellungsvorgang, pro Größe und pro Fehlermuster durch eine statistische Verarbeitungseinrichtung 26 verarbeitet und das Ergeb nis wird in einem Schritt 214 in der Form einer Tabelle, eines Schaubildes oder ähnlichem ausgegeben.

Nach einer Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit einem Aufbau, wie er oben beschrieben wurde, kann die Defektgröße, die ein Fehlermuster verursachen, welches durch einen Tester 6 erhalten wurde, auf leichte Art und Weise analysiert werden, und Defekte, die das durch den Tester 6 erhaltene Fehlermuster verursachen können erkannt werden, ohne daß ein Defekt, der eine Größe hat, die dieses Fehlermuster nicht beeinflußt, fälschlicherweise für die Ursache des Fehlers gehalten wird.

Obwohl die Daten der Anzahl der Defekte pro Größe und die Daten der Anzahl der Fehler in der dritten Ausführungsform Daten pro Chipeinheit darstellen, ist die vorliegende Erfindung nicht hierauf beschränkt, sondern diese Daten könn ten ebenso Daten pro jeder vorbestimmten Bereichseinheit in einem Chip sein.

Obwohl die Korrelationskoeffizienten durch die Korrelationskoeffizientenbe rechnungseinrichtung 24 mit Hilfe von Streudiagrammen berechnet wurden, die die Streubedingungen der dritten Ausführungsform zeigen, ist die vorliegende Erfindung nicht hierauf beschränkt und Korrelationskoeffizienten können ebenso durch den Vergleich dieser Daten mit Hilfe anderer statistischer Ver fahren erhalten bzw. bestimmt werden.

Fig. 14 zeigt eine vierte Ausführungsform der vorliegenden Erfindung. In der zweiten Ausführungsform wird die Fehleranalyse durch die Berechnung der An zahl der Defekte pro Chipeinheit für jeden Chip und jeden Vorgang durchge führt und Korrelationskoeffizienten werden auf der Grundlage der Daten der Anzahl der Fehler pro Chipeinheit und der Daten der Anzahl der Defekte pro Chipeinheit für jeden Herstellungsvorgang erzeugt. In der dritten Ausführungs form wird die Fehleranalyse durch die Klassifizierung von Defekten in Katego rien von Defektformen pro Chipeinheit für jeden Herstellungsvorgang und jeden Chip durchgeführt. Zum Beispiel werden Defekte in Kategorien wie z. B. Musterdefekte oder Fremdmaterial, einen hervorstehenden Abschnitt oder einer Vertiefung, einer glatten Oberfläche oder einer rauhen Oberfläche und ähn lichem kategorisiert. Anschließend wird die Anzahl der Defekte für jede Kate gorie berechnet und ein Korrelationskoeffizient bzw. Korrelationskoeffizienten werden auf der Grundlage der Daten der Anzahl der Fehler pro Chipeinheit und der Daten der Anzahl der Defekte für jede Kategorie pro Chipeinheit für jeden Herstellungsvorgang erzeugt. In den übrigen Punkten sind die zweite Ausfüh rungsform und die vierte Ausführungsform einander ähnlich.

In Fig. 14 bezeichnen dieselben Bezugszeichen 1 bis 9, 11 und 21 bis 26 gleiche oder entsprechende Abschnitte, wie sie in der Darstellung der zweiten Ausführungsform in Fig. 6 dargestellt sind. Eine Einrichtung 31 zum Berechnen der Anzahl der Defekte für jede Kategorie empfängt die Daten, die von der Datenumwandlung herstammen, die durch eine Datenformatumwandlungsein richtung 9 durchgeführt wurden (dies schließt ein optisches Mikroskop und eine SEM (Scanning electron microscope - Elektrisches Abtastmikroskop) - Beobachtungsapparatur ein) (obwohl diese umgewandelten Daten im folgenden als Daten der Defektpositionskoordinaten bezeichnet werden, schließen diese Daten ebenfalls Informationen der Kategoriegröße ein, wie dies oben beschrie ben worden ist. Darüber hinaus werden die Daten, die Defektpositionskoordi naten anzeigen, die in den Daten der Defektpositionskoordinaten enthalten sind, als physikalische Positionskoordinaten dargestellt, und durch Abstände X1 und Y1 (z. B. in µm) von einem in einem Chip vorbestimmten Ursprung aus dargestellt, und bezeichnen welcher Chip in einem Halbleiterwafer in Betracht gezogen wird. Physikalische Positionskoordinaten beziehen sich generell auf die Koordinaten einer oder einer Mehrzahl physikalischer Positionen.). Die Berechnungseinrichtung 31 berechnet die Anzahl der Defekte für jede Kate gorie pro Chipeinheit für jeden Chip und für jeden Herstellungsvorgang auf der Grundlage dieser Daten und gibt die daraus resultierenden Daten als die Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstellungs vorgang aus. So berechnet diese Berechnungseinrichtung 31 z. B. die Anzahl der Vertiefungen, die Anzahl der herausragenden Teile, die Anzahl der rauhen Oberflächen und ähnliches.

Eine neunte Speichereinrichtung 32 stellt eine Datenbank zum Ansammeln (Speichern) der Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstellungsvorgang dar, die von der Berechnungseinrichtung 3 1 er halten wurden.

Die Korrelationskoeffizientberechnungseinrichtung 24 empfängt die Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstellungsvor gang, die in der neunten Speichereinrichtung 32 gespeichert sind und die Daten der Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster, die in der sech sten Speichereinrichtung 23 gespeichert sind und überprüft diese Daten mit ein ander und berechnet den Korrelationskoeffizienten zwischen diesen Daten für jeden Vorgang, jede Kategorie und jedes Fehlermuster durch das Ausführen eines Rechenvorganges.

Das Überprüfen bzw. Vergleichen dieser Daten in diesem Falle bezeichnet die Überprüfung der Daten der Anzahl der Fehler pro Chipeinheit und der Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit miteinander für jede Kategorie pro Chipeinheit in demselben Halbleiterwafer. Die Überprüfung bzw. der Vergleich der Daten bedeutet ferner die Überprüfung der Daten der De fektdichten pro Kategorie pro Chipeinheit, die durch das Teilen der Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit durch die Chipfläche erhal ten werden, mit den Daten der Fehlerdichte pro Chipeinheit, die durch das Teilen der Daten der Anzahl der Fehler pro Chipeinheit durch die Chipfläche erhalten werden. Das Vergleichen der Daten in diesem Falle kann weiterhin be deuten das Vergleichen der Defektverteilungen pro Kategorie, die auf der Grundlage der Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit oder der Daten der Defektdichte pro Kategorie pro Chipeinheit erhalten wur den, mit den Daten der Fehlerverteilungen, die auf der Grundlage der Daten der Fehler pro Chipeinheit oder der Daten der Fehlerdichte pro Chipeinheit er halten wurden. Die Daten der Defektdichte pro Kategorie pro Chipeinheit und die Daten der Fehlerdichte pro Chipeinheit können für Einrichtungen anderer Arten oder Typen verwendet werden, die unterschiedliche Chipgrößen aufwei sen und erleichtern so den Vergleich bzw. die Überprüfung.

Eine Analysevorrichtung 33 besteht aus einer Computerarbeitsstation, die eine Datenformatumwandlungseinrichtung 9, eine Fehlermustererkennungsein richtung 11, eine Einrichtung 31 zum Berechnen der Anzahl der Fehler pro Kategorie, eine neunte Speichereinrichtung 32, eine Einrichtung 22 zum Be rechnen der Anzahl der Fehler, eine sechste Speichereinrichtung 23, eine Kor relationskoeffizientberechnungseinrichtung 24, eine siebte Speichereinrichtung 25 und eine statistische Verarbeitungseinrichtung 26 aufweist. Diese Analyse vorrichtung 33 empfängt Daten, die die Kategorien und die Defektpositions koordinaten ein schließen, die auf der Grundlage des Ergebnisses einer physika lischen Inspektion von Fremdmaterialien, Defekten oder ähnlichem an einer Oberfläche eines Halbleiterwafers für jeden Herstellungsvorgang der Ferti gungsstraße mit einer Mehrzahl von Herstellungsvorgängen erhalten wurden. Die Analysevorrichtung 33 empfängt ferner Fehlerbitdaten, die auf der Grund lage des Testergebnisses einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße hergestellt wor den ist, erhalten wurden. Die Analysevorrichtung 33 erzeugt Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Chip und jede Kategorie auf der Grundlage der Daten, die die Defektpositionskoordinaten und Kate gorien enthalten, erzeugt Daten der Anzahl der Fehler pro Chipeinheit für jeden Chip auf der Grundlage der Fehlerbitdaten, berechnet die Korrelations koeffizienten durch den Vergleich der Daten der Anzahl der Defekte pro Kate gorie pro Chipeinheit mit den Daten der Fehler pro Chipeinheit und gibt die daraus resultierenden Daten aus.

Ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer durch eine Fehleranalyseapparatur mit einem wie oben beschriebenen Aufbau wird im folgenden im wesentlichen mit Bezug auf ein in Fig. 15 dargestelltes Flußab laufdiagramm beschrieben.

Zunächst werden in einem Schritt S301 Defekte an der Oberfläche des Halblei terwafers durch die physikalische Inspektion (optische Inspektion) ihrer exter nen Erscheinung durch einen Defektinspektionsapparat 3 für jeden Herstel lungsvorgang A, B, C . . . der Fertigungsstraße 2 zum Erhalten von Defektposi tionskoordinaten und Kategorien der Defektformen nachgewiesen und an schließend werden die Defektpositionskoordinaten und die Kategorien für jeden Herstellungsvorgang oder ähnliches in der Datenbank 5 gespeichert.

Die Defektpositionskoordinaten und die Kategorien, die durch die Defektin spektionsapparatur 3 erhalten wurden, werden durch eine Datenformatumwand lungseinrichtung 9 auf der Grundlage eines vorbestimmten Formates umgewan delt und die daraus resultierenden Daten der Defektpositionskoordinaten, die die Information der Kategorien der Defektformen enthalten, werden durch die Berechnungseinrichtung 31 empfangen. In einem Schritt S303 wird die Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Chip, jeden Herstellungs vorgang und jede Kategorie durch die Berechnungseinrichtung 31 auf der Grundlage der Daten der Defektpositionskoordinaten mit den Kategorieinfor mationen berechnet, wodurch Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstellungsvorgang und jede Kategorie bereitgestellt werden.

Die durch die Berechnungseinrichtung 31 berechneten Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit werden in einer neunten Speicherein richtung 32 in einem Schritt S304 gespeichert.

In einem Schritt S305 wird eine elektrische Eigenschaft der Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße 2 hergestellt wurde, durch den Tester 6 getestet und eine FBM wird als ein Ergebnis hiervon erhalten. In einem Schritt S306 werden die FBM-Daten in einer Datenbank 8 gespeichert.

In einem Schritt S307 werden die durch den Tester 6 erhaltenen FBM-Daten auf der Grundlage eines vorbestimmten Datenformats durch die Datenfor matumwandlungsvorrichtung 9 umgewandelt, in den daraus resultierenden FBM-Daten durch eine Fehlermustererkennungseinrichtung 11 erkannt und klassifiziert und die daraus resultierenden Daten werden als Fehlermusterer kennungsergebnisdaten in einem Schritt S308 gespeichert.

Zu diesem Zeitpunkt wird ein Fehlermuster für jeden Chip als Punktfehler, Linienfehler oder Ebenenfehler auf der Grundlage aller Fehleradressen in jedem Chip des Halbleiterwafers erkannt, wobei die Fehleradressen, die in den Daten des Testers 6 als Punktinformation enthalten sind Kreuzungen einer Verdrah tungsmatrix darstellen. Anschließend werden die Fehlermuster als Punktfehler, Linienfehler, Ebenenfehler oder ähnliches klassifiziert.

In einem Schritt S303 berechnet die Berechnungseinrichtung 22 die Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster auf der Grundlage der Fehlerer kennungsergebnisdaten der Fehlerergebniserkennungseinrichtung 11 und be rechnet z. B. die Anzahl der Punktfehler pro Chipeinheit, die Anzahl der Linien fehler pro Chipeinheit und die Anzahl der Ebenenfehler pro Chipeinheit auf der Grundlage der Fehlerergebniserkennungsergebnisdaten eines Punktfehlers, eines Linienfehlers, eines Ebenenfehlers und ähnlichem, die durch die Fehler mustererkennungseinrichtung 11 erkannt und klassifiziert worden sind und er zeugt Daten der Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster. Die Daten der Anzahl der Fehler pro Chipeinheit, die durch die Berechnungsein richtung 22 berechnet werden, werden in der sechsten Speichereinrichtung 23 in einem Schritt S310 gespeichert.

In einem Schritt S311 überprüft die Korrelationskoeffizientberechnungseinrich tung 24 die Daten der Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstellungsvorgang und jede Kategorie, die in der neunten Speicherein richtung 32 gespeichert sind, mit den Daten der Anzahl der Fehler pro Chipein heit pro Fehlermuster, die in der sechsten Speichereinrichtung 23 gespeichert sind. Die Korrelationskoeffizientberechnungseinrichtung 24 berechnet dann den Korrelationskoeffizient zwischen diesen Daten für jeden Herstellungsvorgang, jede Kategorie und jedes Fehlermuster durch das Ausführen einer Berech nungsoperation.

So erzeugt z. B. die Korrelationskoeffizientberechnungseinrichtung 24 Defekt verteilungen für einen Herstellungsvorgang unter der Verwendung der Daten für die Anzahl der Defekte pro Kategorie pro Chipeinheit für jeden Herstel lungsvorgang, die in der neunten Speichereinrichtung 32 gespeichert sind.

Die Korrelationskoeffizientberechnungseinrichtung 24 erzeugt eine Fehlerver teilung auf der Grundlage eines Fehlermusters unter der Verwendung der Daten der Anzahl der Fehler pro Chipeinheit für jedes Fehlermuster, die in der sech sten Speichereinrichtung 23 gespeichert sind.

Die Korrelationskoeffizientberechnungseinrichtung 24 vergleicht die Defekt verteilung mit der Fehlerverteilung für jede Kategorie und erzeugt hiervon ein Streudiagramm für jede Kategorie.

Die Korrelationskoeffizienteinrichtung 24 berechnet Korrelationskoeffizienten unter der Verwendung einer Streubedingung in dem Streudiagramm für jede Kategorie, die wie oben beschrieben erhalten wurde.

Insbesondere werden die Defekte für jede Defektformkategorie für einen jeden Herstellungsvorgang, die durch die Defektinspektionsapparatur 3 nachgewiesen wurde, mit einen Fehlermuster überprüft bzw. verglichen, daß von dem Tester gebnis des Testers 6 herstammen und die Korrelationskoeffizienten, die von den Vergleich einer jeden Kategorie eines jeden Herstellungsvorganges her stammen werden miteinander verglichen. Hierdurch kann eine Kategorie, die einen Fehler mit einem bestimmten Fehlermuster verursacht, leicht bestimmt werden. Demzufolge kann ein Grad bzw. ein Ausmaß, in welchem eine be stimmte Kategorie einen Fehler eines bestimmten Fehlermusters beeinflußt, ermittelt werden und insbesondere kann eine Kategorie ermittelt werden, die gehandhabt werden kann sowie eine Kategorie, für die präventive Maßnahmen getroffen werden müssen, wodurch das Management und die Fehlerverhinde rung erleichtert werden können.

Obwohl in der vorliegenden Ausführungsform eine Kategorie, welche die Ur sache eines Fehlers erzeugt, durch den Vergleich der Korrelationskoeffizienten miteinander erkannt werden kann, ist es ebenso möglich eine solche Kategorie, die die Ursache eines Fehlers erzeugt, dadurch zu bestimmen, daß ein Korrela tionskoeffizient für jede Kategorie und ein vorbestimmter Managementwert von Korrelationskoeffizienten für ein Fehlermuster miteinander verglichen werden.

Die Daten der wie oben beschrieben erhaltenen Korrelationskoeffizienten wer den in einer siebten Speichereinrichtung 25 in einem Schritt S312 gespeichert.

In einem Schritt S313 werden anschließend die Daten der Korrelationskoeffi zienten, die in der siebten Speichereinrichtung 25 gespeichert sind, für jeden Halbleiterwafer, jeden Herstellungsvorgang, jede Kategorie und jedes Fehler muster statistisch durch eine statistische Verarbeitungseinrichtung 26 verarbei tet und in einem Schritt S314 werden die aus dieser Verarbeitung resultieren den Daten in der Form einer Tabelle, eines Schaubildes oder ähnlichem ausge geben.

Bei einer Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit einem wie oben beschriebenen Aufbau kann eine Defektkategorie, die die Ursache eines Fehlers in einem durch den Tester 6 erhaltenen Fehlermuster verursacht, leicht analysiert werden und ein Defekt, der ein Fehlermuster ver ursacht, wie es durch den Tester 6 erhalten wurde, kann bestimmt werden ohne einen Defekt einer Kategorie, die das durch den Tester 6 erhaltene Fehlermu ster nicht beeinflußt fälschlicherweise für die Ursache des Fehlers gehalten zu werden.

Obwohl in der vierten Ausführungsform sowohl Daten der Anzahl der Defekte pro Kategorie und Daten der Anzahl der Fehler Daten pro Chipeinheit darstel len, ist die vorliegende Erfindung nicht hierauf beschränkt und diese Daten können ebenso Daten pro eines vorbestimmten Bereichs in einem Chip sein.

Obwohl in der vierten Ausführungsform Korrelationskoeffizienten auf der Grundlage eines Streudiagramms durch eine Korrelationskoeffizientberech nungseinrichtung 24 berechnet wurden, beschränkt sich die vorliegende Erfin dung nicht hierauf, und Korrelationskoeffizienten können ebenfalls durch den Vergleich dieser Daten durch die Verwendung anderer statistischer Verfahren erhalten werden.

Obwohl in der ersten bis vierten Ausführungsform getrennte Fehleranalyse apparaturen gezeigt sind, können diese Fehleranalyseapparaturen integral so gebildet werden, daß die Funktionen der Apparate der ersten bis vierten Aus führungsformen umgeschaltet werden können.

Insbesondere kann eine Analyseapparatur durch eine Computerworkstation (Arbeitsstation) gebildet werden, die all die Funktionen der Analyseapparatu ren 19, 27, 30 und 33 der jeweiligen Ausführungsformen aufweist und in der Lage ist, ihre Funktionen in Abhängigkeit eines Verfahren der Fehleranalyse umzuschalten und bei der alle Daten der Defektinspektionsapparatur 3 und des Testers 6 gespeichert sind, so daß alle Funktionen der ersten bis vierten Aus führungsformen in einer solchen Apparatur ausgeführt werden können.

In einem solchen Falle ist nur eine einzige Analysevorrichtung bzw. Analyse apparatur die gemeinsam für die Verwendungen der ersten bis vierten Ausfüh rungsformen verwendet werden kann, benötigt und in einer solchen Vorrich tung können Elemente, die Funktionen aufweisen, die einander ähnlich sind, wie z. B. die Speichereinrichtungen 10, 21, 29 und 32, Integral, d. h. gemeinsam ausgebildet sein.

Claims

1. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Abschätzeinrichtung (14) für einen zusätzlichen Fehlerbereich, zum Er zeugen eines Datenwertes der Beschränkung durch einen Fehlermodus, der einen zusätzlichen Fehlerbereich auf der Grundlage eines Fehlerbitdatenwertes anzeigt, der von einem Test einer elektrischen Eigenschaft von Speicherzellen in jedem Chip eines Halbleiterwafers resultiert, der in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen hergestellt wird und einer Vergleichseinrichtung (16) zum Empfangen eines Datenwertes von Defektpositionskoordinaten, die aus einer physikalischen Inspektion eines Fremdmaterials, eines Defekts oder ähnlichem an einer Oberfläche des Halblei terwafers resultieren, für jeden Herstellungsvorgang der Fertigungsstraße (2), eines Datenwertes physikalischer Positionskoordinaten, der eine Position eines Fehlers auf der Grundlage des Fehlerbitdatenwertes anzeigt und des Datenwer tes der Beschränkung durch Fehlermodus, zum Erzeugen eines Datenwertes einer korrigierten physikalischen Positionskoordinate durch das Hinzufügen des Datenwertes der Beschränkung durch einen Fehlermodus zu dem Datenwert der physikalischen Positionskoordinate und zum Vergleichen des Datenwertes der korrigierten physikalischen Positionskoordinate mit dem Datenwert der Defektpositionskoordinate.

2. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer ersten Speichereinrichtung (10) zum Empfangen eines Datenwertes, der eine Defektpositionskoordinate enthält, die auf der Grundlage einer physika lischen Inspektion eines Fremdmateriales, eines Defektes oder ähnlichem an einer Oberfläche eines Halbleiterwafers für einen jeden Herstellungsvorgang in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen be ruht und zum Speichern des Datenwertes als einen Datenwert der Defektposi tionskoordinate,
eine zweite Speichereinrichtung (13) zum Empfangen eines Fehlerbitdatenwer tes auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigen schaft einer Speicherzelle in einem jeden Chip des Halbleiterwafers, der in der Fertigungsstraße hergestellt wird und zum Speichern des Datenwertes der phy sikalischen Positionskoordinate, die eine Position eines Fehlers auf der Grund lage des Fehlerbitdatenwertes anzeigt,
eine Abschätzeinrichtung (14) für einen zusätzlichen Fehlerbereich zum Erzeu gen eines Datenwertes der Beschränkung durch einen Fehlermodus, der einen zusätzlichen Fehlerbereich auf der Grundlage des Fehlerbitdatenwertes anzeigt,
eine dritte Speichereinrichtung (15) zum Speichern des Datenwertes der Be schränkung durch einen Fehlermodus der Abschätzeinrichtung (14) für einen zusätzlichen Fehlerbereich,
eine Vergleichseinrichtung (16) zum Empfangen des Datenwertes der Defekt positionskoordinate der in der ersten Speichereinrichtung (10) gespeichert ist, des Datenwertes der physikalischen Positionskoordinate, der in der zweiten Speichereinrichtung (13) gespeichert ist und des Datenwertes der Beschrän kung durch Fehlermodus, der in der dritten Speichereinrichtung (15) ge speichert ist, zum Erzeugen eines Datenwertes einer korrigierten physika lischen Positionskoordinate durch das Hinzufügen des Datenwertes der Be schränkung durch Fehlermodus zu dem Datenwert der physikalischen Posi tionskoordinate und zum Vergleichen des Datenwertes der korrigierten physi kalischen Positionskoordinate mit dem Datenwert der Defektpositionskoordi nate.

3. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Defektberechnungseinrichtung (20) zum Berechnen der Anzahl der Defekte pro vorbestimmter Einheit, auf der Grundlage des Datenwertes, der die Defektpositionskoordinate enthält, die als Ergebnis einer physikalischen In spektion eines Fremdmateriales, eines Defektes oder ähnlichem an einer Ober fläche eines Halbleiterwafers für einen jeden Herstellungsvorgang in einer Fer tigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen erhalten wurde, und zum Ausgeben eines Ergebniswertes als einen Datenwert der An zahl der Defekte pro vorbestimmter Einheit,
einer Fehlerberechnungseinrichtung (22) zum Berechnen der Anzahl der Fehler pro vorbestimmter Einheit, auf der Grundlage des Fehlerbitdatenwertes, der als ein Ergebnis des Tests einer elektrischen Eigenschaft der Speicherzellen in einem jeden Chip des Halbleiterwafers erhalten wurde, der in der Fertigungs straße hergestellt worden ist, und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Fehler pro vorbestimmter Einheit, und einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte pro vorbestimmter Einheit und des Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit, zum Ver gleichen des Datenwertes der Anzahl der Defekte pro vorbestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und zum Berechnen des Korrelationskoeffizienten zwischen den verglichenen Datenwer ten durch das Ausführen eines Berechnungsvorganges.

4. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Defektberechnungseinrichtung (20) zum Empfangen eines Datenwertes, der eine Defektpositionskoordinate enthält, auf der Grundlage eines Ergebnis ses einer physikalischen Inspektion eines Fremdmaterials, eines Defekts und ähnlichem an einer Oberfläche eines Halbleiterwafers für jeden Herstellungs vorgang in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvor gängen, zum Berechnen der Anzahl der Defekte pro vorbestimmter Einheit auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Defekte pro vorbestimmter Einheit,
einer fünften Speichereinrichtung (21) zum Speichern des Datenwertes der An zahl der Defekte pro vorbestimmter Einheit der Defektberechnungseinrichtung (20),
einer Fehlerberechnungseinrichtung (22) zum Empfangen eines Fehlerbitdaten wertes auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße (2) hergestellt wurde, zum Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Fehler pro vorbestimmter Einheit,
einer sechsten Speichereinrichtung (23) zum Speichern des Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit der Fehlerberechnungseinrichtung (22) und
einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte pro vorbestimmter Einheit, die in der fünften Speichereinrichtung (21) gespeichert sind und des Datenwertes der An zahl der Fehler pro vorbestimmter Einheit, der in der sechsten Speichereinrich tung (23) gespeichert ist, zum Vergleichen des Datenwertes der Anzahl der Defekte pro vorbestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und zum Berechnen des Korrelationskoeffizienten zwischen den verglichenen Datenwerten durch das Ausführen einer Berech nungsoperation.

5. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer, mit:
einer Defektberechnungseinrichtung (28) zum Berechnen der Anzahl der Defekte wie z. B. Fremdmaterial, einem Defekt oder ähnlichem, pro vorbe stimmter Einheit durch seine Größe, auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und der Defektgröße, die als ein Ergebnis einer physikalischen Inspektion eines Fremdmaterials, eines Defektes und ähnlichem an einer Oberfläche eines Halbleiterwafers für einen jeden Herstellungsvorgang in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen erhalten wurde, und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Defekte durch Größe pro vorbestimmter Einheit,
eine Fehlerberechnungseinrichtung (22) zum Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage eines Fehlerbitdatenwertes, der als ein Ergebnis eines Tests einer elektrischen Einheit von Speicherzellen in einem jeden Chip eines Halbleiterwafers erhalten wird, der in der Fertigungs straße (2) hergestellt wird und zum Ausgeben eines daraus resultierenden Wertes als ein Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und
einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte durch Größe pro vorbestimmter Einheit und des Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit, zum Vergleichen des Datenwertes der Anzahl der Defekte durch Größe pro vorbe stimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und zum Berechnen des Korrelationskoeffizienten zwischen den ver glichenen Datenwerten durch das Ausführen einer Berechnungsoperation.

6. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Defektberechnungseinrichtung (28) zum Empfangen eines Datenwertes mit einer Defektpositionskoordinate und einer Defektgröße, die als Ergebnis einer physikalischen Inspektion eines Fremdmaterials, eines Defekts und ähn lichem auf einer Oberfläche eines Halbleiterwafers für jeden Herstellungsvor gang in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgän gen erhalten werden, zum Berechnen der Anzahl der Defekte wie z. B. einem Fremdmaterial, einem Defekt und ähnlichem durch Größe pro vorgeschriebener Einheit, auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und der Defektgröße und zum Ausgeben eines daraus resultierenden Wertes als ein Datenwert der Anzahl der Defekte durch Größe pro vorgeschriebener Ein heit,
eine achte Speichereinrichtung (29) zum Speichern des Datenwertes der Anzahl der Defekte durch Größe pro vorgeschriebener Einheit der Defektberech nungseinrichtung (28),
einer Fehlerberechnungseinrichtung (22) zum Empfangen eines Fehlerbitdaten wertes, der auf einem Ergebnis eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße (2) hergestellt wurde, beruht, zum Berechnen der Anzahl der Fehler pro vor bestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes und zum Aus geben eines resultierenden Wertes als Datenwert der Anzahl der Fehler pro vorbestimmter Einheit,
eine sechste Speichereinrichtung (23) zum Speichern des Datenwertes der An zahl der Fehler pro vorbestimmter Einheit der Fehlerberechnungseinrichtung (22) und
einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte durch Größe pro vorbestimmter Einheit, die in der achten Speichereinrichtung (29) gespeichert sind und des Datenwer tes der Anzahl der Fehler pro vorbestimmter Einheit, der in der sechsten Spei chereinrichtung (23) gespeichert ist, zum Vergleichen des Datenwertes der An zahl der Defekte durch Größe pro vorbestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und zum Berechnen eines Korrelationskoeffizienten zwischen den verglichenen Datenwerten durch das Ausführen einer Rechenoperation.

7. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Defektberechnungseinrichtung (31) zum Berechnen der Anzahl der Defekte wie z. B. einem Fremdmaterial, einen Defekt und ähnlichem durch Kategorie pro vorbestimmter Einheit, auf der Grundlage eines Datenwertes mit der Defektpositionskoordinate und der Defektformkategorie, der als Ergebnis einer physikalischen Inspektion eines Fremdmaterials, eines Defekts und ähn lichem an einer Oberfläche des Halbleiterwafers für jeden Herstellungsvorgang einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen er halten wurde und zum Ausgeben eines daraus resultierenden Wertes als Daten wert der Anzahl der Defekte durch Kategorie pro vorbestimmter Einheit, einer Fehlerberechnungseinrichtung (22) zum Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage eines Fehlerbitdatenwertes, der als ein Ergebnis eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers erhalten wird, der in der Fertigungsstraße (2) hergestellt wurde und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und
einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte durch Kategorie pro vorbestimmter Ein heit und des Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit, zum Vergleichen des Datenwertes der Anzahl der Defekte durch Kategorie pro vorbestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbe stimmter Einheit und zum Berechnen des Korrelationskoeffizienten zwischen den verglichenen Daten durch das Ausführen einer Rechenoperation.

8. Vorrichtung zum Analysieren eines Fehlers in einem Halbleiterwafer mit:
einer Defektberechnungseinrichtung (31) zum Empfangen eines Datenwertes mit Defektpositionskoordinaten und einer Defektformkategorie, der auf der Grundlage eines Ergebnisses einer physikalischen Inspektion eines Fremdmate riales, eines Defekts und ähnlichem an einer Oberfläche des Halbleiterwafers für einen jeden Herstellungsvorgang in einer Fertigungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen erhalten wurde, zum Berechnen der An zahl der Defekte wie z. B. Fremdmaterialien, einen Defekt und ähnlichem durch Kategorie pro vorbestimmter Einheit auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und der Defektformkategorie und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Defekte durch Kategorie pro vorbestimmter Einheit,
einer neunten Speichereinrichtung (32) zum Speichern des Datenwertes der An zahl der Defekte durch Kategorie pro vorbestimmter Einheit der Defektberech nungseinrichtung (31),
einer Fehlerberechnungseinrichtung (22) zum Empfangen eines Fehlerbitdaten wertes, der auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft einer Speicherzelle in einem jeden Chip eines Halbleiterwafers er halten wurde der in der Fertigungsstraße (2) hergestellt wird,
Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes und zum Ausgeben eines daraus resultierenden Wertes als Datenwert der Anzahl der Fehler pro vorbestimmter Einheit,
eine sechste Speichereinrichtung (23) zum Speichern des Datenwertes der An zahl der Fehler pro vorbestimmter Einheit der Fehlerberechnungseinrichtung (22) und
einer Korrelationskoeffizientberechnungseinrichtung (24) zum Empfangen des Datenwertes der Anzahl der Defekte durch Kategorie pro vorbestimmter Ein heit, der in der neunten Speichereinrichtung (32) gespeichert ist und des Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit, der in der sechsten Speichereinrichtung (23) gespeichert ist, zum Vergleichen des Daten wertes der Anzahl der Defekte durch Kategorie pro vorbestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit und zum Be rechnen des Korrelationskoeffizienten zwischen den verglichenen Datenwerten durch das Ausführen einer Berechnungsoperation.

9. Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer mit den Schritten:
Einführen eines Datenwertes, der eine Defektpositionskoordinate enthält, die auf der Grundlage eines Ergebnisses einer physikalischen Inspektion eines Fremdmaterials, eines Defekts oder ähnlichem an einer Oberfläche eines Halb leiterwafers für jeden Herstellungsvorgang in einer Fertigungslinie (2) mit einer Mehrzahl von Herstellungsvorgängen erhalten wird (S2),
Einführen eines Fehlerbitdatenwertes, der auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers, der in der Fertigungsstraße (2) hergestellt wird (S4), erhalten wird,
Erzeugen eines Datenwertes einer physikalischen Positionskoordinate, die eine Position eines Fehlers anzeigt, auf der Grundlage des Fehlerbitdatenwertes (S7),
Erzeugen eines Datenwertes der Beschränkung durch einen Fehlermodus, der einen zusätzlichen Fehlerbereich anzeigt, auf der Grundlage des Fehlerbit datenwertes (S9) und Erzeugen eines Datenwertes einer korrigierten physikalischen Positionskoordi nate durch das Hinzufügen des Datenwertes der Beschränkung durch einen Fehlermodus zu dem Datenwert der physikalischen Positionskoordinate und Vergleichen des Datenwertes der korrigierten physikalischen Positionskoordi nate mit dem Datenwert der Defektpositionskoordinate (S11).

10. Ein Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer mit den Schritten:
Einführen eines Datenwertes mit einer Defektpositionskoordinate, die auf der Grundlage eines Ergebnisses einer physikalischen Inspektion eines Fremdmate rials, eines Defekts oder ähnlichem auf einer Oberfläche des Halbleiterwafers für jeden Herstellungsvorgang in einer Fertigungsstraße mit einer Mehrzahl von Herstellungsvorgängen erhalten wird (S102),
Berechnen der Anzahl der Defekte pro vorbestimmter Einheit auf der Grund lage des Datenwerts mit der Defektpositionskoordinate zum Erzeugen eines Datenwertes der Anzahl der Defekte pro vorbestimmter Einheit (S103),
Einführen eines Fehlerbitdatenwertes, der auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers erhalten wird, der in der Fertigungsstraße (2) hergestellt wird (S106),
Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes zum Erzeugen eines Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit (S109) und
Vergleichen des Datenwertes der Anzahl der Defekte pro vorbestimmter Ein heit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit zum Berechnen des Korrelationseffekts zwischen den verglichenen Datenwerten (S111).

11. Verfahren zum analysieren eines Fehlers in einem Halbleiterwafer mit den Schritten:
Einführen eines Datenwertes mit einer Defektpositionskoordinate und einer Defektgröße, der auf der Grundlage eines Ergebnisses einer physikalischen In spektion eines Fremdmaterials, eines Defekts und ähnlichem an einer Ober fläche des Halbleiterwafers für jeden Herstellungsvorgang in einer Ferti gungsstraße mit einer Mehrzahl von Herstellungsvorgängen erhalten wird (S202),
Berechnen der Anzahl der Defekte wie z. B. einem Fremdmaterial, einem Defekt und ähnlichem durch Größe pro vorbestimmter Einheit auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und der Defektgröße zum Er zeugen eines Datenwertes der Anzahl der Defekt durch Größe pro vorbestimm ter Einheit (S203),
Einführen eines Fehlerbitdatenwertes auf der Grundlage eines Ergebnisses eines Testes einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers der in der Fertigungsstraße (2) hergestellt wird (S206),
Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes zum Erzeugen eines Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit (S209) und
Überprüfen des Datenwertes der Anzahl der Defekte durch Größe pro vorbe stimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimmter Einheit zum Berechnen des Korrelationskoeffizienten zwischen den vergliche nen Datenwerten (S211).

12. Verfahren zum Analysieren eines Fehlers in einem Halbleiterwafer mit den Schritten:
Einführen eines Datenwertes mit einer Defektpositionskoordinate und einer Defektformkategorie, der auf der Grundlage eines Ergebnisses einer physika lischen Inspektion eines Fremdmaterials, eines Defekts und ähnlichem an einer Oberfläche eines Halbleiterwafers für jeden Herstellungsvorgang in einer Ferti gungsstraße (2) mit einer Mehrzahl von Herstellungsvorgängen erhalten wird (S302),
Berechnen der Anzahl der Defekte wie z. B. Fremdmaterial, einen Defekt und ähnlichem durch Kategorie pro vorbestimmter Einheit auf der Grundlage des Datenwertes mit der Defektpositionskoordinate und der Kategorie zum Erzeu gen eines Datenwertes der Anzahl der Defekte durch Kategorie pro vorbe stimmter Einheit (S303),
Einführen eines Fehlerbitdatenwertes, der auf der Grundlage eines Ergebnisses eines Tests einer elektrischen Eigenschaft von Speicherzellen in jedem Chip des Halbleiterwafers erhalten wird, der in der Fertigungsstraße (2) hergestellt wird (S306),
Berechnen der Anzahl der Fehler pro vorbestimmter Einheit auf der Grundlage des Fehlerbitdatenwertes zum Erzeugen eines Datenwertes der Anzahl der Fehler pro vorbestimmter Einheit (S309) und
Vergleichen des Datenwertes der Anzahl der Defekte durch Kategorie pro vor bestimmter Einheit mit dem Datenwert der Anzahl der Fehler pro vorbestimm ter Einheit zum Berechnen des Korrelationskoeffizienten zwischen den ver glichenen Datenwerten (S311).