DE19604375A1

DE19604375A1 - Verfahren zur Auswertung von Testantworten zu prüfender digitaler Schaltungen und Schaltungsanordnung zur Durchführung des Verfahrens

Info

Publication number: DE19604375A1
Application number: DE1996104375
Authority: DE
Inventors: Martin Kuboschek; Jan Otterstedt
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-02-07
Filing date: 1996-02-07
Publication date: 1997-08-14
Anticipated expiration: 2016-02-08
Also published as: DE19604375C2

Description

Die Erfindung betrifft ein Verfahren zur Auswertung von Test antworten zu prüfender digitaler Schaltungen nach dem Oberbe griff des Anspruchs 1 und eine Schaltungsanordnung zur Durch führung des Verfahrens nach Anspruch 9.

Zur Gewährleistung ihrer Funktionstüchtigkeit werden inte grierte Schaltungen während ihrer Herstellung und Anwendung wiederholt Prüfungen unterzogen. Dazu eignen sich insbesondere Methoden des Built-In Self-Tests (BIST), wie sie in "Built-In Test for VLSI: Pseudorandom Techniques", Paul H. Bardell, Wil liam H. McAnney, Jacob Savir, New York, John Wiley & Son, 1987, beschrieben sind. Fast alle diese Methoden arbeiten mit einer integrierten Testmustererzeugung und haben als Ergebnis eine oder mehrere Soll-Testantworten, d. h. Registerinhalte, deren Auftreten zu einem bestimmten Zeitpunkt als Kriterium für die ordnungsgemäße Funktion der Schaltung verwendet wird. Die bislang bekannten Ansätze vergleichen die Ist-Testantwor ten entweder extern, also außerhalb des Chips, oder verwenden gespeicherte Soll-Testantworten für einen integrierten Ver gleich. Das Speichern dieser Soll-Testantworten erfolgt dabei entweder durch einen Festwertspeicher, z. B. ROM, oder muß durch ein von außen gesteuertes Laden dieser Daten in einen flüchtigen Speicher, z. B. RAM, während der Testphase erfolgen.

Diese beiden Speichermethoden weisen unterschiedliche Nach teile auf. So erfordert die Nutzung eines Festwertspeichers eine Anpassung des Designs an die Soll-Testantwort. Damit wird zum einen die Fertigung der Schaltung durch die vorher nötigen Simulationen zur Ermittlung der Soll-Testantworten verzögert und zum anderen muß für jede Testantwort ein eigenes Speicher element, z. B. ROM-Zeile, mitintegriert werden. Sich ändernde Anforderungen an den Testablauf führen hier unter Verursachung hoher Kosten zu einem Redesign oder sogar zu einer Neuferti gung der Schaltung.

Das Speichern der Soll-Testantwort in einem flüchtigen Spei cher führt ebenso wie eine extern angepaßte Initialisierung der Testantwort-Register zum Erzwingen einer einfach zu spei chernden und einfach zu überprüfenden Soll-Testantwort, wie in W.H. McAnney, J. Savir, "Built-In Checking of the Correct Self- Test Signature", IEEE Transactions on Computers, Vol. 37, Sept. 1988, S. 1142-1145, beschrieben, zu einem hohen Aufwand für den Selbsttest. Dies gilt besonders dann, wenn dieser, wie bei vielen Anwendungen notwendig, z. B. bei jedem Anschalten oder in Betriebspausen der Schaltung durchgeführt werden muß. So muß eine externe Steuereinheit die Soll-Testantworten ent weder als Festwerte oder in ihrer Software verfügbar haben und funktional in der Lage sein, diese Sollwerte auf geeignete Weise in die zu testende Schaltung zu laden. Dies wiederum macht einen speziell an diese Aufgabe angepaßten Entwurf einer solchen Steuereinheit nötig und verlagert damit lediglich Ent wurfsaufwand auf eine andere integrierte Schaltung.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Auswertung von Testantworten zu prüfender digitaler Schaltun gen anzugeben, das den Vergleich beliebiger Ist-Testantworten ohne die Notwendigkeit der Speicherung von Soll-Testantworten ermöglicht.

Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Anspruchs 1 durch die im Kennzeichen des Anspruchs 1 ange gebenen Merkmale und bei einer Schaltungsanordnung zur Durch führung des Verfahrens nach dem Oberbegriff des Anspruchs 9 durch die im Kennzeichen des Anspruchs 9 angegebenen Merkmale gelöst. Weiterbildungen und vorteilhafte Ausgestaltungen erge ben sich aus den Unteransprüchen.

Die erfindungsgemäße Lösung basiert auf folgender Überlegung. Mittels der rückgekoppelten Prüfschaltung, die bei jedem Takt innerhalb eines vollständigen Taktzyklus eine der insgesamt zulässigen Ausgangsvariablen annimmt, lassen sich sämtliche zulässige Testantworten invertieren. Die dazu notwendige An zahl Takte ist für jede mögliche Testantwort unterschiedlich. Dadurch besteht ein direkter Zusammenhang zwischen einer Test antwort und der Anzahl notwendiger Takte, um ihren inversen Wert zu erhalten. Dieser Zusammenhang wird ausgenutzt, um die notwendige Anzahl Takte zu bestimmen, mit der eine Soll-Test antwort in ihren inversen Wert überführt werden kann. Wird die so ermittelte Anzahl Takte auf eine Ist-Testantwort angewendet und ergibt sich dann ebenfalls der inverse Wert, so kann ge folgert werden, daß die Ist-Testantwort der Soll-Testantwort entspricht. Wird dagegen nicht der inverse Wert der Ist-Test antwort erreicht, dann weicht die Ist-Testantwort von der Soll-Testantwort ab.

Die Anzahl zulässiger Ausgangsvariablen kann geringer als die Anzahl möglicher Ausgangsvariablen sein, da z. B. bei linear rückgekoppelten Schieberegistern der singuläre Zustand - typi scherweise "0 0 0 0 . . ." - nicht verlassen werden kann und da her unzulässig ist. Der inverse singuläre Zustand - z. B. "1 1 1 1 . . ." kann zwar durchlaufen werden, ist aber als Testant wort dann ebenfalls ungeeignet, da sein invertierter Zustand durch Rückkoppeln nicht erreicht werden kann.

Durch eine standardmäßige Integration der Prüfschaltung in zu prüfende integrierte digitale Schaltungen ermöglicht die er findungsgemäße Lösung eine flexible on-Chip-Auswertung fast beliebiger Ist-Testantworten, indem statt gespeicherter Soll- Testantworten nur die erforderliche Anzahl Takte, mit der die veränderten Ist-Testantworten auf Antivalenz zu den unverän derten Ist-Testantworten geprüft werden, von außen vorgegeben werden.

Außerdem ist es nicht nötig, die Durchführung und Vollendung einer fest vorgegebenen Testreihe abzuwarten. Vielmehr können die Testauswertungsdauer beliebiger Testreihen extern vorgege ben werden und die innerhalb dieser Zeitspanne ermittelten Testantworten ausgewertet werden.

Die durch die Erfindung erreichten Vorteile bestehen darin, daß der Entwurf einer Prüfschaltung für einen Selbsttest nun ohne besondere Berücksichtigung der zu testenden digitalen Schaltung erfolgen kann, da die Prüfschaltung keine testant wortabhängigen Komponenten aufweist. Diesem Vorteil steht le diglich ein gegenüber einer Schaltung ohne Selbsttest unwe sentlich erhöhter externer Kontrollaufwand gegenüber. Aufgrund der Möglichkeit zur nachträglichen Festlegung der Soll-Test antwort bzw. der die Soll-Testantwort repräsentierenden Anzahl Takte, mit der die Prüfschaltung getaktet wird, kann der Selbsttestablauf für eine zu prüfende digitale Schaltung auch noch nach ihrer Fertigung verändert werden. Dies führt durch eine nun mögliche Parallelisierung von einerseits Simulation zur Ermittlung von Soll-Testantworten und Fehlerabdeckung des Tests und andererseits Vollendung des Entwurfs und Fertigung der digitalen Schaltung zu einer kürzeren Entwicklungszeit der integrierten Schaltung und somit zu einer früheren Marktein führung und einem höheren Produktertrag. Der niedrige externe Kontrollaufwand der so realisierten Prüfschaltung ermöglicht zusätzlich während des Einsatzes der digitalen Schaltung durchgeführte Selbsttests unter der Aufsicht einfachster und nicht notwendigerweise für einen Selbsttest entwickelter Steu ereinheiten, die weder zur Initialisierung noch zur Auswertung von Scanpfaden befähigt sein müssen.

Gemäß einer Weiterbildung können mehrere Ist-Testantworten zu einer resultierenden Ist-Testantwort komprimiert werden, indem die Ist-Testantworten seriell in die rückgekoppelte Prüf schaltung eingeschrieben werden. Auf diese Weise läßt sich die Anzahl der geprüften Variablen bei vorgegebener Test zeit erhö hen, da die Auswertung für alle geprüften Variablen nur einma lig erfolgt.

Vorzugsweise wird die Stellenanzahl der Prüfschaltung so groß gewählt, daß die mit der Kompression einhergehende Fehlerwahr scheinlichkeit unterhalb eines vorgegebenen Grenzwertes liegt. Bei der Kompression können Fehler dadurch maskiert werden, daß Fehler mehrerer fehlerhafter Ist-Testantworten sich gegensei tig aufheben und bei der Auswertung nicht aufgedeckt werden können. Das Auftreten solcher maskierten Fehler ist zwar nicht gänzlich vermeidbar, jedoch läßt sich die Wahrscheinlichkeit hierfür mit zunehmender Stellenzahl der Prüfschaltung vermin dern. Durch die angegebene Bemessung kann so eine wirtschaft liche Optimierung der Prüfung erreicht werden.

Zweckmäßig wird die ermittelte Ist-Testantwort der zu prüfen den digitalen Schaltung gespeichert und die um die zuvor be stimmte Anzahl Takte veränderte Ist-Testantwort mit der ge speicherten Ist-Testantwort mittels eines Vergleichers darauf hin überprüft, ob sie zu der gespeicherten Ist-Testantwort bitweise invers ist. Der Vergleich der Testantworten kann mit einem statischen Vergleicher parallel oder seriell erfolgen.

Allgemein sind als rückgekoppelte Prüfschaltungen Register, die einen Schieberegisterbetrieb ermöglichen, mit Rückkoppel netzwerken mit beliebiger, auch nichtlinearer, Rückkopplung einsetzbar, sofern mit ihrer Hilfe die Testantworten so verän dert werden können, daß inverse Kopien ihrer selbst erzeugt werden können. Als Kombinationen aus Rückkoppelnetzwerk und Register eignen sich besonders linear rückgekoppelte Schiebe register, insbesondere solche mit primitiver Rückkopplung und damit maximaler Periodenlänge, da bei ihnen für alle Soll- Testantworten - mit Ausnahme des singulären Zustandes sowie seines bitweise inversen Zustandes, welche sich nicht durch Rückkopplung ineinander überführen lassen - eine eindeutige Zuordnung zwischen der Soll-Testantwort und der für ihre In vertierung notwendigen Anzahl von Takten besteht.

Daher stellt sich auch der Vergleich der mit Hilfe der Rück kopplung veränderten Ist-Testantwort und der zwischengespei cherten Ist-Testantwort daraufhin, ob sie zueinander bitweise invers sind, als besonders vorteilhaft dar. Weiterhin eben falls besonders geeignet sind zellulare Automaten, insbesonde re wiederum solche, die eine maximale Periodenlänge aufweisen, da bei ihnen die gleiche eindeutige Zuordnung wie für linear rückgekoppelte Schieberegister mit primitiver Rückkopplung möglich ist. Die bei Schaltungs-Selbsttests häufig zur Ist- Testantwortermittlung eingesetzten BILBO (Built-In Logic Block Observer), wie sie z. B. in der DE 29 02 375 C2 beschrieben sind, und deren z. B. auf zellularen Automaten basierenden Abwandlungen haben jeweils einen Betriebsmodus, indem sie als linear rückgekoppeltes Schieberegister bzw. als zellularer Automat mit maximaler Periodenlänge wirken und sind daher unverändert und ohne zusätzlichen Flächenaufwand ebenfalls erfindungsgemäß als Kombination von Rückkoppelnetzwerk und Register verwendbar.

Der notwendige zusätzliche Flächenbedarf für die Prüfschaltung läßt sich gering halten, wenn für den Auswertevorgang ein oh nehin vorhandenes Register konvertiert und als Zwischenspei cher genutzt wird. Der Vergleich von zwischengespeicherter Ist-Testantwort und während der Rückkoppelschritte oder -takte veränderter Ist-Testantwort kann mit Hilfe eines parallelen Vergleichers für alle Bits gleichzeitig oder mit Hilfe eines sequentiellen Vergleichers der Reihe nach für jedes Bit ein zeln ausgeführt werden. Der sequentielle Vergleicher hat ge genüber der parallelen Bauweise einen geringeren Flächenbe darf, jedoch eine höhere Vergleichsdauer und ist nur dann ein setzbar, wenn sowohl Register als auch Zwischenspeicher die zu vergleichenden Bits sequentiell liefern können.

Im folgenden wird die Erfindung anhand der Zeichnungen exem plarisch näher erläutert. Es zeigen:

Fig. 1 ein Logikschaltbild für ein Beispiel einer erfin dungsgemäß aufgebauten Prüfschaltung,

Fig. 2a-2d Logikschaltbilder gemäß Fig. 1, deren Aus wertungsphasen durch Hervorhebung der jeweils durchgeschalteten Datenwege verdeutlicht sind, so wie

Fig. 3 im Blockschaltbild ein Beispiel für den Einbau und die Benutzung einer erfindungsgemäßen Prüfschal tung in einer integrierten Schaltung.

In Fig. 1 ist eine erfindungsgemäß aufgebaute Prüfschaltung dargestellt. Sie besteht aus einem mit Hilfe des Rückkoppel netzwerkes RN rückgekoppelten 4-bit Register R, einem logi schen Verknüpfungsglied LG, einem Zwischenspeicher ZS sowie einem Vergleicher V.

Das Register R besteht aus n = 4 seriell verschalteten D-Flipflops, die zusammen mit dem Rückkoppelnetzwerk RN und dem logischen Verknüpfungsglied LG ein linear rückgekoppeltes Schieberegister mit einem Eingang für Testdaten bilden. Wenn S = 1 ist, können über den Testdaten-Eingang TD seriell ange legte Testdaten zu einer Ist-Testantwort komprimiert werden. Wenn S = 0 ist, arbeitet das Register R als autonomes linear rückgekoppeltes Schieberegister. Mit Hilfe des Signals RES kann das Register R gelöscht werden, CLK liefert den Takt für das Register R.

Eine positive Flanke des Signals L bewirkt die Übernahme des invertierten Inhalts des Registers R in den ebenfalls aus n = 4 D-Flipflops bestehenden Zwischenspeicher ZS.

Der Vergleicher V besteht aus n = 4 Exklusiv-Oder-Gattern, de ren Ausgänge ein Oder-Gatter speisen. Wenn AW = 1 ist, und da mit das Und-Gatter am Ausgang TA transparent ist, liefert der Vergleicher V an TA das Vergleichsergebnis der Inhalte des Re gisters R und des Zwischenspeichers ZS.

Folgende Ausgangsvariablen des Registers R sind möglich und werden nach jedem Takt CLK innerhalb eines vollständigen Zy klus bei S = 0 durchlaufen.

(1) 1 0 0 0
(2) 0 1 0 0
(3) 0 0 1 0
(4) 1 0 0 1
(5) 1 1 0 0
(6) 0 1 1 0
(7) 1 0 1 1
(8) 0 1 0 1
(9) 1 0 1 0
(10) 1 1 0 1
(11) 1 1 1 0
(12) 1 1 1 1
(13) 0 1 1 1
(14) 0 0 1 1
(15) 0 0 0 1.

Entspricht eine Soll-Testantwort z. B. dem Zustand 1 1 0 0 für den Takt (5), so muß das Register neun Takte weitergeschaltet werden, damit sich bei Takt (14) der inverse Zustand 0 0 1 1 einstellt. Stimmt eine Ist-Testantwort mit dieser Soll-Test antwort überein, nimmt auch sie nach neun Takten den inversen Zustand an. Entspricht dagegen die Ist-Testantwort z. B. dem Zustand 1 0 0 1 für den Takt (4), dann führt ein Weiterschal ten um neun Takte zu dem Wert 0 1 1 1 bei Takt (13), der nicht den inversen Zustand von Takt (4) wiedergibt.

Zur Ermittlung und anschließenden Auswertung einer Ist-Test antwort wird zunächst das Register R mit Hilfe des Signals RES gelöscht und dann mit S = 1 mit jeder positiven Flanke von CLK ein an TD angelegtes Testdatum aufgenommen. Die hierzu durch geschalteten Datenwege sind in Fig. 2a hervorgehoben. Bei Ab schluß des Tests wird der Inhalt des Registers R, d. h. die Ist-Testantwort, invertiert in den Zwischenspeicher ZS über nommen, indem eine positive Signalflanke an L angelegt wird. Die durchgeschalteten Datenwege sind in Fig. 2b hervorgehoben. Dann wird bei S = 0 für die zur Invertierung der Soll-Testant wort notwendige Anzahl von Takten bei positiven Signalflanken auf CLK das Register R als autonomes linear rückgekoppeltes Schieberegister betrieben. Die durchgeschalteten Datenwege sind in Fig. 2c hervorgehoben.

Nun wird bei AW = 1 am Ausgang TA das Vergleichsergebnis ange zeigt. Die dazu durchgeschalteten Datenwege sind in Fig. 2d hervorgehoben. Wenn TA = 0 ist, so haben Soll- und Ist-Test antwort übereingestimmt und somit hat die zu prüfende digitale Schaltung den Test bestanden, andernfalls wurde durch den Test eine fehlerhafte Ist-Testantwort festgestellt.

Da eine nur aus identischen Werten bestehende Testantwort mit der hier verwendeten linearen Rückkopplung mit primitivem Rückkoppelpolynom nicht invertierbar ist, sind die Kombinationen 0000 und 1111 in der hier exemplarisch vorgestellten Rea lisierung nicht als Soll-Testantworten geeignet; sie lassen sich in der Praxis jedoch immer vermeiden.

In Fig. 3 ist ein vereinfachtes Blockschaltbild einer im Test modus befindlichen Schaltung dargestellt, die erfindungsgemäß um einen Block TEST zur Überprüfung einer Ist-Testantwort er weitert wurde. Die mit LRSR für Linares Rückgekoppeltes Schie be-Register bzw. MITR für Mehrfach-Input-Testantwort-Register bezeichneten Register sind durch BILBOs für Built-In Logic Block Observer ersetzte System-Register, die während der Test phase im entsprechenden Modus - LRSR zur Testmustererzeugung bzw. MITR zur Testantwortkomprimierung - arbeiten. Der mit R+RN bezeichnete und als MITR wirkende BILBO ermittelt während des Selbsttests der Schaltung die Ist-Testantwort für das ge testete RAM. Die Ist-Testantworten, die in den weiteren MITRs für die Kombinatorik sowie den Datenpfad gebildet werden, kön nen ebenfalls über den Scanpfad in das MITR R+RN übertragen werden. Die Testantwortauswertung erfolgt jeweils wie oben be schrieben mit Hilfe des Zwischenspeichers ZS sowie des Ver gleichers V. Am Ausgang TA ist nach jeder Testantwortüberprü fung das Vergleichsergebnis sichtbar.

Claims

1. Verfahren zur Auswertung von Testantworten zu prüfender digitaler Schaltungen mit einer rückgekoppelten Prüfschaltung, die bei jedem Takt innerhalb eines vollständigen Taktzyklus eine der insgesamt zulässigen Ausgangsvariablen annimmt, da durch gekennzeichnet, daß die für eine Invertierung einer Soll-Testantwort mittels der Prüfschaltung notwendige Anzahl Takte bestimmt wird, daß eine Ist-Testantwort der zu prüfenden digitalen Schaltung ermittelt, anschließend die Ist-Testant wort in der Prüfschaltung um die aus der Soll-Testantwort zu vor bestimmten Anzahl Takte verändert und schließlich die er mittelte Ist-Testantwort mit der veränderten Ist-Testantwort auf Antivalenz verglichen wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß mehrere Ist-Testantworten zu einer resultierenden Ist-Testant wort komprimiert werden, indem die Ist-Testantworten seriell in die rückgekoppelte Prüfschaltung eingeschrieben werden.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Stellenanzahl der Prüfschaltung so groß gewählt ist, daß die mit der Kompression einhergehende Fehlerwahrschein lichkeit unterhalb eines vorgegebenen Grenzwertes liegt.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß die ermittelte Ist-Testantwort der zu prü fenden digitalen Schaltung gespeichert und die um die zuvor bestimmte Anzahl Takte veränderte Ist-Testantwort mit der ge speicherten Ist-Testantwort mittels eines Vergleichers darauf hin überprüft wird, ob sie zu der gespeicherten Ist-Testant wort bitweise invers ist.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet, daß die Veränderung der Ist-Testantwort durch eine lineare Rückkopplung erfolgt.

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die lineare Rückkopplung mittels eines primitiven Rückkoppel polynoms erfolgt.

7. Verfahren nach einem der Ansprüche 1 bis 4, dadurch ge kennzeichnet, daß die Veränderung der Ist-Testantwort durch einen zellularen Automaten erfolgt.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Veränderung der Ist-Testantwort durch einen zellularen Au tomaten mit maximaler Periodenlänge erfolgt.

9. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, daß die rückgekoppelte Prüfschaltung ein Register (R) mit zum Schieberegisterbetrieb geeigneten Speicherelementen, ein Rückkoppelnetzwerk (RN) und logische Verknüpfungsglieder (LG) umfaßt, wobei Eingänge des Rückkoppelnetzwerks (RN) mit Ausgängen der Speicherelemente des Registers (R) und Ausgänge des Rückkoppelnetzwerks (RN) über die logischen Verknüpfungsglieder mit Eingängen des Regi sters (R) verbunden sind.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeich net, daß die rückgekoppelte Prüfschaltung ferner einen Zwi schenspeicher (ZS) sowie einen Vergleicher (V), der ein das Vergleichsergebnis anzeigendes Signal abgibt, umfaßt.

11. Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeich net, daß das Register (R) Flip-Flops als Speicherelemente um faßt.

12. Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß das Register (R) und das Rückkoppelnetz werk (RN) als linear rückgekoppeltes Schieberegister ausgebil det sind.

13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das linear rückgekoppelte Schieberegister nach einem primiti ven Rückkoppelpolynom arbeitet.

14. Vorrichtung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß das Register (R) und das Rückkoppelnetz werk (RN) als Built-In Logic Block Observer ausgebildet sind.

15. Vorrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß das Register (R) und das Rückkoppelnetz werk (RN) als zellularer Automat ausgebildet sind.

16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der zellulare Automat als ein solcher mit maximaler Perioden länge ausgebildet ist.

17. Vorrichtung nach einem der Ansprüche 15 bis 16, dadurch gekennzeichnet, daß das Register (R) und das Rückkoppelnetz werk (RN) durch eine auf einem zellularen Automaten basierende Abwandlung eines Built-In Logic Block Observers ausgebildet ist.