DE19511542A1

DE19511542A1 - M-Sequenz-Code-Generierungs-Schaltung

Info

Publication number: DE19511542A1
Application number: DE1995111542
Authority: DE
Inventors: Hiroshi Nagai
Original assignee: Ando Electric Co Ltd
Current assignee: Ando Electric Co Ltd
Priority date: 1994-03-31
Filing date: 1995-03-29
Publication date: 1995-10-05
Anticipated expiration: 2015-03-30
Also published as: JPH07271559A; FR2718308A1; DE19511542C2; FR2718308B1

Description

Die vorliegende Erfindung betrifft eine M-Sequenz-Code- Generierungs-Schaltung gemäß dem Anspruch 1. Mit einer derartigen Schaltung können die zu multiplexenden M- Sequenz-Codes erzeugt werden.

Fig. 3 zeigt ein Ausführungsbeispiel eines M-Sequenz- Code-Generierungs-Schaltkreises, wobei "M-Sequenz" für eine lineare Schieberegistersequenz maximaler Länge steht. Die in Fig. 3 gezeigte Schaltung ist für die Erzeugung von 8 zu multiplexenden Code-Sequenzen ausgebildet. Fig. 3 zeigt ein UND-Gatter 10, einen Frequenzteiler 1, eine Multiplex-M-Sequenz-Code- Erzeugungs-Schaltung 2, eine D-Flip-Flop-Schaltung 3 und eine Multiplexer-Schaltung 5 mit einem Multiplex- Verhältnis von "8 : 1". Die D-Flip-Flop-Einheit (die im weiteren als DFF-Einheit bezeichnet wird) 3 umfaßt acht D-Flip-Flops (die im weiteren als DFF bezeichnet werden) 30-1 bis 30-8, die acht jeweils als Output von der Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 aus gegebene Code-Sequenzen weiterschalten.

Ein Steuersignal 9 ermöglicht oder blockiert die Übertragung von in einem Taktsignal 6 enthaltenen Taktimpulsen, und zwar durch UND-Gatter 10.

Dabei ist das Taktsignal 6 eine Impuls folge mit einem Tastverhältnis von 1/2; in anderen Worten ist die Impuls weite halb so groß wie die Länge der Periode. Ein zum Taktsignal 6 korrespondierendes Taktsignal 10A durchläuft ein UND- Gatter 10 als Antwort auf das Steuersignal 9 und wird dem Frequenzteiler 1 zugeführt. Der Frequenzteiler 1 erzeugt drei Arten von auf dem Taktsignal 10A basierenden Taktsignalen 1A, 1B und 1C. Die Taktsignale 1A, 1B und 1C weisen eine verglichen mit der Originalfrequenz des Taktsignales 10A reduzierte Frequenz auf. Die Frequenz des Taktsignals 1A ist also halb so groß wie die Originalfrequenz; die Frequenz des Signals 1B ist viertel so groß wie die Originalfrequenz; und die Frequenz des Taktsignals 1C ist achtel so groß wie die Originalfrequenz. Diese Taktsignale 1A, 1B und 1C werden von der Multiplexer-Schaltung 5 verwendet. Überdies wird das Taktsignal 1C von den DFFs 30-1 bis 30-8 verwendet.

Die Outputs (=Ausgangssignale) 2A bis 2H der Multiplex-M- Sequenz-Code-Erzeugungs-Schaltung 2 sind re-Timing- Operationen (also Vorgängen zur erneuten Steuerung der zeitlichen Abfolge) unterworfen, die die Taktsignale 1C durch die DFFs 30-1 bis 30-8 verwenden, sodaß die Outputs 30A bis 37A erzeugt werden.

In der Multiplexer-Schaltung 5 werden die Outputs 30A bis 37A der DFFs 30-1 bis 30-8 einer Seriell-Parallel- Wandlung unterworfen und gemultiplext, sodaß ein serieller Hochgeschwindigkeitsdatenstring, also eine serielle Datenfolge von mit hoher Geschwindigkeit aufeinander folgenden Daten, erzeugt wird. Im Hochgeschwindigkeitsdatenstring sind die Outputs 30A bis 37A seriell angeordnet. Überdies empfängt die Multiplex- M-Sequenz-Code-Erzeugungs-Schaltung 2 die Outputs 31A bis 37A der DFFs 30-2 bis 30-8, womit der nächste Rechenvorgang durchgeführt wird, um einen neuen Satz Outputs 2A bis 2H zu erzeugen.

Fig. 5 zeigt ein weiteres Beispiel der M-Sequenz-Code- Generierungs-Schaltung die nicht zur Erzeugung von zu multiplexenden Multiplex-Code-Sequenzen sondern zur Erzeugung eines seriellen Datenstrings ausgebildet ist. In der Schaltung gemäß Fig. 5 ist eine Exklusiv-ODER- Schaltung 22 und DFFs 23-1 bis 23-m vorgesehen, die als Antwort auf ein Taktsignal 20 hin einen seriellen Output 21 erzeugen.

Alle DFFs 23-1 bis 23-m sind zusammengesetzt, um ein Schieberegister mit "m" Stufen zu bilden; und ein Output

Unter Einsatz der weiter oben aufgeführten Gleichung (1) können die oben beschriebenen "n" Code-Sequenzen folgendermaßen umgeschrieben:

Dies bedeutet, daß eine besondere Schaltung zum Berechnen eines zukünftigen Outputs eines jeden DFF zu einem künftigen Zeitpunkt der "n" Takt-Impulse nach dem jetztigen Zeitpunkt eintritt, erforderlich sein sollte.

Als Beispiel für eine solche Schaltung ist eine Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 gemäß Fig. 6 vorgesehen, wobei diese Schaltung eine Datenlänge von "2⁷-1" aufweist.

Die Schaltung 2 gemäß Fig. 6 umfaßt Exklusiv-ODER- Schaltungen 220 bis 227. Sieben Inputs 31B bis 37B an der Schaltung 2 korrespondieren jeweils mit Outputs Q₂ (t) bis Q₈ (t) der DFFs 30-2 bis 30-8 in Fig. 3. Die Outputs 2A bis 2H, also die Ergebnisse der von der Schaltung 2 in Fig. 6 ausgeführten Verknüpfung stellen des DFF 23-1 wird über die Exklusiv-ODER-Schaltung 22 zum DFF 23-m zurückgeführt. Die DFFs 23-1 bis 23-m sind vom Ausgang "21" bis zum Eingang "20" seriell durchnumeriert. Dabei ist ein Output (=Ausgabe) eines bestimmten DFF 23-j zu einem bestimmten Zeitpunkt "t" durch "Q_j (t)" repräsentiert, während ein Output des DFF 23-j im nächsten Zeitpunkt "t+1", also um einen Takt-Impuls später als der Zeitpunkt "t" durch "Q_j (t+1)" repräsentiert wird. Aufgrund der Funktion des Schieberegigisters kann die Beziehung zwischen ihnen folgendermaßen dargestellt werden:

Q_j+1 (t+1) = Q_j (t) (1)

Wenn zwei Inputs (=Eingabesignale) an der Exklusiv-ODER- Schaltung 22 durch "Q₁ (t)" und "Q_i (t)" dargestellt werden, kann ein Output (=Ausgangssignal) "Q_m (t+1)" des DFF 23-m folgendermaßen dargestellt werden:

Q_m (t+1) = Q₁ (t)* Q_i (t) (2)

wobei das Symbol "*" eine Exklusiv-ODER-Operation darstellt.

Damit werden mehrere Code-Sequenzen, die aus Q₁ (t), Q₁ (t+1), . . . , bestehen als serieller Output 21 ausgegeben. Um den seriellen Output 21 für das Multiplexen einzusetzen sollte der serielle Output 21 einem parallelen Auslesevorgang unterworfen werden. Im allgemeinen sind "n" Code-Sequenzen erforderlich für das Multiplexen von "n : 1", wobei "n" eine natürliche Zahl größer 1 ist und die "n" Code-Sequenzen folgendermaßen bezeichnet werden:
die Outputs der DFFs 30-1 bis 30-8 zu einem nächsten Zeitpunkt also Q₁ (t+8) bis Q₈ (t+8) dar.

Im folgenden werden die Operationen der Schaltung gemäß Fig. 3 detailliert mit Bezug auf das Ablaufdiagramm in Fig. 4 beschrieben. Fig. 4 zeigt Kurvenverläufe des Taktsignals 6, des Steuersignals 9, des Taktsignals 10A und der Taktsignale 1A bis 1C sowie Datenanordnungen der Outputs 30A bis 37A und 2A bis 2H und des seriellen Outputs 7. Jeder dieser Outputs besteht aus einer Sequenz (also Abfolge) von Codes. Z.B. besteht der Output 30A aus einer Sequenz von Codes "1", "9", "17", . . . ; und der Output 2A besteht aus einer Sequenz von Codes "9", "17", "25", . . . .

Der Frequenzteiler in Fig. 3 ist beispielsweise als Abwärtszähler ausgebildet. Der serielle Output 7 der Multiplexer-Schaltung 5 wird durch serielles Anordnen der Codes der Outputs 30A bis 37A der DFFs 30-1 bis 30-8 gebildet.

Genauer ausgedrückt tritt jeder Code des Outputs 30A im seriellen Output 7 während eines Zeitraums auf, in dem die Taktimpulse 1A bis 1C alle auf "HIGH" stehen; jeder Code des Outputs 31A tritt im seriellen Output 7 in einem Zeitraum auf, in welchem das Taktsignal 1A auf "LOW" steht, aber die Taktsignale 1B und 1C auf "HIGH" stehen; . . . ; und jeder Code des Outputs 37A tritt im seriellen Output 7 in einem Zeitraum auf, in welchem alle Taktsignale 1A bis 1C auf "LOW" stehen.

Fig. 4 zeigt, daß die Outputs 30A bis 37A der DFFs 30-1 bis 30-8 jeweils mit dem Beginn des Timing-Signals "A" des Taktsignals 1C auf die durch die Bezugszeichen "1" bis "8" dargestellten Codes gesetzt sind. Diese Codes "1" bis "8" werden bis zu einem nächsten mit der Vorderflanke timenden (also die zeitliche Abfolge steuernden) Timing-Signals "B" des Taktsignals 1C beibehalten. In einem Zeitraum zwischen dem Beginn der Timing-Signale A und B erzeugt die Multiplex-M-Sequenz- Code-Erzeugungs-Schaltung 2 einen Satz Outputs 2A bis 2H, die auf den Outputs 31A bis 37A der DFFs 30-2 bis 30-8 basieren, sodaß die erzeugten Outputs 2A bis 2H Codes sind, die jeweils durch die Nummern "9" bis "16" dargestellt werden.

Beim mit der Vorderflanke des Signals timenden (=Zeitablaufsteuernden) B des Signals 1C empfangen die DFFs 30-1 bis 30-8 die Outputs 2A bis 2H die von der Multiplex-M-Sequenz -Code-Erzeugungs-Schaltung 2 erzeugt werden, und die gerade auf die Codes "9" bis "16" gesetzt sind, sodaß die korrespondierenden Outputs 30A bis 37A jeweils auf die Codes "9" bis "16" gesetzt werden. Damit werden jedes Mal, wenn die Vorderflanke des Taktsignals 1C an den DFFs 30-1 bis 30-8 ankommt die oben erwähnten Vorgänge wiederholt.

In Fig. 4 ist der Wert des Kontrollsignals 9, das normalerweise auf "HIGH" gesetzt ist zu einem Zeitpunkt "t" auf den Pegel "LOW" gesetzt. Während eines Zeitraumes "T" der im Moment "t" beginnt, wird der Wert des Steuersignals 9 auf "LOW" gehalten. In der Zeit "T" mit niedrigem Wert des Steuersignals 9 blockiert das UND- Gatter 10 die Übertragung des Taktsignales 6. Der Zeitraum "T" korrespondiert zu einer Periode in der Impulsfolge des Taktsignales 6. Deshalb fehlt verglichen mit dem Taktsignal 6 dem Taktsignal 10A eine Periode der Impulsfolge zur Zeit "T". Folglich sind alle Taktsignale 1A bis 1C die basierend auf dem Taktsignal 10A vom Frequenzteiler 1 erzeugt werden, um eine Periode des Taktsignales 6 verzögert.

Die oben erwähnte Verzögerung tritt zu einem Zeitpunkt auf, zu dem alle Taktsignale 1A bis 1C auf "LOW" stehen. Zu diesem Zeitpunkt erscheint im seriellen Output 7 der Multiplexer-Schaltung 5 der Output 37A, der gerade auf den Code "16" gesetzt ist. Damit wird der Output 37A der gerade auf den Code "16" gesetzt ist um eine Periode des Taktsignales 6 verzögert. In anderen Worten ist der serielle Output 7 einer Einbit-Verschiebung unterworfen.

Wie oben beschrieben wird in der M-Sequenz-Code- Generierschaltung mit der Multiplex-M-Sequenz-Code- Erzeugungs-Schaltung 2 und DFF-Einheit 3 eine Einbit- Verschiebung durchgeführt, indem vorübergehend Über tragung des Taktsignales 6 verhindert wird. Normalerweise ist das Taktsignal 6 eine Hochgeschwindig keitsimpulsfolge; daher sollte das UND-Gatter 10 mit hoher Geschwindigkeit arbeiten. Überdies sollte das UND- Gatter 10 derart kontrolliert werden, daß die Fehlfunktion nicht im Frequenzteiler 1 auftritt. In anderen Worten sollte, wenn die Frequenz des Taktsignales 6 höher wird, die Arbeitsgeschwindigkeit des Schaltelements, das basierend auf dem Taktsignal 6 arbeitet, erhöht werden. Deshalb besteht bei der herkömmlichen Technologie das Problem, daß das Arbeiten mit hoher Geschwindigkeit nicht ermöglicht werden kann, ohne das Hochgeschwindigkeitsschaltelement zu verwenden und ohne komplizierte Timing-Steuerung (=Zeitablaufsteuerung) einzusetzen.

Eine Aufgabe der vorliegenden Erfindung ist es, eine M- Sequenz-Code-Generierschaltung zu schaffen, die eine Ein bit-Verschiebung in einer gemultiplexten Codesequenz durchführen kann ohne die Hochgeschwindigkeitsschaltelemente zu verwenden und ohne eine Hochpräzisionszeitablaufsteuerung einzusetzen.

Diese Aufgabe wird durch den Anspruch 1 gelöst.

Eine erfindungsgemäße M-Sequenz-Code-Generierschaltung umfaßt einen Frequenzteiler, eine Multiplex-M-Sequenz- Code-Erzeugungs-Schaltung, eine Vielzahl von D-Flip- Flops, eine Auswählschaltung und eine Multiplexer- Schaltung. Der Frequenzteiler empfängt als Input ein Eingangssignal, und erzeugt ein Taktsignal, dessen Frequenz niedriger ist als diejenige des Eingangstaktsignals. Die Multiplex-M-Sequenz-Code- Erzeugungs-Einheit erzeugt Multiplex-Code-Sequenzen, die auf den Outputs der D-Flip-Flops außer ihrem ersten basieren. Alle Outputs der D-Flip-Flops, die basierend auf dem Zeitsignal arbeiten, werden von der Multiplexer- Schaltung gemultiplext, sodaß gemultiplexte Codesequenzen geschaffen werden.

In einem normalen Betriebsmodus werden die Multiplex- Codesequenzen durch die Wählschaltung ausgewählt und in die D-Flip-Flops eingegeben. In einem Bit-Verschiebungs- Modus wählt die Wählschaltung einen letzten der Outputs der D-Flip-Flops zusammen mit den Multiplex-Code- Sequenzen außer ihrer letzten aus, wobei alle ausgewählten in die D-Flip-Flops eingeben werden. Die erzeugten Multiplex-Code-Sequenzen werden in ihrem Wert bei jeder führenden Flanke des Taktsignales verändert; und der Bit-Verschiebemodus tritt alle zwei Perioden des Taktsignales auf.

Die Erfindung erlaubt zuverlässig ohne Einsatz eines Hochgeschwindigkeitsschaltelementes eine zeitliche Verschiebung einer Code-Sequenz um z. B. einen Output.

Weitere Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung einiger Ausführungsbeispiele anhand der Zeichnung. Dabei zeigt:

Fig. 1 ein Blockdiagramm das eine Konfiguration einer M-Sequenz-Code-Generier-Schaltung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt,

Fig. 2 ein Zeitdiagramm, das in der Schaltung gemäß Fig. 1 verwendete Signale und Daten zeigt,

Fig. 3 ein Blockschaltbild das ein Beispiel der Konfiguration der M-Sequenz-Code-Generier- Schaltung zeigt,

Fig. 4 ein Zeitdiagramm, das die von der Schaltung gemäß Fig. 3 erzeugten Signale und Daten zeigt,

Fig. 5 ein Blockdiagramm, das ein weiteres Beispiel der M-Sequenz-Code-Generier- Schaltung zeigt und

Fig. 6 ein Schaltbild, das einen internen Aufbau der Mulitplex-M-Sequenz-Code-Erzeugungs- Schaltung zeigt.

Fig. 1 ist ein Blockschaltbild das einen Aufbau einer M- Sequenz-Code-Generier-Schaltung gemäß einer Ausführung der vorliegenden Erfindung zeigt. In Fig. 1 werden die Teile, die äquivalent mit denen in Fig. 3 sind mit den gleichen Bezugszeichen versehen; daher wird deren detaillierte Beschreibung manchmal weggelassen. Die Schaltung gemäß Fig. 1 umfaßt den Frequenzteiler 1, die Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2, die DFF- Schaltung 3, eine Wählschaltung 4 und die Multiplex- Schaltung 5. Wie oben beschrieben umfaßt die DFF-Einheit 3 die DFFS 30-1 bis 30-8. Überdies besteht die Auswählschaltung 4 aus acht Auswählelementen 40-1 bis 40- 8, wobei jedes Auswählelement einen seiner zwei Eingänge auswählt.

Der Frequenzteiler 1 in Fig. 1 empfängt direkt das Taktsignal 6, um die oben erwähnten Taktsignale 1A, 1B und 1C zu erzeugen, welche von der Multiplexer-Schaltung 5 verwendet werden. Die DFFs 30-1 bis 30-8 arbeiten alle basierend auf dem Taktsignal 1C.

Das Auswählelement 40-1 empfängt den Output 2A und den Output 37A des DFF 30-8; das Auswählelement 40-2 empfängt den Output 2B und den Output 2A; das Auswählelement 40-3 empfängt die Outputs 2C und 2B; das Auswählelement 40-4 empfängt die Outputs 2D und 2C; das Auswählelement 40-5 empfängt die Outputs 2E und 2D; das Auswählelement 40-6 empfängt die Outputs 2F und 2E; das Auswählelement 40-7 empfängt die Outputs 2G und 2F; und das Auswählelement 40-8 empfängt die Outputs 2H und 2G. Alle Auswählelemente 40-1 bis 40-8 wählen einen ihrer zwei Inputs "A" und "B" als Antwort auf das Auswählsignal 8 hin aus.

Im normalen Betriebsmodus wählen die Auswählelemente 40-1 bis 40-8 ihren gleichen Input "A"; in anderen Worten wählen die Auswählelemente 40-1 bis 40-8 jeweils die Outputs 2A bis 2H, welche dann an die DFFs 30-1 bis 30-8 als Outputs 40A bis 47A übergeben werden. Die DFFs 30-1 bis 30-8 führen die re-Timing-Operationen (also erneuten Takt-Steuerungsoperationen) unter Verwendung des Taktsignales 1C jeweils an den Outputs 40A bis 47A der Auswählelemente 40-1 bis 40-8 aus, um so die Outputs 30A bis 37A zu produzieren.

Die Outputs 30A bis 37A der DFFs 30-1 bis 30-8 werden einer Parallel-Seriell-Wandlung durch die Multiplexer- Schaltung 5 unterworfen, durch welche der serielle Hochgeschwindigkeits-Output 7 erzeugt wird. Im seriellen Hochgeschwindigkeits-Output 7 der Multiplexer-Schaltung 5 sind die Outputs 30A bis 37A seriell angeordnet. Danach werden die Outputs 31A bis 37A der DFFs 30-2 bis 30-8 der Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 zur Durchführung der nächsten Verknüpfung zugeführt. Basierend auf diesen Outputs 31A bis 37A erzeugt die Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 einen nächsten Satz von Outputs 2A bis 2H, welche dann jeweils den Auswählelementen 40-1 bis 40-8 zugeführt werden.

Wenn die Einbit-Schiebeoperation durchgeführt wird, wird der für alle Auswählelemente 40-1 bis 40-8 ausgewählte Input durch das Auswahlsignal 8 in "B" gewandelt. Derart wählt das Auswählelement 40-1 den Output 37A des DFF 30-8, welcher dem DFF 30-1 als Output 40A zugeführt wird.

Überdies wählt das Auswählelement 40-2 den Output 2A der den DFF 30-2 als Output 41A zugeführt wird.

Entsprechend wird der vom Auswählelement 40-3 ausgewählte Output 2B dem DFF 30-3 als Output 42A zugeführt; der vom Auswählelement 40-4 ausgewählte Output 2C wird zum DFF 30-4 als Output 43A übertragen; der vom Auswählelement 40-5 ausgewählte Output 2D wird zum DFF 30-5 als Output 44A übertragen; der vom Auswählelement 40-6 ausgewählte Output 2E wird zum DFF 30-6 als Output 45A übertragen; der vom Auswählelement 40-7 ausgewählte Output F wird zum DFF 30-7 als Output 46A übertragen; und der vom Auswählelement 40-8 ausgewählte Output 2G wird zum DFF 30-8 als Output 47A übertragen. Dann führen die DFFs 30-1 bis 30-8 unter Verwendung des Taktsignales 1C die erneuten re-Timing-Operationen jeweils mit den Outputs 40A bis 47A der Auswählelemente 40-1 bis 40-8 durch. Danach wird die in Fig. 1 gezeigte Schaltung in den normalen Betriebs-Modus (=Betriebszustand) zurückgeführt, sodaß der, für alle Auswählelemente 40-1 bis 40-8 ausgewählte Input in "A" umgewandelt wird.

Wie oben beschrieben startet die Schaltung nach Fig. 1 diese Operationen erneut für den Normal-Modus nachdem die Codes, die einer Einbit-Verschiebung unterworfen wurden, von den DFFs 30-1 bis 30-8 gesetzt worden sind. Das Ergebnis ist, daß der gemultiplexte Output 7 der Multiplexer-Schaltung 5 einer Einbit-Verschiebung unterworfen wird. Das Auswählsignal 8, das zum Durchführen der Einbit-Verschiebung verwendet wird, weist eine Pulsweite auf, die zu einer Periode des Taktsignales 1C korrespondiert. Da die Periodendauer des Auswählsignals 8 viermal so groß ist wie die Periodendauer des Taktsignales 1A kann die Ausführungsform die Einbit-Verschiebung mit einem derartigen Niedriggeschwindigkeitssignal durchführen.

Der genaue Aufbau der Multiplex-M-Sequenz-Code- Erzeugungs-Schaltung 2 wird in Fig. 6 gezeigt. Wie oben beschrieben umfaßt diese Schaltung 2 die Exklusiv-ODER- Schaltungen 220 bis 227, die miteinander wie in Fig. 6 gezeigt verknüpft sind. Überdies empfängt der Eingang 31B den Output 31A des DFF 30-2; der Eingang 32B empfängt den Output 32A des DFF 30-3; der Eingang 33B empfängt den Output 33A des DFF 30-4; der Eingang 34B empfängt den Output 34A des DFF 30-5; der Eingang 35B empfängt den Output 35A des DFF 30-6; der Eingang 36B empfängt den Output 36A des DFF 30-7; und der Eingang 37B empfängt den Output 37A des DFF 30-8. Überdies erzeugen die Exklusiv- ODER-Schaltungen 220 bis 227 jeweils die Outputs 2A bis 2H. Im folgenden werden die Operationen der in Fig. 1 gezeigten Schaltung detailliert mit Bezug auf ein Zeitdiagramm in Fig. 2 beschrieben. Fig. 2 zeigt die Kurvenverläufe der Taktsignale 6, 1A bis 1C und des Auswählsignals 8 sowie die Abfolge von Daten für die Outputs 30A bis 37A, 2A bis 2H, 40A bis 47A und 7.

Fig. 4 zeigt, daß bei einem mit der Vorderflanke zeitsteuernden (=timenden) A des Taktsignales 1C die Outputs 30A bis 37A der DFFs 30-1 bis 30-8 jeweils auf den Codes "1" bis "8" stehen. Diese Codes "1" bis "8" werden gehalten bis zum nächsten mit der Vorderflanke zeitsteuernden B des Taktsignales 1D. Basierend auf den Outputs 31A bis 37A der DFFs 30-2 bis 30-8, erzeugt die Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 die Outputs 2A bis 2H die jeweils beim mit der Vorderflanke zeitsteuernden A auf die Codes "9" bis "16" gesetzt werden.

Dank des Auswählsignals 8 wählen alle Auswählelemente 40- 1 bis 40-8 den gleichen Input "A", sodaß die Output 2A bis 2H der Multiplex-M-Sequenz-Code-Erzeugungs-Schaltung 2 jeweils zu den DFFs 30-1 bis 30-8 als Outputs 40A bis 47A übertragen werden. Daher werden die Outputs 40A bis 47A jeweils nach dem mit der Vorderflanke zeitsteuernden A auch die Codes "9" bis "16" gesetzt. Beim nächsten mit der Vorderflanke zeitsteuernden B des Taktsignales 1C geben die DFFs 30-1 bis 30-8 diese Outputs 40A bis 47A der Auswählelemente 40-1 bis 40-8 ein, sodaß ihre Outputs 30A bis 37A in die Codes "9" bis "16" umgewandelt werden.

Nun erzeugt basierend auf den Outputs 31A bis 37A der DFFs 31-2 bis 30-8 die Multiplex-M-Sequenz-Code- Erzeugungs-Schaltung 2 die Outputs 2A bis 2H, die beim mit der Vorderflanke zeitsteuernden B des Taktsignals 1C auf die Codes "17" bis "24" gesetzt werden. Bei diesem Timing wählen dank des Auswählsignals 8 alle Auswählelemente 40-1 bis 40-8 den gleichen Input "B". So wählt das Auswählelement 40-1 den Output 37A des DFF 30- 8, der an das DFF 30-1 als Output 40A übertragen wird; und die Auswählelemente 40-2 bis 40-8 wählen jeweils die Outputs 2A bis 2H aus, die an die DFFs 30-2 bis 30-8 als die Outputs 41A bis 47A übertragen werden. Beim mit der Vorderflanke zeit-steuernden B werden diese Outputs 40A bis 47A jeweils auf die Codes "16" bis "23" gesetzt.

Deshalb werden beim nächsten mit der Vorderflanke zeitsteuernden C des Taktsignales 1C die Outputs 30A bis 37A der DFFs 30-1 bis 30-8 in die Codes "16" bis "23" umgewandelt. Basierend auf den Outputs 31A bis 37A der DFFs 30-2 bis 30-8 erzeugt die Multiplex-M-Sequenz-Code- Erzeugungs-Schaltung 2 die Outputs 2A bis 2H, die im Augenblick auf den Codes "24" bis "31" stehen. Dank des Auswählsignals 8 wählen alle Auswählelemente 40-1 bis 40-8 den Input "A" sodaß die Inputs 2A bis 2H ausgewählt werden und an die DFFs 30-1 bis 30-8 als die Outputs 40A bis 47A übertragen werden. Beim mit der Vorderflanke zeitsteuernden C werden jene Outputs 40A bis 47A jeweils auf die Codes "24" bis "31" gesetzt.

Bei einem nächsten mit der Vorderflanke zeitsteuernden D des Taktsignals 1C geben die DFFs 30-1 bis 30-8 die Outputs 40A bis 47A der Auswählelemente 40-1 bis 40-8 ein, um so die Outputs 30A bis 37A zu erzeugen, welche auf die Codes "24" bis "31" gesetzt werden.

Die Outputs 30A bis 37A der DFFs 30-1 bis 30-8, die wie eben beschrieben in Codes umgewandelt werden, werden von der Multiplexer-Schaltung 5 gemultiplext. Damit weist der serielle, gemultiplexte Output 7 eine Sequenz von Codes auf, die folgendermaßen aussehen:
1,2,3 . . . 15,16, 16,17,18 . . .

Kurz ausgedrückt wird die Einbit-Verschiebung ausgeführt.

Im übrigen ist das Auswählsignal 8, das verwendet wird, um die Einbit-Verschiebung zu realisieren, verglichen mit dem Taktsignal 6 von niederer Frequenz. Deshalb erfordert die vorliegende Ausführungsform nicht den Einsatz von Hochgeschwindigkeitsgattern. Daher sind keine komplizierten Anpassungen an sie erforderlich.

Die vorliegende Ausführungsform ist so entwickelt, daß die 8-fache Geschwindigkeit der Übertragung der Codes durch Verwendung des "8 : 1"-Multiplexing erreicht wird. Jedoch ist die vorliegende Erfindung nicht auf die dargestellte Ausführungsform beschränkt. Die vorliegende Erfindung kann leicht auf jede Art von M-Sequenz-Code- Generierungs-Schaltung angewandt werden, in welcher "n"- fache Geschwindigkeit durch Anwendung von "n:1"- Multiplexing erzielt wird.

Schließlich sind die Konfiguration und Anordnung der Schaltelemente die in der vorliegenden Erfindung einsetzbar sind nicht auf diejenigen in der Ausführungsform nach Fig. 1 beschränkt.

Da diese Erfindung in unterschiedlichen Ausbildungen ohne Abweichen vom Prinzip der ihr zugrundeliegenden essentiellen Merkmale eingesetzt werden kann, ist die vorliegende Ausführungsform als Veranschaulichung und nicht als Beschränkung zu betrachten, da der Schutzbereich der Erfindung nur durch die beiliegenden Ansprüche und nicht durch die Beschreibung definiert wird und alle Abwandlungen innerhalb der Anforderungen und Grenzen der Ansprüche oder Äquivalenzen dieser Anforderungen und Grenzen sind deshalb als von den Ansprüchen abgedeckt anzusehen.

Claims

1. M-Sequenz-Code-Generierungs-Schaltung, die
eine Frequenzteiler-Einrichtung (1) zur Durchführung einer Frequenzteilungs-Operation bei einem Input-Taktsignal (6) zur Erzeugung mindestens eines Taktsignals (1C) mit einer niedrigeren Frequenz als das Input-Taktsignal,
eine Schalteinrichtung (3) zum Weiterschalten von daran anliegenden Inputs als Antwort auf das Taktsignal um so daran anliegende Outputs (30A bis 37A) zu erzeugen,
eine Multiplex-M-Sequenz-Code-Erzeugungs- Einrichtung (2) zur Erzeugung von Multiplex-Code- Sequenzen (2A bis 2H) und zwar basierend auf den Outputs der Schalteinrichtung außer der ersten Schalteinrichtung (30A)
eine Multiplex-Einrichtung (5) zum multiplexen der Outputs der Schalteinrichtung zur Erzeugung einer gemultiplexten Codesequenz und
eine zwischen der Multiplex-M-Sequenz-Code- Erzeugungs-Einrichtung und der Schalteinrichtung angeordnete Auswähleinrichtung (4), die im Normal- Modus zum Auswählen der Multiplex-Code-Sequenzen dient, sodaß die Multiplex-Code-Sequenzen als Input an der Schalteinrichtung anliegen, während in einem Bit-Verschiebungs-Modus die Auswähleinrichtung einen letzten (37A) der Outputs der Schalteinrichtung zusammen mit den Multiplex-Code-Sequenzen außer der letzten Multiplex-Code-Sequenz (2H) auswählt, wobei alle ausgewählten als Input in die Schalteinrichtung eingegeben werden,
wodurch die erzeugten Multiplex-Code-Sequenzen in ihrem Wert bei jedem Timing mit der Vorderflanke des Taktsignales verändert werden, umfaßt.

2. M-Sequenz-Code-Generierungs-Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schalteinrichtung mehrere D-Flip-Flops (30-1 bis 30-8) umfaßt und die Auswähleinrichtung mehrere Auswählelemente (40-1 bis 40-8) umfaßt.

3. M-Sequenz-Code-Generierungs-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Bitverschiebe-Modus für die Auswählelemente als Antwort auf ein Auswählsignal (8) aktivierbar ist, das basierend auf dem Taktsignal erzeugt wird.

4. M-Sequenz-Code-Generierungs-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Multiplex-M-Sequenz-Code-Erzeugungs- Einrichtung logische Operationen mit den Outputs der Schalteinrichtung außer mit dem ersten Output durchführt, um die Multiplex-Code-Sequenzen zu erzeugen, die im Wert verglichen mit den davor erzeugten Multiplex-Code-Sequenzen verändert sind.

5. M-Sequenz-Code-Generierungs-Schaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Anzahl der erzeugten Multiplex-Code- Sequenzen gleich "8" ist, sodaß die Frequenz des durch die Frequenzteiler-Einrichtung erzeugten Taktsignales auf ein Achtel der Frequenz des Eingangstaktsignales gesetzt wird.