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Schaltungsanordnung zur ständigen Kontrolle des Schaltzustandes eines
bistabilen Schalters Die Erfindung betrifft eine Schaltungsanordnung zur ständigen
Kontrolle des Schaltzustandes eines über mehrere asynchron zuführbare Eingangssignale
schaltbaren, bistabilen Schalters, der bei etwa gleichzeitigem Wechsel der Eingangs
signale nur ein Restsignal empfängt und deshalb während einer gewissen Zeitdauer
in einem instabilen, zwischen dem Ein- und Aus-Zustand liegenden Schaltzustand verharrt.
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Mit der Erhöhung der Arbeitsgeschwindigkeit von Rechenanlagen kann
die Zeit, die ein bistabiler Schalter benötigt, um von einem Schaltzustand in den
anderen Schaltzustand überzugehen, nicht länger vernachlässigt werden.
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Es kann aber ausserdem geschehen, daß ein normalerweise sehr schnell
umschaltender, bistabiler Schalter unter bestimmten Voraussetzungen während einer
im Verhältnis zur Arbeitsgeschwindigkeit der Rechenanlage grossen Zeitdauer in einem
instabilen Zustand gehalten wird. Das Auftreten
dieser Instabilität
kann in Anlagen, die eine verhältnismässig geringe Arbeitsgeschwindigkeit aufweisen
oder die in Synchronbetrieb arbeiten, vernachlässigt oder relativ einfach unschädlich
gemacht werden, ahne daß die Arbeitsgeschwindigkeit insgesamt wesentlich verringert
wird. In Hochgeschwindigkeits-Rechen anlagen mit Asynchronbetrieb jedoch, kann diese
Instabilität ein wesentliches Problem, insbesondere hinsichtlich der Zuverlässigkeit,
darstellen.
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Ein Problem dieser Art sei an einem typischen Beispiel erläutert.
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Am Eingang eines bistabilen Schalters befindet sich ein UND-Gatter
dem zwei asynchrone Eingangs signale zugeführt werden. Daß es sich um asynchrone
Eingangs signale handelt, bedeutet, daß sie zeitlich unabhängig voneinander von
einem Pegel zum anderen Pegel wechseln können. Unter dem Gesichtspunkt der Wahrscheinlichkeit
kann angenommen werden, daß die beiden Eingangs signale normalerweise zu ausreichend
unterschiedlichen Zeiten wechseln, so daß am Ausgang des bistabilen Schalters nach
einer im Schaltungsaufbau selbst begründeten Verzögerungszeit ein logisch richtiger
Ausgangswert erscheint. Es kann aber eine, wenn auch geringe Wahrscheinlichkeit
nicht ausgeschlossen werden, daß zwei an das UND-Gatter angelegte Eingangssignale
mit einem so geringfügigen Zeitunterschied von einem Pegel zum anderen Pegel wechseln,
so daß nur ein Rest,siignal an den Eingang des bistabilen Schalters gelangt. Dieses
Restsignal
kann bewirken, daß der Schalter in einem zwischen dem
Ein- und Aus-Zustand liegenden instabilen Zustand verharrt und zwar für einen Zeitraum,
der wesentlich länger ist als die normale, durch die Schaltung bewirkte Verzögerungszeit.
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Diese Instabilität tritt beispielsweise bei rückgekoppelten, bistabilen
Schaltkreisen auf, wenn das dem Eingang zugeführte Restsignal lediglich eine Grösse
aufweist, die eine Verstärkung I des Schaltkreises bewirkt. Der instabile Zustand
wird dann solange aufrecht erhalten, bis beispielsweise eine Störung oder änderung
der Verstär-1 und eintritt. Eine Folge der länger als üblich andauernden Instabilität
ist ein instabiler Ausgangswert des bistabilen Schalters, was in anschliessenden
logischen Schaltkreisen zu Fehlern führen kann.
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Ein möglicher Weg, die genannten Schwierigkeiten zu beseitigen, kann
darin bestehen, daß die Weiterübertragung des Ausgangssignals des Schalters in jedem
Falle für eine solche Zeitdauer unterdrückt wird, in der eine endgültige Stabilisierung
des Schalters mit Sicherheit angenommen werden kann. Dieser Lösu lgsweg verhindert
zwar, daß durch die Instabilität bewirkte Fehler weiter übertragen werden, er ist
aber trotzdem praktisch unbrauchbar, da die lange Verzögerungszeit bis zur Stabilisierung
des Schalters auch in Kauf zu nehmen ist, wenn überhaupt keine Instabilität aufgetreten
ist. Da Instabilitäten nur äusserst selten auftreten, wäre die Umschaltgeschwindigkeit
des Schalters selbst und damit die Arbeitsgeschwindigkeit der Anlage, in der derartige
Schalter eingesetzt sind, unvertretbar niedrig.
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Der Erfindung liegt die Aufgabe zugrunde, einen Weg anzugeben, wie
praktisch ohne Zeitverlust trotz gelegentlich auftretender Instabilitäten bei bistabilen
Schaltern und damit in asynchron betriebenen Rechenanlagen höchste Zuverlässigkeit
erzielt werden kann.
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Gemäss der Erfindung wird eine Schaltungsanordnung zur ständigen Kontrolle
des Schaltzustandes eines über mehrere asynchron zuführbare Eingangs signale schaltbaren,
bistabilen Schalters derart vorgeschlagen, daß am Ausgang des Schalters ein erster
Schwellwertschalter mit einem zwischen den Pegeln des instabilen Zustandes und des
Ein-Zustandes liegenden oberen Schwellwert und ein zweiter Schwellwertschalter mit
einem zwischen den Pegeln des instabilen Zustandes und des Aus-Zustandes liegenden,
unteren SchWellwert angeordnet ist, so daß ein stabiler Schaltzustand signalisiert
wird, wenn beide Schwellwertschalter ein- oder ausgeschaltet sind, und ein- instabiler
Schaltzustand signalisiert wird, solange nur der zweite Schwellwertschalter eingeschaltet
ist.
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Insbesondere wird vorgeschlagen, daß der Ausgang des ersten Schwellwertschalters
den Ausgang des bistabilen Schalters bildet und gleichzeitig über einen Inverter
mit einem Eingang eines UND-Gatters verbunden ist, dessen anderer Eingang am Ausgang
des zweiten Schwellwertschalters liegt. Auf diese Weise lässt sich am Ausgang des
Und-Schalters ein nur während der Dauer einer Instabilität auftretendes, die Weiterübertragung
des
Ausgangssignals des bistabilen Schalters sperrendes Blockiersignal erzeugen.
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Weitere Einzelheiten und Merkmale der Erfindung ergeben sich aus der
nachfolgenden Beschreibung in Verbindung mit der Zeichnung.
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In der Zeichnung zeigen: Figur 1 das Blockschaltbild eines gebräuchlichen
bistabilen Schalter, dessen Eingangssignale über ein UND-Gatter zugeführt werden,
Figuren 2 bis 4 Zeitdiagramme des normalen und des instabilen Betriebes des bistabilen
Schalters der Figur 1, Figur 5 eine Anwendung der Erfindung in einem Steuerregister
und Figur 6 das Zeitdiagramm eines typischen Beispiels einer im Steuerregister der
Fig. 5 auftretenden Schalter instabilität.
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Zunächst sei der bekannte bistabile Schalter gemäss Figur 1 betrachtet,
anhand dessen, das Problem der Instabilität gezeigt wird, das durch die Erfindung
gelöst wird.
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In bekannter Weise hat der bistabile Schalter K der Figur 1 Setz-
und Rückstelleingänge S und R. Dem Setzeingang des Schalters werden über ein UND-Gatter
10 Eingangssignale A und B zeitlich asynchron zugeführt, deren beide möglichen Pegel
einer logischen "I" oder einer logischen "ott zugeordnet sind.
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einer -Wenn am Ausgang des UND-Gatters 10 ein / logischen 12 entsprechendes
Ausgangssignal G erscheint, wird der bistabile Schalter K in seinen Er Zustand umgeschaltet
und am Schalterausgang erscheint ebenfalls eine logische "1". Ein dem Rückstelleingang
zugeführtes Rückstellsignal bringt den Schalter in den Aus-Zustand und am Schalterausgang
erscheint eine logische "0"0 In Figur 2 ist der normale Ablauf einer Umschaltung
des Schalters in den Ein-Zustand dargestellt. Dabei liegen die Eingangs signale
A und B zeitlich so, daß das Ausgangssignal G des UND-Gatters 10 eine eindeutige
logische "1" kennzeichnet und somit den bistabilen Schalter K mit der üblichen zeitlichen
Verzögerung in den Ein- Zustand ums chaltet.
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Figur 3 illustriert denselben Fall, bei dem die beiden Eingangs signale
A und B nahezu gleichzeitig zu entgegengesetzten Pegelwerten übergehen. Am Ausgang
des UND-Gatters 10 erscheint somit lediglich noch ein Restsignal G, das weder eine
logische "1" noch eine logische "0" kennzeichnet, da der Signalpegel irgendwo zwischen
beiden Werten
liegt. Erreicht das Restsignal einen Pegel, der eine
Verstärkung 1 des Schalters bewirkt, so verharrt der Schalter während einer unbestimmten
Zeitdauer in einer zwischen dem Ein- und dem Aus-Zustand liegenden, instabilen Schaltlage
bis er schliesslich endgültig in den Ein- oder Aus-Zustand gelangt. Dieser Vorgang
ist der Kurve K in Figur 3 und der entsprechenden, vergrössert herausgezeichneten
Kurve K in Figur 4 zu entnehmen. Wie bereits erwähnt, kann die unbestimmte Dauer
der Schalterinstabilität viel grösser als die normale Verzögerungszeit des Schalters
sein. Es ist offensichtlich, daß die Instabilität die Ursache von Fehlerquellen
sein kann.
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Anhand des in Figur 5 dargestellten Steuerregisters wird gezeigt,
wie das Problem der Instabilität erfindungsgemäss gelöst wird. Das Zeitdiagramm
der Figur 6 zeigt den Zusammenhang zwischen den im Steuerregister auftretenden Signalen.
Ein typischer Anwendungsfall des Steuerregisters der Figur 5 besteht darin, zeitlich
asynchron erscheinende Aufrufsignale S1, S2, S3 und S4 zugeordneter Eingabe/ Ausgabe-Einheiten
zu gruppieren und sie in geeigneter Weise einer nicht dargestellten Vorranglogik
zuzuführen. Das gezeigte Steuerregister kann lediglich 4 Signale verarbeiten, selbstverständlich
kann die Anordnung erweitert werden.
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Lässt man zunächst die Erfindung ausser acht, so besteht die Wirkungsweise
der Steuerschaltung gemäss Figur Figur 5 darin daß zu ein r' bestimmten
Zeitpunkt
ein Auslösesignal E erscheint, das bewirkt, daß anliegende Aufrufsignal S1 bis S4
über zugeordnete UND-Gatter 15 bistabile Schalter K1 bis K4 setzen können.
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Sobald wenigstens einer der Schalter K1 bis K4 gesetzt ist, wird auf
Leitung 17 ein Störsignal erzeugt, das die UND-Gatter 15 sperrt und dadurch zu einem
späteren Zeitpunkt erscheinende Aufrufsignal daran hindert, den Schaltzustand der
Schalter K1 bis K4 zu verändern. Die Schaltzustände der Schalter bilden dann eine
Aufrufgruppe nach.
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Beispielsweise kann dem Schalter K1 der höchste Vorrang zugeordnet
sein, dem die folgenden Schalter K2 bis K4 nachgeordnet sind. Befinden sich somit
sämtliche Schalter im Ein-Zustand, so erfolgt der Aufruf in der Reihenfolge K1,
K2, K3 und K4. Die Vorrangfolge wird dadurch erreicht, daß der invertierte Ausgang
des Schalters K1 mit jeweils einem Eingang der den Ausgängen der Schalter K2 bis
K4 zugeordneten UND-Gatter 25 verbunden ist, daß der invertierte Ausgang des Schalters
K2 mit jeweils einem Eingang der den Ausgängen der Schalter K3 und K4 verbunden
ist und daß der invertierte Ausgang des Schalters K3 mit einem Eingang des dem Schalter
K4 zugeordneten UND-Gatters 25 verbunden ist. Nach der Ausführung eines Aufrufs
wird der entsprechende Schalter rückgestellt und dadurch die Sperrung des UND-Gatters
25 des in der Vorrangfolge nächsten Schalters aufgehoben.
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Die Auswirkung der genannten Instabilität der Schalter auf das in
Figur 5 dargestellte Steuerregister ist dem Diagramm der Figur 6 zu entnehmen. Im
angenommenen Beispiel hat Signal S2 den Wert 1 und erzeugt ein Signal G2 mit dem
Wert 1, sobald das Auslösesignal E den Wert 1 erhält. Das Signal G2 am Ausgang des
zugeordneten UND-Gatters 15 schaltet den Schalter K2 in den Ein-Zustand. Sobald
sich Schalter K2 im Ein-Zustand befindet, wird über ODER-Gatter 30 und Inverter
35 auf Leitung 17 ein S signal erzeugt, das die UND-Gatter 15 sperrt.
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Wie jedoch der Figur 6 zu entnehmen ist, besteht die Möglichkeit,
daß Signal S1 gerade dann den Wert 1 erreicht, wenn das Sperrsignal auf Leitung
17 den Wert 0 erreicht. In diesem Fall würde am Ausgang des zugeordneten UND-Gatters
15 ein Restsignal G1 entstehen, das die anhand der Figur 4 beschriebene Instabilität
bewirken würde.
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Ohne die zusätzliche, erfindungsgemässe Anordnung entwickelt sich
infolge der Instabilität des Schalters K1 eine Schwierigkeit, die darin besteht,
daß Schalter Kl während seines instabilen Zustandes als im Aus-Zustand befindlich
erscheinen kann. In diesem Fall ist das dem Schalter K2 zugeordnete UND-Gatter 25
nicht gesperrt und es kann durch den Ein-Zustand des Schalters K2 ein Aufruf erfolgen.
Wenn vor Beendigung des durch den Ein-Zustand des Schalters K2 bewirkten de Aufrufs
der den höheren Vorrang aufweisen/Schalter Kl in den stabilen Ein-Zustand übergehen
sollte, dann würde das UND-Gatter 25 des Schalters
K2 plötzlich
gesperrt und der bereits begonnene Aufruf unterbrochen werden, so daß möglicherweise
Fehler verursacht werden würden.
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Weitere Fehlerquellen infolge des späten Umschaltens des Schalters
L1 in den Ein-Zustand könnten dadurch entstehen, daß der Aufruf aus Schalter L1
während des Aufrufs aus Schalter L2 erfolgt. Weitere Probleme als Folge der Instabilität
liegen für den Fachmann auf der Hand.
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Aus der Diskussion des der Erfindung zugrunde liegenden Problems anhand
der Figuren 2 bis 4 bietet sich für das Steuerregister der Figur 5 ein I,osuLlgsweg
an Di-t Weg besteht darin, die UND-Gatter 25 beginnend mit dem Umschalten eines
oder mehrerer Schalter in den Ein-Zustand für einen Zeitraum zu sperren, der länger
ist, als die Dauer der Instabilität sämtlicher Schalter unter ungünstigtten Voraussetzungen.
Zu diesem Zweck könnte beispielsweise im Steuerregister der Figur 5 an den Ausgang
des ODER-Gatters 30 ein Verzögerungskreis 40 angeschlossen werden, dessen Verzögerungszeit
mindestens der längsten Dauer der Instabilität entspricht und der über seinen Ausgang
42 die UND-Gatter 25 entsprechend lange sperrt. Zweifellos ist eine derartige Lösung
des Problems nicht erstrebenswert, da trotz des seltenen Auftretens einer Instabilität
die Arbeitsgeschwindigkeit des Systems ständig erheblich verlangsamt werden würde.
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Anhand des Steuerregisters gemäss Figur 5 wird nunmehr die Funktionsweise
der erfindungsgemässen Schaltungsanordnung zur ständigen Kontrolle des Schaltzustandes
eines bistabilen Schalters beschrieben, welche die aus der genannten instabilität
erwachsenden Schwierigkeiten vermeidet, ohne daß die Arbeitsgeschwindigkeit der
Gesamteinrichtung vermindert wird. Wie Figur 5 zeigt, ist der Ausgang eines jeden
Schalters K1, K2, K3 und K4 mit jeweils einem zugeordneten Schwellwertschalter H1,
H2, H3 und H4 mit einem oberen Schwellwert und jeweils mit einem zugeordneten Schwellwertschalter
L1, LZ, L3 und L4 mit einem unteren Schwellwert verbunden. Jeder der den unteren
Schwellwert aufweisenden Schwellwertschalter L1, L2, L3 und L4 liefert ein einer
logischen "I'l entsprechendes Ausgangssignal, wenn das Ausgangssignal des zugeordneten
bistabilen Schalters iiber dem in Figur 4 eingezeichneten unteren Schwellwert liegt,
und ein einer logischen "0" entsprechendes Ausgangssignal, wenn das Ausgangs signal
des zugeordneten Schalters unter deinunteren Schwellwert liegt. Jeder der den oberen
Schwellwert aufweisenden Schwellwertschalter H1, H2, H3, und H4 liefert ein einer
logischen "1" entsprechendes Ausgangssignal, wenn das Ausgangssignal des zugeordneten
Schalters über dem oberen Schwellwert liegt, und ein einer logischen "0" entsprechendes
Ausgangs signal, wenn das Ausgangssignal des zugeordneten Schalters unter dem unteren
Schwellwert liegt. Demzufolge liefern jeweils beide Schweillwerstchalter ein einer
logischen
entsprechendes Ausgangs signal, wenn der zugeordnete
Schalter sich im Aus-Zustand befindet und ein einer logischen "1" entsprechendes
Ausgangssignal, wenn der zugeordnete Schalter sich im Ein-Zustand befindet. Während
der Dauer des instabilen Schaltzustandes liefert der Schwellwertschalter mit dem
unteren Schwellwert ein einer logischen 'tl" und der Schwellwertschalter mit dem
oberen Schwellwert ein einer logischen "O" entsprechendes Ausgangssignal.
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Daraus ist zu ersehen, daß jedes Schwellwertschalterpaar während der
Dauer des instabilen Schaltzustandes auf der Ausgangsleitung 52 ein Ausgangssignal
liefern kann, das anzeigt, daß sich der zugeordnete Schalter im in stabilen Schaltzustand
befindet. Beim Beispiel der Figur 5 wird zu diesem Zweck der AusgAng eines jeden
Schwellwertschalters mit unterem Schwellwert direkt und der Ausgang eines wert Schwellwertschalters
mit oberem Schw!ellAiber einen Inverter 48 mit Eingängen eines jeweils zugeordneten
UND-Gatters 45 verbunden Am Ausgang 52 eines jeden UND-Gatters 45 erscheint somit
ein einer logischen "1" entsprechendes AusgauLgssignal immer dann, wenn sich der
zugeordnete Schalter im in stabilen Schaltzustand befindet, wenn also am Ausgang
des Schwellwerts 4 halters mit unterem Schwellwert eine logische "1" und am Ausgang
des Schwellwertschalters mit oberem Schwellwert eine logische "O" liegt, so daß
an beiden Eingängen des zugeordneten UND-Gatters 45 eine logische "1" liegt.
Die
an den Ausgängen der UND-Gatter 45 erscheinenden Ausgangssignale denen dazu, eine
Weiterleitung des Ausgangssignals der zugeordneten Schalter K1 bis K4 zu verhindern,
wenn sich ein Schalter im in stabilen Schaltzustand befindet. Zu diesem Zweck werden
die Ausgänge 52 der UND-Gatter 45 zu einem gemeinsamen ODER-Gatter 55 geführt. Der
Ausgang des ODER-Gatters 55 ist über einen Inverter 58 mit Leitung 62 verbunden,
auf der dann bei Vorliegen eines instabilen Schaltzustandes ein Blockiersignal gebildet
wird. Dieses Blockiersignal wird den ausgangsseitigen UND-Gattern 25 zugeführt und
sperrt diese. Diesen Sachverhalt zeigt das Blockiersignal in Figur 6, das solange
einer logischen "0" entspricht, bis das Ausgangssignal des Schalters K1 den oberen
Schwellwert überschreitet und in den stabilen Ein-Zustand übergeht.
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Der Ausgang jedes Schwellwertschalters dient als Ausgang des zugeordneten
bistabilen Schalters und ist mit dem zugeordneten ausgangsseitigen UND-Gatter 25
verbunden. Jedes beispielsweise durch die Instabilität eines Schalters erzeugte
Ausgangs signal, das zwischen dem unteren und dem oberen Schwellwert liegt, kann
somit nicht über die ausgangsseitigen UND-Gatter 25 oder einer anderen logischen
Schaltung gelangen. Während die Schwellwertschalter und die zugeordneten logischen
Schaltkreise dazu dienen, die ausgangsseitigen UND-Gatter 25 solange zu sperrens
bis sämtliche Schalter einen stabilen Zustand erreicht haben, kann der Verzögerungskreis
40 in Figur 5
vorteilhafterweise dazu verwendet werden, die Weiterleitung
des Ein-Zustandes zu den zugeordneten UND-Gattern 25 um einen zweckmässigen, minimalen
Zeitraum zu verzögern. Dies ist in Figur 6 durch Kurve D wiedergegeben.
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Aus dem vorstehenden ergibt sich, daß die ausgangsseitigen UND-Gatter
25 nur dann über die minimale Verzögerungszeit des Verzögerungskreises 40 hinaus
gesperrt sind, wenn in einem der bistabilen Schalter ein instabiler Schaltzustand
auftritt. Da diese instabilen Schaltzustände nur sehr selten auftreten, bleibt die
nur beim Auftreten eines derartigen Schaltzustandes wirkende empfindungsgemässe
Schaltanordnung ohne nennenswerten Einfluss auf die Arbeitsgeschwindigkeit der Gesamteinrichtung.
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Zusammengefasst ergibt sich folgende Wirkungsweise des Steuerregisters
gemäss Figur 5. Bei Vorliegen eines Auslösesignals E an den Eingängen der UND-Gatter
15 werden die bistabilen Schalter K1 bis K4 in den Ein-Zustand umgeschaltet, wenn
an den ihnen zugeordneten UND-Gattern 15 Aufrufsignale S1 bis S4 anliegen. Sobald
ein bistabiler Schalter in den Ein-Zustand umgeschaltet ist, wird über ODER-Gatter
30 und Inverter 35 auf Leitung 17 ein Sperrsignal an sämtliche UND-Gatter 15 gelegt,
das später ankommende Aufrufsignale unwirksam macht. Der Verzögerungskreis 40 sperrt
die ausgangsseitigen UND-Gatter 25 für einen zweckmässigen, minimalen Zeitraum,
während
die Schwellwertschalter 11 und L über die UND-Gatter 45 und das gemeinsame ODER-Gatter
55 und den Inverter 58 eine zusätzliche Blockierung der UND-Gatter 45 bewirken,
solange sich einer der Schalter K1 bis K4 in einem instabilen Schaltzustand befindet.