DE1764106A1 - Halbleitervorrichtung - Google Patents

Description

Böblingen, 2. April 1968 si-ha

Anmelderin : International Business Machines

Corporation, Armonk, N. Y. 10 504

Amtliches Aktenzeichen : Neuanmeldung

Aktenzeichen der Anmelderin: Docket TJK 9-67-009

* Halbl ei te r v-o-r richtung

Bei der serienweisen Herstellung von Halbleitervorrichtungen ist die Einhaltung der Toleranzen stets ein Problem, und praktisch müssen immer einige Vorrichtungen als unbrauchbar aussortiert werden- Dazu gibt es zwei Verfahren. In einem ersten Verfahren werden mehrere planare Halbleitereinheiten auf einer Oberfläche eines Plättchens aus Halbleitermaterial gebildet, das dann zerschnitten wird und so eine grosse Zahl von Halbleiterchips ergibt. Jeder Chip kann ein Halbleiterelement, z.B. einen Transistor, oder mehrere Elemente tragen, die zusammen eine Einheit, d.h. eine elektrische Schaltung, z.B. eine Speicherzelle bilden. Nichttoleranzhaltige Chips werden aussortiert. Bei einem zweiten Verfahren werden mehrere Elemente auf der Oberfläche eines Halblciterplättchens gebildet und dann auf dieser Oberfläche durch leitende Verbindungen nur diejenigen zu einer Schaltung zusammengefasst, deren' Leistung zufriedenstellend ist· Einheiten/ die ausserhalb der

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Toleranzen liegen, bleiben unbenutzt. Dieses zweite Verfahren wird besonders bei der Massenfabrikation angewandt.

Die vorliegende Erfindung ist auf beide Verfahren anwendbar. Beim ersten Verfahren kann durch sie die Anzahl der aus einem Plättchen gewinnbaren Chips mit annehmbaren Eigenschaften gesteigert werden. Beim zweiten gestattet die Erfindung höhere Packungsdichte!! als sie gegenwärtig möglich sind.

Die Erfindung wird im folgenden anhand von Ausführungsbeispielen näher erklärt.

Die in Fig. 1 gezeigte Aus gangs scheibe 1 aus monokristallinem Halbleitermaterial besteht aus Silizium mit P-Leitfähigkeit.

In Fig. 2 wurden N-leitende epitaktische Schichten 2 und 3 aus monokristallinem Silizium auf jeder Fläche der Ausgangs scheibe gebildet.

Fig. 3 zeigt P-leitende Isolationszonen, die in die Schichten 2 und 3 eindiffundiert wurden.

Fig. 4 zeigt in den Zonen der Schichten 2 und 3 gebildete Transistoren Tl und T2. Auch eine Diode D ist in der Schicht 2 und ein diffundierter Widerstand R in der Schicht 3 gebildet worden. Diese Elemente können durch irgendeine geeignete bekannte Technik gebildet und angeordnet werden. 109819/0456

Bei dem vorher beschriebenen ersten Beispiel des Herstellungs verfahrene für Halbleiter wird das Plättchen entlang den Diffusions mustern 4 und 5 geschnitten, um z.B. einen Halbleiterchip mit dem Transistor Tl auf der einen und dem Transistor T2 auf der anderen Fläche zu bilden.' Jeder Traueistor wird geprüft, und wenn beide fehlerhaft sind, wird der Chip nicht benützt. Wenn jedoch nur einer der beiden Transistoren fehlerhaft ist, der andere aber annehmbar, kann der Halbleiterchip so montiert werden, dass der annehmbare Tränsietor verwendet wird.

Da fehlerhafte Transistoren auf beiden Seiten des Halbleiterplättchens auftreten können, wird es Chips mit nur einem annehmbaren Transistor geben. Bei den bisherigen Herstellungsverfahren für Halbleitereinheiten wurden die Transistoren nur auf einer Seite gebildet und infolgedessen war ein Chip unbrauchbar, wenn ein fehlerhafter Transistor vorkam. Die Transistoren Tl und T2 dienen nur als Beispiele und der Chip kann eine ganze elektrische Schaltung enthalten.

In einem anderen Ausführungsbeispiel sollen der Transistor Tl sowie die Diode D in der Schicht 2 Teil einer elektrischen Schaltung und der Transistor T2 und der Widerstand R Teil einer anderen elektrischen Schaltung sein. Diese beiden Schaltungen nehmen nicht viel mehr Platz weg ale eine mit der herkömmli- ,„

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chen Technik auf einer Seite eines Halbleiterplättchens gebildete Schaltung. .

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Die Isolation zwischen den verschiedenen Bauteilen wird durch umgekehrte Vorspannung der PN-Uebergänge zwischen den ,Diffusionen 4 und 5, der P-leitenden Scheibe 1 und den epitaktischen Schichten 2 und 3 erreicht. Bei Bedarf können Subkollektorbereiche mit hoher Leitfähigkeit durch Diffusion geeigneter Stoffe vor Formierung der Schichten 2 und 3 in die Anfangs Schicht gebildet werden.

Die Figuren 5 bis 9 zeigen eine andere Technik zur Isolierung der beiden Oberflächen des Halbleiterplättchens.

Fig. 5 zeigt eine Ausgangsscheibe 10 aus monokristallinem Halbleitermaterial, die keine bestimmte Leitfähigkeit zu haben braucht. In Fig. 6 sind die epitaktischen Schichten 11 und 12 aus Siliziumkarbid, also einem isolierenden Material, auf der Scheibe 10 niedergeschlagen.

In Fig. 7 wurden die epi taktischen Schichten 13 und 14 des Halbleitermaterials auf den Schichten 11 bzw. 12 niedergeschlagen, welche die Schichten 13 und 14 elektrisch vom Halbleitermaterial isolieren. .

Die Fig. 8 zeigt eine Technik zur Isolierung verschiedener Zonen innerhalb der Schichten 13 und 14 durch Kanäle 15 und 16. Diese Kanäle können mit Isoliermaterial ausgekleidet werden, das in

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Fig. 9 oben als eine Schicht von epitaktisch niedergeschlagenem Siliziumkarbid 17 dargestellt ist. Die Kanäle können alternativ auch ganz mit dielektrischem Material 18 gernäss der Darstellung in Fig. 9 unten gefüllt sein.

Die Transistoren TA, TB, TC und TD werden in den isolierten . Zonen der Halbleiterschichten 13 und 14 durch irgendein bekanntes, geeignetes Verfahren hergestellt. Wenn PNP-Transistoren liergesteilt werden sollen, sind die epitakti sehen Schichten 13 und 14vP-leitend; sollen jedoch NPN-Transistoren hergestellt werden, sind die epitaktischen Schichten 13 und 14 aus N-leitendem Material.

Die anhand der Figuren 5 bis 9 beschriebene Technik ergibt eine ähnliche Struktur, wie die im Zusammenhang mit den Figuren 1 bis 4 beschriebene. Somit kann entweder das erste obenerwähnte Herstellungsverfahren zu einer gesteigerten Ausbeute verwendbarer Halbleiterchips benützt werden, oder das zweite Verfahren zur Erzielung einer höheren Packungsdichte.

In einem weiteren Ausführungsbeispiel mit dielektrischer Isolierung hat eine Ausgangs scheibe aus monokristallinem Halbleitermaterial eine epitaktische Schicht aus Isoliermaterial, das auf einer Seite niedergeschlagen wurde.

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Eine epitaMtsaäüß Schicrkt aus monolcxisiallinem Halbleitea-nra te rial wird dann übß'r cdie Schicht iaus Jrsxniiertrtaiiexial Schaltelein«TLte uixd asUse jgoewünBcitten werden dann in dear ie,pitra*kt;i«;chren SgcSnnSft «ηα in cder schicht gebildet. .

Bei Anwendung des sesraKfeein obeTiexwa^hirfeen 3IeTsteIluTftg«v-ferr-£ahn·ens für Halbleiter brauchen die verschiedenen iRegionen des -HaIbIeiterplättchens, die die e;in:zelnexi Chips bilden sollen, elektriisch nicht voneinander iBoliert zu »ein, da dieee Isolation bieim schneiden deg PlättchejtB eriolgt. W«nn jedoch jeder -Chip integrierte Schaltung enthält, in der aise verschiedenren Baixtreile voneinander isoliert Bein müssen, wird eine Isolation der einzel nen Regionen des Chips in der erwähnten Weise bevorzugt, da dann das Isolations muster zur Orientierung und Einstellung des Plättchens während des Auseinanderschneidens benutzt werden kann. Wenn das Plättchen in mehrere Chips geschnitten werden soll, müssen die Regionen auf beiden Seiten des Platt-

» chene miteinander übereinstimmen, damit die Elemente beim

Aus einander schneiden nicht zerstört werden.

Die verschiedenen Arbeitsgänge für Diffusion, epitaktischen Niederschlag, Aetzen, usw. können natürlich auf beiden Seiten des Plättchen· gleichzeitig erfolgen.

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Wenn Elemente auf beiden Seiten des Plättchens angeordnet sind, kann dieses auf einer gedruckten Schaltung montiert werden, wobei die entsprechenden Kontakte auf beiden Flächen des Plättchens über lose Drähte direkt mit der gedruckten Schaltung verbunden werden.

In manchen Fällen sind aktive Elemente wie Transistoren und Dioden auf einer Seite des Plättchens und passive Einheiten wie Widerstände und Kondensatoren auf der anderen Seite vorteilhaft.

Eine besonders günstige Anwendung sind integrierte Schaltungen mit isolierten Feldeffekttransistoren, da die Trägerlaufzeit dann nicht durch Golddiffusion verkürzt werden braucht. Ist die Golddiffusion in diesem Fall trotzdem erwünscht, so kann sie gleichzeitig auf beiden Seiten des Plättchens erfolgen.

Wenn die beiden Flächen des Plättchens voneinander durch parallel zu den Flächen laufende PN-Uebergänge isoliert werden, können die Zonen in der Oberfläche durch einen Kanal in der Halbleiterschicht voneinander isoliert werden, wie.dies im Zusammenhang mit den Figuren 8 und 9 beschrieben wurde.

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Claims (10)

1. PATENTANSPRÜCHE

   Iv Halbleitervorrichtung, bestehend aus einem Plättchen aus Halbleitermaterial, auf dem wenigstens ein Schaltelement gebildet ist, dadurch gekennzeichnet, daß das Plättchen eine Schicht enthält, die seine beiden Oberflächen elektrisch voneinander isoliert. _t
2. 2. Halbleitervorrichtung nach Patentanspruch 1, dadurch gekennzeichnet, daß die isolierende Schicht durch wenigstens einen PN-Übergang gebildet wird, der im Halbleitermaterial im wesentlichen parallel zu den Oberflächen des Plättchens verläuft.
3. 3. Halbleitervorrichtung nach Patentanspruch 1, dadurch gekennzeichnet, daß eine mittlere Schicht eines ersten Leitfähigkeitstyps von zwei Schichten des anderen Leitfähigkeitstyps eingeschlossen ist.
4. 4. Halbleitervorrichtung nach Patentanspruch 3, dadurch gekennzeichnet, daß wenigestens eine Oberflächenschicht durch Zonen (4, 5) des ersten Leitfähigkeitstyps in voneinander isolierte Gebiete eingeteilt ist.

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5. 5. Halbleitervorrichtung nach Patentanspruch I, dadurch gekennzeichnet, daß ein Ausgangsplättchen aus Halbleitermaterial wenigstens einseitig mit einer epitaktischen Schicht aus Isoliermaterial'bedeckt ist, die ihrerseits mit einer epitaktischen Schicht aus Halbleitermaterial bedeckt ist.
6. 6. Halbleitervorrichtung nach Patentanspruch 5, dadurch gekennzeichnet, daß Silizium als Halbleiter-, und daß Silizium carbid als Isoliermaterial dient.
7. 7. Halbleitervorrichtung nach Patentanspruch 5, dadurch gekennzeichnet, daß die Halbleiter schicht, auf der wenigstens ein Schaltelement gebildet ist, durch Einschnitte (15), die bis auf die isolierende Schicht reichen, in mehrere Gebiete eingeteilt iot.
8. 8. Halbleitervorrichtung nach Patentanspruch 7, dadurch gekennzeichnet, daß die Einschnitte wenigstens teilweise mit Isoliermaterial ausgefüllt sind.
9. 9. Halbleitervorrichtung nach Patentanspruch 4 oder 7, dadurch gekennzeichnet, daß die Gebieteabgrenzungen auf beiden Seitendes Plättchene deckungsgleich vorhanden sind.

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10. 10. Halbleitervorrichtxing nach Patentanspruch 1, dadurch gekennzeichnet, daß auf beiden Seiten des Plättchens Schaltelemente gebildet sind, die voneinander isoliert sind.

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    Le e rse ite