DE1549092A1

DE1549092A1 - Speicher aus aktiven Elementen

Info

Publication number: DE1549092A1
Application number: DE19671549092
Authority: DE
Inventors: Martin Robert Clurin
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1966-06-28
Filing date: 1967-06-27
Publication date: 1970-12-10
Also published as: GB1195272A; US3436738A

Description

Speicher aus aktiven Elementen

Die Erfindung be.zieht sich im allgemeinen auf ein Speichersystem und im.besonderen auf ein Speichersystem, das binäre Speicherstellen besitzt, Vielehe "von aktiven Halbleiterelementen gebildet werden.

Es wurden bereits beträchtliche Anstrengungen für die Entwicklung von Speiehersystemen mit aktiven Elementen gemacht. Im allgemeinen fordern die als Speicherelemente oder Speicherstellen benutzten Schaltungen die Verwendung einer verhältnismäßig großen Anzahl aktiver Elemente, um eine zuverlässige j'unkbionsweise zu gewähr!eisten. Daraus ergab sich, daß Speiohersysteme, bei welchen aktive Halbleiterschaltungen für die

-B'3/Ja

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S-peicheratellen

Speicherstellen verwendet wurden, keinen großen Anwendungsbereich fanden. Grundsätzlich werden in allen kommerziell erfolgreichen Speichersystemen Magnetkerne, Magnetbänder, Magnettrommeln oder magnetische dünne Schichten als Speichereinrichtungen für die Speicherung, die Verarbeitung und die Wiedergewinnung von Informationen verwendet.

Gemäß der vorliegenden Erfindung wird eine binäre Speicherstelle durch ein Transistorpaar gebildet, wobei jeder Transistor eine Vielzahl von Emitterelektroden aufweist,und die mit einer Spannungsversorgung verbundenen Kollektoren mit den Basen kreuzweise zur Erzeugung einer regenerativen Umschaltung verbunden sind. Die Speicherstelle kann wahlweise ■durch das Anlegen einer Sperrspannung an alle Emitter außer einem der Transistoren adressiert werden. Die binäre Zahl kann durch das Anlegen verschiedener Spannungsniveaus an die verbleibenden Emitter der Transistoren gespeichert werden, so daß der Strom von der Spannungsversorgung als Ergebnis der regenerativen Umschaltung durch den einen oder den anderen Transistor fließt. Die gespeicherte binäre Zahl kann dann dadurch abgetastet werden, daß man das Vorhandensein oder Nichtvorhandensein des Stromes durch den einen oder den anderen der Transistoren beim erneuten Adressieren der Speichereinrichtung feststellt. Die Speicherstellen können zu vielstelligeri binären Worten zusammengefaßt sein, welche durch stellenweises paralleles Schreiben und Lesen einzel adresaierbar sind.

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Eine beispielsweise Ausführungsform der Erfindung ist in der Zeichnung dargestellt; es zeigen:

Fig.1 ein schematisches Schaltbild einer binären gemäß der Erfindung aufgebauten Speicherstelle;

Figo 2 ein schematisches Blockschaltbild einer Zusammenstellung von Speicherstellen gemäß Fig.1, wobei die Anordnung in der Lage ist, sechzehn Worte mit je einer binären Ziffer zu bilden;

Fig.3 ein detailliertes Schaltbild einer Lese- und Schreibschaltung, wie sie in dem Blockschaltbild gemäß Fig.2 Verwendung findet;

Fig.4 _ ein schematisches Schaltbild einer Acht-Wort-Speicheranordnung, wobei jedes Wort eine binäre Ziffer umfaßt, und die Anordnung eine Adressendecodierung und die Lese- und Schreibschaltung enthält, wobei alle Schaltungen auf einem einzigen integrierten Schaltkreisplättchen angebracht sind, das einen Modulbaustein zur Herstellung von Speichersystemen grundsätzlich jeglicher Größe darstellt;

Fig.5 ein. schematisches Schaltbild, das die Verschaltung einer Vielzahl von Schaltungen gemäß Fig.4 zeigt, durch welche ein Speicher mit einer großen Anzahl von Worten gebildet wird, wobei jedes Wort eine größere Anzahl von binären Ziffern umfaßt.

In den Figuren und insbesondere in Fig.1 ist die gemäß der Erfindung aufgebaute binäre Speicherstelle mit dem Bezugszeichen

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versehen.

versehen. Die Speicherstelle 10 besteht aus einem ersten und zweiten Transistor 12 und 14 mit je einer Vielzahl von Emitterelektroden. In einer "bevorzugten Ausführungsform umfassen die Transistoren 12 und 14 je eine einzige Kollektorzone und eine einzige Basiszone, sowie eine Vielzahl getrennter Emitterzonen, welche innerhalb der Basiszone vorgesehen sind. Jedoch können die Transistoren 12 und 14 auch eine Vielzahl diskreter Transistoren umfassen, die gemeinsame Kollektoren und Basen aufweisen. Obwohl in der speziellen beschriebenen Ausführungsform HPN~Transistoren verwendet werden, können gewünschtenfalls auch PHP-Transistoren Verwendung finden. Da die Beschreibung einer Schaltung für KPN- und PHP-Transistoren schwierig und umständlich ist, werden in der folgenden Beschreibung und in den Ansprüchen nur Schaltungen mit HPH-Transistoren beschrieben, wobei jedoch PHP-Transistoren in äquivalenter Weise ohne grundsätzliche Änderung des Systems verwendet werden können. Die Widerstände 16 und 18 sind jeweils mit den Kollektoren der Transistoren 12 und 14 verbunden und liegen an der Klemme 20 für die Spannungsversorgung der Kollektoren. Der Emitter y eines jeden der Transistoren 12 und 14 ist mit einer Adreasenleitimp Y verbunden. In gleicher Weise ist der Emitter χ eines jeden der Transistoren 12 und 14 mit einer Adressenleitung X. vea.vmiden. Der verbleibende Emitter d dos Transistors 12 ist mit dor Lese- und Schreibleitung 22 für eine logische "Ü" und der Emitter d des Translators 14 ist mit einer Lese- und Schreibleitung 24 für eine logische "1" verbunden. Der Kollektor des Tran-

B_-IiU; ο το-

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sistors 12 ist kreuzweise mit der Basis des Transistors 14 über die Leitung 17 gekoppelt und der Kollektor des Transistors 14 ist kreuzweise mit der Basis des Transistors 12 über die Leitung 19 gekoppelt, um dadurch eine regenerative Umschaltung zu erzeugen.

Die binäre Speicherstelle 10 wird adressiert, indem ein logisches "1"-Niveau an die Adressenleitungen X^ und T^ angelegt wird, wobei das logische "1"-Niveau üblicherweise durch einen offenen Schaltkreis gebildet wird, so daß der Strom durch die Emitter χ und y der Transistoren 12 und 14 unterbrochen wird. Somit muß der Strom von der Kollektor-Spannungsversorgung entweder durch den Emitter d des Transistors 12 oder den Emitter d des Transistors 14 fließen, Die Transistoren 12 und 14 können wegen der

kreusv/eisen Verkopplunp; durch die Leitungen 17 und 19, weiche eine regenerative Umschaltung oder Verriegelung bewirken, nicht glei;ü3eitig leitend seine Wenn somit der Strom durch den Emitter ά d'iTj Transistors 12 den Stroi;i durch den Emitter d des Transir; ¹JOl'.-; ^Λη '"be-j?:-;t-vLn;t, fällt das Potential des Kollektors des Tc=Uiζ: 11οv^r: 12 ab und versucht Ίιη Transistor 14 abzuschalten. jj-<j.uTci. -y: "i'-i uie4'3:--.r.i dr ro ,Mitiai άβι: Kollektors des Tranni .--.o-.·.-. '· 1!1"-/1TiJ., ■·/' ■,■;', l'< j ■'Jiri-Tchaltunri des Trnüsistors 'id ') ■■'.*,",-.. ,'Ά'.ίΛ· /i.1.·! b'ir .Jti'ora durch -J-!.e Emit tor d der· Tran- ;jici;Oi"isji- -'Mnwi ^l;i ky.rm ί λ,όί'ω. Φι:: Aril ι /υβη der i'otoatiale an 'jia'jifl 1^..: j'J;..;>rech'jaden uimLttor rjoeiaflußt werden, Wc-nn somit .i-'il de« Emit bore d de τ, Transistors 12 positiver als

das

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das Potential des Emitters d des Transistors 14 gemacht wird, neigt der- Strom durch den Transistor 14 dazu, den Strom durch den Transistor 12 zu übersteigen, so daß der Transistor 14 angeschaltet und der Transistor 12 abgeschaltet wird.

Die in der binären Speicherstelle 10 gespeicherte logische Zahl kann durch die Adressierung dieser Speicherstelle festgestellt werden, d.h., indem die Adressenleitungen X und Y auf das logische "1"-Niveau angehoben werden und dann das Vorhandensein oder Nichtvorhandensein eines Stromes auf der Lese- und Schreibleitung 22 oder der Lese- und Schreibleitung 24 festgestellt wird. Wenn eine der beiden Adressenleitungen X oder Y auf dem logischen "O"-Niveau liegt, dann wird die Änderung der relativen Potentiale auf den Lese- und Schreibleitungen 22 und 24 den Zustand der Transistoren 12 und 14 nicht beeinflussen, da der Strom durch einen der beiden entweder durch den Emitter χ oder den Emitter y fließt. Wenn dagegen andererseits die binäre Speicherstelle durch das Anheben der Potentiale auf den beiden Adressenleitungen X und Y auf das logische "1"-Niveau adressiert wird, muß der Strom durch den Emitter d einer der beiden Transistoren 12 oder 14 fließen und das Vorhandensein oder Nichtvorhandensein des Stromes auf den Lese- und Schreibleitungen 22 und 24 zeigt den Zustand der Transistoren 12 und 14 und damit die binäre in der Speicherstelle gespeicherte Zahl an. Während dem Lesezustand werden die Emitter d der beiden Transistoren 12 und 14 im wesentlichen auf demselben Spannungsniveau gehalten, für welches

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ein Niveau ausgewählt wurde, das höher als das logische "0"-Niveau auf den Adressenleitungen ist, so daß,wenn die Speicherstelle nicht adressiert wird,der Strom durch einen der der Adressierung dienenden Emitter an Stelle über die mit den Lese- und Schreibleitungen verbundenen Emitter abgeleitet wird.

In Fig.2 sind sechzehn binäre Speicherstellen 10 in einer 4x4 Aiiordnung zusammengefaßt, welche aus vier horizontalen Reihen und vier vertikalen Spalten besteht. Die der Adressierung dienenden Emitter χ der 'binären Speicherstellen in der ersten Reihe sind mit der Adressenleitung X., diejenigen der zweiten Reihe sind mit-der Adressenleitung Xp, diejenigen der dritten Reihe sind mit der Adressenleitung X₇ und diejenigen der vierteil Reihe sind mit der Adressenleitung X^ verbunden. In gleicher Veise sind die der Adressierung dienenden Emitter j der binären Speicherstellen der ersten Spalte mit der Adressenleitung X^, diejenigen der zweiten Spalte mit der Adressenleitung Yg, diejenigen der dritten Spalte mit der Adressenleitung Y₅, und diejenigen der vierten Spalte mit der Adressenleitung L· verbunden. Somit kann durch die gleichzeitige Anhebung der zusammenfallenden Adressenleitungen X und Y auf das Niveau der logischen "1" jede der .sechzehn Speicherstellen adressiert oder in Funktionszustand versetzt werden. Die Lese- und Schreibleitung 22 aller sechzehn Speichersteilen ist mit einem Lese- und Schreibverstärker 26 für die logische "0" und die Lese- und Schreibleitung 24 aller sechzehn Speicherstellen ist mit dem Lese- und Schreibverstärker für die logische "1" verbunden.

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Jeder

Jeder der Lese- und Schreibverstärker 26 und 28 kann in gleicher Weise und entsprechend der in Fig.3 dargestellten Schaltung 26 aufgebaut sein. Der links, von der Lese- und Schreibleitung 22 angeordnete Teil des Lese- und Schreibverstärkers 26 wird als Schreibverstärker und der rechts von der Lese- und Schreibleitung angeordnete Teil als Leseverstärker betrachtet. Der Schreibverstärker besitzt eine Eingangsklemme 30, welche mit dem Emitter eines Transistors 32 verbunden ist. Die Basis des Transistors 32 ist über einen Widerstand 34 mit der Kollektor-Spannungsversorgung verbunden. Der Kollektor des Transistors 32 steuert die Basis des Emitterfolger-Transistors 36 an, welcher die Basis des Transistors 38 ansteuert. Der Kollektor des Transistors 38 ist mit der Lese- und Schreibleitung 22 und dessen Emitter ist mit Masse verbunden. Die Basis des Transistors 36 steht über eine Diode 40 mit der Lese- und ÜchreibleituiiG in Verbindung. Die Lese- und Schreibleitung 22 ist auch mit der Basis des Emitterfolger-Transistors 42 verbunden, welcher die Basis des Transistors 44 ansteuert. Der Kollektor des Transistors 44 steht über die Dioden 46 und 48 mit der Lese- und Schreibleitung 24 in Verbindung. Der Kollektor des Transistors 44 steuert die Basis des Transistors 50 an, welche ihrerseits die Basin des Transistors 52 ansteuert. Der Transistor 52 steuert das Potential an der Basis des Schalttransistors 54, dessen Basis über die Diode 56 mit dem Kollektor des Transistors 50 in .Verbindung steht. Der Kollektor des Transistors54 ist mit der Ausgangsklemme S8 des Leseverstärker;:; verbunden.

Beim

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Beim Jetrieb des Lese- und Schreibverstärkers werden der Transistor 32 angeschaltet und die Transistoren 36 und 38 abgeschaltet, wenn das Niveau einer logischen "0", was typischerweise dem Hassepotential entspricht, an die Steuerklemme 30 angelegt wird. Als !Folge davon steigt die Spannung auf der Lese- und ochreibleitung 22 auf einen hohen Wert an. Wenn ein Strom durch die Lese- und Schreibleitung 22 fließt, werden die Transistoren 42 und 44 angeschaltet und der Strom fließt durch die Mode 48 · und den Transistor 44 nach Masse ab. Die Spannung auf der Lese- und üchreibleitung 22 entspricht dann dem Spannungsabfall an einer Diode und einem gesättigten Transistor. Die Transistoren 50 und 52 werden abgeschaltet und der Transistor 54- angeschaltet , so daß an der Ausgangsklemme 58 das Niveau der logischen "0", d.h. im wesentlichen Massepotential liegt. Wenn andererseits kein Strom durch die Lese- und Schreibleitung 24 fließt, werden die Transistoren 42 und 44 nicht genügend weit angeschaltet, um die Transistoren 50 und 52 abzuschalten, so daß der Transistor 54- abgeschaltet wird und an der Ausgangsklemme 58 ein hohes Spannungsniveau oder das Niveau der logischen "1" liegt, Wenn die Stouerklemme 30 auf das Niveau der logischen "1" angehoben wird, was typischerweise einer offenen Schaltung entspricht, werden der Transistor 32 abgeschaltet und die Transistoren 36 und 38 angeschaltet. Somit liegt die Lese- und Schreibleiturig 22 auf Hasnepotential plus dem Spannung abfall am Transistor 38, welcher' eingeschaltet'i.'Jt, .sich ,jedoch wegen dor Diodo 40 nioiil; Im .-priättigten Zustand befindet;., Jj'orner sind die Tran-

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sistoren 42 und 44 und der Transistor 54 abgeschaltet und die Ausgangsklemme 58 liegt auf dem Niveau der logischen "1"■

Während des Betriebs des Systems gemäß Pig,2 wird eine bestimmte binäre Speicherstelle 10 zum Lesen oder Schreiben dadurch ausgewählt, daß die zusammentreffenden Adressenleitungen X und Y auf das Niveau der logischen "1" angehoben werden. Der Stromfluß durch alle der Adressierung dienenden Emitter χ und 7/ der adressierten binären Speicherstelle wird dann unterbunden, so daß die Emitter im wesentlichen als mit einer Sperrspannung versehen betrachtet werden können. Der Strom fließt dann von der Eollektor-Spannungsversorgung durch den Emitter d eines der beiden !Transistoren 12 oder 14.

Das Sytem befindet sich, wenn es nicht in den Schreib zustand umgeschaltet wird, normalerweise im Lesezustand. Damit liegt die Steuerklemme 30 der Lese- und Schreibverstärker 26 und 28 normalerweise auf dem Niveau der logischen "0". Daraus ergibt sich, daß der Transistor 38 der entsprechenden Verstärker 26 und 28 abgeschaltet ist. Wenn darauf der Strom durch die Lese- und Schreibleitung 22 in der adressierten Speicherstelle fließt und dadurch anzeigt, daß eine logische "0" gespeichert ist, befindet sich die Ausgangsklemme 58 des Verstärkers für die logische "0" auf dem Niveau der logischen "0" und die Ausgangsklemme 58 des Verstärkers für die logische "1" auf dem Niveau der logischen "1". Es 3ei bemerkt, daß die Signale an den Ausgangsklemmen 58 somit logisch negativ sind. Die Polarität der logischen Niveaus wird umgekehrt;, wenn Strom durch die Lese- und

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24 flic-iu,. BAD ORIGINAL

Um

Um in die adressierte Speicherstelle eine logische "0" zu schreiben, wird das Potential der Eingangesteuerklemme 30 des Lese- und Schreibverstärkers 26 auf das Niveau einer logischen "1" angehoben. Dadurch wird der Transistor 38 eingeschaltet, wodurch seinerseits die Spannung an der Lese- und Schreibleitung 22 auf ein Niveau abgesenkt wird, das gleich dem Spannungsabfall am Transistor 38 ist, xvelcher eingeschaltet ist, sich jedoch nicht im gesättigten Zustand befindet. Das Potential der anderen Lese- und Schreibleitung 24· ist gleich dem Spannungsabfall an der Basis-Emitterstrecke der beiden Transistoren 42 und 44 unter der Voraussetzung, daß kein Stnom durch die Lese- und Schreibleitung 22 fließt, wobei dieser Spannungsabfall den Spannungsabfall am Transistor 38 übersteigt. Daraus ergibt sich, daß der Transistor 14 der adressierten Speicherstelle abgeschaltet und der Transistor 12 angeschaltet wird und außerdem die Lese- und Schreibleitung 22 Strom führt. Wenn andererseits eine logische "1" in die adressierte Speicherstelle geschrieben werden soll, wird das Potential an der Eingangsklemme 30 des Verstärkers 28 auf das Niveau der logischen "1¹.¹ angehoben und das Potential an der Eingangsklemme 30 des Verstärkers 26 auf dem Niveau der logischen ¹¹O" festgehalten. Die Lese- und Schreibleitung 22 wird dann positiver als die Lese- und Schreibleitung 24, so daß der Transistor 12 abgeschaltet und der Transistor 14 angeschaltet wird und außerdem die Lese- und Schreibleitung 24 Strom führt.

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In Fig.4 ist ein weiteres Speichersystem 100 gemäß der Erfindung dargestellt. Die gesamte Schaltung 100 wird für ein typisches Beispiel auf einem einzigen integrierten Schaltkreisplättchen angebracht und umfaßt acht "binäre Speicherstellen 101 "bis 108, drei Decodiergatter 110 bis 112 für die Adressen, einen Lese- und Schreibverstärker 114 sowie eine steuerbare Spannungsversorgung 116. Jede der binären Speicherstellen 101 bis 108 ist in derselben Weise wie die Speicherstelle 101 aufgebaut, die im Detail schematisch dargestellt ist. Die Speicherstelle 101 besteht aus Transistoren 120 und 122 mit einer Vielzahl von Emitterelektroden, deren Kollektoren über Widerstände 124 und 126 mit der Klemme V der KoIlektor-Spannungsversorgung verbunden

sind. Der Kollektor des Transistors 120 ist kreuzweise mit der Basis c?es Transistors 122 über eine Leitung 130 in derselben Weise verbunden wie der Kollektor des Transistors 122 kreuzweise mit der Basis des Transistors- 120 über eine Leitung 122 zur regenerativen Umschaltung verbunden ist. Der Transistor 120 umfaßt drei den Adressen zugeordnete Emitter a, b und c, welche mit entsprechenden den Adressen zugeordneten Emittern n, b und c des Transistors 122 verbunden sind. Der Emitter d des Transistors 120 ist an die Bchreibleitung 134 und der Emitter d des Transistors 122 an die Leseleitimg 156 angeschlossen. Wie bereits erwähnt, sind die verbleibenden binären Speicherstellen 102 bis 108 in derselben Weise aufgebaut, wobei die Emitter d der Transistoren 120 der verschiedenen binären Speicherstellen mit der Schreibleitung 134 und die verschiedenen Emitter ά aller Transistoren 122 mit der Leseleitung 136 verbunden sind.

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Jede

Jede der binären Speicherstellen 101 bis 108 kann wahlweise durch Eingangssignale A, B und C der Decodiergatter 110, 111 und 112 für die Adresse in lunktionszustand versetzt werden. Das Decodiergatter 110 ist typisch und besteht aus einem ersten steuerbaren NAND-Gatter aus den Transistoren 138, 140 und und einem zweiten steuerbaren NAND-Gatter aus den Transistoren 144 und 146» Die Basis des Transistors 138 und der Kollektor des Transistors 140 sind über Widerstände 148 und 150 mit der Klemme P einer steuerbaren Energieversorgungsquelle verbunden. Ebenso ist die Basis des Transistors 144 über einen Widerstand 152 mit der Klemme P der Energieversorgungsquelle verbunden. Eine Ausgangsklemme A für das invertierte Signal ist mit dem Kollektor des Transistors 142 und eine Ausgangsklemme A für das nicht invertierte Signal ist mit dem Kollektor des Translators 146 verbunden. Wenn die positive Spannung der Spannungsversorgung an die Klemme P angelegt wird, werden die Transistoren 138, 140 und 144 in Funktionszustand versetzt.

Wenn das Signal an der Eingangsklemme A das Niveau einer logischen "0" hat, wird der Transistor 138. angeschaltet, der Transistor 140 abgeschaltet und der Transistor 142 ebenfalls abge~ schaltet, so daß das Signal an der Ausgangsklemme J auf einem hohen Spannungsniveau oder dem Niveau der logischen "1" liegt. Ebenso wird der Transistor 144 abgeschaltet, welcher seinerseits den Transistor 146 anschaltet, so daß das. Signal an der Ausgangsklemmo A klein ist oder dem Niveau der logischen "0" entspricht. Wenn andererseits das Signal an der Elngangsklemme A

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einen hohen Wert hat oder dem Niveau der logischen "1" entspricht, wird der Transistor 138 abgeschaltet, der Transistor 140 angeschaltet und der Transistor 142 ebenfalls angeschaltet, so daß das Signal an der Ausgangsklemme A" auf das Niveau der logischen "0" abfällt. Der Transistor 144 wird angeschaltet und der Transistor 146 wird abgeschaltet, so daß das Ausgangssignal an der Ausgangsklemme A auf das Niveau der logischen "1" angehoben wird.

Die Ausgangsklemmen A" und A, Έ und B, "G und C der Decodiergatter 110 bis 112 für die Adresse sind mit entsprechend bezeichneten Eingangskiemmen der binären Speicherstellen 101 bis 108 verbunden. Wenn somit die Signale aller Eingangsklemmen A, B und G auf einem Niveau der logischen·"0" liegen, besitzen die Signale an den Ausgangsklemmen Ä", B* und U den Wert der logischen "1", wodurch die. binäre Speicherstelle 101 adressiert ist. Somit muß ein Strom durch den Emitter d einer der Transistoren 120 oder 122 fließen. Es sei bemerkt, daß sich zumindest einer der Emitter A, B und G aller übrigen Speicherstellen auf einem niedrigen logischen Niveau entsprechend dem Spannungsabfall am gesättigten Transistor befindet, so daß der Strom durch die bestimmten Emitter der beiden Transistoren 120 und 122 fließen kann. Es sei außerdem bemerkt, daß immer zumindest eine der Speichersteilen adressiert wird. Die logische in die adressierte Speicherstelle zu schreibende Zahl wird an die Dateneingangsklemme. 160 angelegt. Der Schreib- oder Lesezustand wird durch das Signal an der Eingangsklemme 162 ausgewählt. Die Eingangsklemmen

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160 und 162 liegen an dem Emitter eines Transistors 164 mit einer Vielzaiil von Emitterelektroden, welcher die Eingangslogik eines NAND-Gatters bildet, das aus den Ausgangstransistoren 166 und "besteht. Der Kollektor des Transistors 168, welcher im Ausgang des EAND-Gatters liegt, ist mit der Schreibleitung 134 verbunden. Es sei bemerkt, daß das NAND-Gatter mit dem bereits beschriebenen .NAND-Gatter aus den Transistoren 13&, 140 und 142 beinahe identisch ist und daß die Basis und der Kollektor der Transistoren 164 und 166 von der Klemme P der Energieversorgungsquelle aus in Funktionszustand versetzt werden. Die Klemme 162 zur Ausxtfahl des Lese- und Schreibzustands ist ferner mit dem Eingang eines zweiten im wesentlichen identischen Invertiergatters verbunden, das aus den Transistoren 170, 172 und 174 besteht und welches ebenfalls von der Klemme P der Energieversorgungsquelle aus in Funktionszustand versetzt wird. Das Signal des Ausgangstransistors 174 des Invertiergatters schaltet den Transistor 166 zwischen dem Sättigungszustand und dom Sperrzustand hin und her* Zwei Dioden 178 und 180 verbinden den Kollektor des Schalttransistors 176 mit der Schreibleitung 134 und erzeugen einen Spannungsabfall bestimmter Größe, wenn der Transistor 176 abgeschaltet ist. Die Schreibleitung 134 ist mit dem Kollektor des Schalttransistors 182 über die Diode 184 und die Leseleitung 136 ist mit demselben Kollektor über die Diode 186 verbunden. Die Basis des Transistors 182 wird vom Tr-ansistor 188 derart angesteuert, daß der Transistor entweder in den Sxjerrzustand oder in die Sättigung gesteuert wird. Die Basis des Transistors 188 wird von der Klemme P der Energieversorgung^quelle aus gesteuert. Ein

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Widerstand

Widerstand 187 verbindet die Klemme P der Energieversorgungsquelle mit dem Kollektor des Transistors 182 und spannt die Dioden 184 und 186 zu einem später beschriebenen Zweck in Sperrrichtung vor. Wenn somit die Klemme P erregt wird, wird der Transistor 188 eingeschaltet und der Transistor 182 ausgeschaltet. Wenn dagegen die Erregung der Klemme P abgeschaltet wird, wird ebenfalls'der Transistor 188 abgeschaltet und der Transistor 182 geht in den Sattigungszustand über, infolge des durch den Widerstand 190 von der Kollektor-Spannungsversorgung aus eingespeisten Stromes. Die Leseleitung 136 ist mit der Basis des Transistors 192 verbunden. Der Emitter des Transistors 192 steuert die ,Basis des Ausgangstranaistors 194 an. Der Kollektor des Transistors 192 ist mit der Kollektor-Spannungsversorgung über dett Widerstand 196 verbunden. Ein Widerstand 198 verbindet die Basis und den "Emitter des Transistors 192 und ein Widerstand 200 verbindet die Basis und den Emitter des Transistors 194. Der Emitter des Transistors 194 ist mit der Datenausgangsklemme verbunden.

Die Energie wird von der Klemme P der Energieversorgmigsquelle über den Transistor 202 angelegt, dessen Kollektor mit der Kollektor-Spannungsversorgung und dessen Emitter mit der Klemme P der Energieversorgungsquelle verbunden ist. Wenn eine positive Spannung an die Klemme 204 der Funktionsbereitschaftssteuerimg angelegt wird, wird der Transistor 202 in den Sättigungszustand gesteuert, so daß an der Klemme P die Energie ei'scheint, welche nötig ist, um die Decodiergatter 110 bis 112 für die Adresse und die Lese- und Schreibschaltung 114 in Funktionsberoitschaft zu

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Gehalten.

Es sei "bemerkt, daß das System 100 einen Acht-Wort-Speicher umfaßt, wobei Jedes Wort aus einer binären Ziffer besteht. Wenn in den Speicher weder geschrieben noch aus dem Speicher gelesen wird, bleibt die Klemme 204 für die I\inktionsbereitschaftssteuerung auf einem niedrigen dem Niveau der logischen "0" entsprechenden Potential und entsprechend befindet sich das Potential an der Klemme P auf einem niedrigen Spannungsniveau, so daß von den Deoodisrgattern für die Adresse 110 bis 112 und von dem Lese- und Schreibverstärker 114 im wesentlichen keine Energie verbraucht v;irdo Jedoch wird Energie fortlaufend an die Speicherstellen 101 bis 108 geliefert, um den Verlust der gespeicherten Information su vermeiden und außerdem an die Basen der Transistoren 176 und 182, um diese Transistoren einzuschalten und ferner an den Kollektor des Transistors 192, um sicherzustellen, daß der Transistor 194 im zugehörigen B¹ all abgeschaltet ist. Es kann Strom entweder über die Schreibleitung 134 oder die Leseleitung 136 und dann durch die Dioden 184 und 186 sowie durch den eingeschalteten Transistor 182 fließen, so daß das Potential an den Schreib- und Leseleitungen 134 und 136 gleich ist.

Um in eine bestimmte binäre Speicherstelle 101 bis 108 zu schreiben, wird das Potential an der Klemme 204 für die funktionsbereitschaftssteuerung auf das Fiveau der logischen "1" angehoben, um damit Energie an die Klemme P anzulegen. Die logischen Niveaus werden an die Einganguklemmen A, B und 0 angelegt, um die ausgewählte binäre Speicherstelle zu kennzeichnen. Um z.B. die Bpeicherstelle 101 zu adressieren, befinden sich alle drei Bin~

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gangsklemmen

gangsklemmen A, B, C auf dem Niveau der logischen "0". Damit liegen die Ausgangsklemmen X, B und "C alle auf dem Niveau der logischen "1". Die binäre Zahl, welche in die Speicherstelle 101 geschrieben werden soll, wird sodann an die Eingangsklemme 160 angelegt und das Potential an der Eingangsklemme 162 für das Lese- und Schreibsignal atif das Niveau der logischen "1" angehoben, um damit den Schreibzustand zu kennzeichnen. Es sei angenommen, daß zuerst eine logische "0" in die adressierte binäre Speicherstelle geschrieben werden soll. Das Potential an der Dateneingangsklemme 160 befindet sich dann auf dem Niveau der logischen "0" und der Transistor 164 leitet, wodurch wiederum die Transistoren 166 und 168 abgeschaltet werden. Darauf wird das Potential an der Eingangsklemme 162 für das Lese- und Schreibsignal auf das den Schreibzustand charakterisierende Niveau der logischen "1" angehoben, der Transistor 170 abgeschaltet, infolge davon die Transistoren 172 und 174· angeschaltet und der Transistor 176 abgeschaltet. Es ist wichtig, daß sich das Potential der Dateneingangsklemme 160 auf dem gewünschten Niveau befindet, bevor das Potential der Eingangsklemme 162 für das Schreibsignal angehoben wird. Der Transistor 182 wird abgeschaltet, da an der Klemme P Energie anliegt, welche den Transistor 188 anschaltet und wodurch sich die Schreibleitung 134· auf einem hohen einem offenen Schaltkreis entsprechenden Spannungsniveau befindet. Andererseits befindet sich die Leseleitung 136 auf einem Spannungsniveau, das der Summe der Span-, nungsabfälle an der Emitter-Baoiastrecke der Transistoren 192 und 194- entspricht. Somit liegt der Emitter d des Transistors

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120 auf einem höheren Potential als der Emitter d des Transistors 122., Daraus ergibt sich, daß der Transistor 120 abgeschaltet und der Transistor 122 angeschaltet ist. Der Strom durch die adressierte binäre Speicherstelle fließt dann über die Leseleitung 136 und schaltet die Transistoren 192 und 194-an, so daß das Potential der Datenausgangsklemme 195 auf aas Niveau der logischen "0" abfällt und anzeigt, daß eine logische "0""in der adressierten binären Speicherstelle gespeichert ist.

Wenn andererseits eine logische "1" in die adressierte binäre Speicherstelle geschrieben werden soll, wird eine logische "1" an die Dateneingangsklemme 160 angelegt. Wenn dann das Potential der Eingangsklemme 162 für das Lese- und Schreibsignal auf das Niveau der logischen "1" angehoben wird, schaltet der Transistor 164 ab und infolge davon die Transistoren 166 und 168 an. Der Transistor 1^r/0 ist wiederum abgeschaltet, so daß die Transistoren 172 und Ί74- angeschaltet und der Transistor 176 abgeschaltet ist. Somit wird das Potential der Öchreibleitung 124 auf ein niedriges Niveau reduziert, welches gleich dem Spannungsabfall am gesättigten Transistor 168 ist. Diese Spannung ist grundsätzlich kleiner als der Spannungsabfall an der Basis-Emitterstrecke der Transistoren 192 und 194-. so daß sich der Emitter d des Transistors 122 auf einem höheren Potential als der Emitter d des Transistors 120 befindet. Damit wird der Transistor 120 angeschaltet und der Transistor 122 abgeschaltet, so daß Strom über die iJchreibleitung 154 und nicht über die Leseleitung 1J6 fließt. \4ensi das Potential der Eingangsklemme 162 für das Lese- und

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bchreibaignal

Schreibsignal wieder auf das Fiveau der logischen "0" reduziert wird, wird der Transistor 176 eingeschaltet und der Transistor 168 abgeschaltet, so daß ein Strom durch die Dioden 178 und 180 und durch den gesättigten Transistor 176 fließt» Da somit kein Strom über die Leseleiturig 1J6 fließt, werden die Transistoren 192 und 194 abgeschaltet, so daß das Potential an der Datenausgangsklemme 195 das hohe Niveau der logischen "1" annimmt und dadurch anzeigt, daß in der binären Speicherstelle eine logische "1" gespeichert ist.

Wie ber-eits erwähnt, umfaßt das in Pig.4 dargestellte Speicher-System 100 einen Acht-Wort-Speicher, wobei jedes Wort aus einer binären Ziffer besteht, wobei das Speichersystem als typisches Beispiel auf einem einzigen Halbleiterplättchen angeordnet ist. Das System kann auf jede beliebige Anzahl von Worten mit jeder beliebigen Anzahl von binären Stellen erweitert werden, indem Speichersysteme 110 in der in Fig.5 dargestellten Weise zusammengeschaltet werden. Auf diese Weise werden z.B. zwei Systeme 100a und 100b derart zusammengeschaltet, daß sie die Worte W. bis„Wn mit den binären Ziffern B. und .Bp bilden ,und die Systeme 100c und 10Od derart zusaminengeschultet, daß sie die Worte Wq bis W^ mit den binären Ziffern B. und Bo bilden. Selbstverständlich können zusätzlich weitere Systeme 100 verwendet werden, um zusätzliche binäre Ziffern für die Worte W. bis Wg und Wq bis W.g vorzusahen,. Die Adresseneingänge A, B und C sind für beide Systeme 10Öa und 100b gemeinsam, so daß die entsprechenden binären Stellen eines bestimmten Wortes gleichzeitig adressiert werden. In gleicher Weise haben die Systeme 100c und 10Od

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di-3 Adresseneingänge A, B und O gemeinsam, so daß alle binären otellen dar v/orte Wq bis W^ gleichzeitig adressiert werden. Ua Sijciizelin Worte vorgesehen sind, wird ein vierstelliges biiirlre^ Ei.igangnsignal benötigt, um jedes Wort der sechzehn Worte zu ko ilazeichnen, das durch die vier Eingangs signale 222 an der Dscodierschaltung 224 dargestellt wird. Es sei bemerkt, daß soriit ails Speicherstellen eines Jeden Wortes gleichzeitig adressiert werden. Die Schaltung 100a und 100b wixxL von einer Klemme 204a für die Punktionsbereitschaftssteuerung und die Schaltung 100c und 10Od von einer Klemme 204c für die !ffunktionsbereitschaftssteuerung aus erregt. Die Dateneingangsklemme 160a ist für entsprechende binäre Ziffern, z.B. der Ziffer B. der sechzehn Worte gemeinsam und ist deshalb mit beiden Systemen 100a Lind 100c verbunden. Die Dateneingangsklemme 160b ist mit den beiden Systemen 100b und 10Od verbunden. In gleicher Weise ist die Datenausgangsklemme 195a. für beide Systeme 100a und 100c und die Datenausgangsklemme 195t> für die beiden Systeme 100b und 10Od gemeinsam vorhanden. KLr alle vier Systeme 100a bis 10Od ist eine einzige Eingangskiemme 162 für das Signal zur Kennzeichnung des Lese- und Schreibzustandes vorgesehen.

Beim Betrieb des Systems gemäß Pig.5 wird ein bestimmtes Wort aus sechzehn adressiert und durch den binären Code bereitgestellt, der an die vier Eingangsklemmen 222 für die Adresse angelegt wird. 7on den Eingängen 204a oder 204c für die Funktionsbereitschaftssteuerung wird nur einer auf das Niveau der logischen "1" angehoben. Je nachdem ob der Lese- oder ochreibzustand durch das an

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der Eingangsklemme 162 anliegende Signal ausgewählt wurde, wird jede Sbelle des "bereitgestellten Wortes unabhängig durch dio Signale an den Eingangsklemmen 160a und 160b beim Schreiben oder durch die Signale an den Ausgängen I9>a und 195b beim Lesen vorarbeitet«

In der vorstehenden ausführlichen Beschreibung einer Ausführungsform der Erfindung wurde ein sehr einfacher binärer Speicher dargestellt. Jeder binäre Speicher besteht aus zwei aktiven Elementen und diese Elemente führen die Funktion der Adressendecodierung zusätzlich zur Punktion der Speicherung aus. Das beschriebene Speichersystem kann vollständig als integrierte Schaltung hergestellt werden, wobei die einzelnen Systeme leicht miteinander verbunden werden können, um Systeme mit großer Speicherkapazität zu erzeugen. Die Systeme haben einen wortunabhängigen Zugriff, können ohne Zerstörung des Speicherinhalts gelesen werden und besitzen eine hohe Rechengeschwindigkeit.

Pat ent ansprüche

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Claims

Patentansprüche

1. Speichersystem mit einer Vielzahl "binärer SpeichereinrichtungeiiJ von denen Jede erste und zweite Transistoreinrichtungen enthält, deren Kollektoren mit einer Spannungsversorgung verbunden sind und deren Basen und Kollektoren kreuzweise zur regenerativen Umschaltung miteinander verkoppelt sind, dadurch gekennzeichnet , daß Jede der Transistoreinrichtungen zumindest einen der Adressierung dienenden Emitter und einen Emitter für dan Lese- und Schreibsignal aufweist, daß Adressierschaltungen zur wahlweisen Unterbrechung des Stroraflusses durch alle der Adressierung dienenden Emitter der ausgewählten binären Speichereinrichtung vorgesehen sind, um die binäre Speichereinrichtung in JTunktioiinzustand zu bringen, und daß Lese- und Schreibschalteinrichtungen vorgesehen sind, die alle Emitter für das Lese-Uiid Solireibsignal der ersten Transistoreinrichtung und alle Emitter für das Lese- und Schreibsignal der zweiten Transistoreinrichtung zur wahlweisen Erzeugung einer Spannungsdifferenz zwischen den Emittern für das Lese- und Schreibsignal der ersten Traasintoreinrichtung und den Emittern für das Lese- und Schreibsignal der zweiten Transistoreinrichtung der in Funktionszustand versetzten binären Sx^eichereinrichtung miteinander verbinden, um dadurch eine der Transistoreinrichtungen der binären Speichereinx'ichtung zur Feststellung des Vorhandenseins oder Nicht Vorhandenseins eines Stromes durch einen der Emitter für das Lese- und

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Schreib signal, der in ITunktionszustand versetzten binären Speichereinrichtung ein- und die andere Transistoreinrichtung abz-ucehalten..

2, Speichersystem nacli Anspruch 1, dadurch gekennzeichnet, daß die Komponenten des Systems auf einem gemeinsamen Träger hergestellt sind.

■-„ Speichers7/stem nach Anspruch 1 oder 2, dadurch g e k e η ..ι ζ e i c h net , daß 2 binäre» Speichereinrichtuiigen vorhanden sind, daß Qede Transistoreinrichtung η der Adressierung dienende Emitter aufxtfeist, und daß die Adressierschaltung η binäre Eingangsklemmen umfaßt und außerdem Decodiereinrichtuiigen enthält, die ddrart miteinander verbunden sind, daß sie die Vorspannlu:;; aller der Adressieining dienenden JSmitter einer binären Speichereinheit für .jede Kombination binärer Eingangs signale umkehrt.

4. Speichersystem nach einem odei* mehreren der Ansprüche 1 bis ;^:. dadurch g e k e η η a e i ;; h η e t , daß die Lese- und Schreibschalteinriclrcungen enthalten:

eine erste Lese- und Schreibleicimg, die mit den Emittern i'ür das Lese- und Schreib.= ignal der ei¹ st on Transistoreinrichcung ailei' binärer Speichereinrichtungen verbunden ist, eine zweite Lese- und Schreibleitimg, die mit; den Emittern für das Lece- und Schreibsignal der zweiten Transistoreinrichtung aller binärer Üpei^hereinrichtungen verbunden ist, Leseschalteinriohcungen, die mit der ersten Lese- und Schrcibleitung zur Erzeugung eines ersben o.ifmnuncsnivöaus auf der

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— dr> —

Los a- ιιηά b'chreiblaitung verbunden sind und der Feststellung des Vorhandenseins oder niohtvorhandenseins eines Stromes auf der Leitung dienen,

6 ilialbäiiirichtungen zum Eirilo.it on dor Schreib funkt ion, die mit ö.er .317-3 it en Lese- und Schreibleitung verbunden sind und die der wahl·, tj is en und abwechselnden Erzeugung des ersten üpannungsni-■ ve aus oder eines zweiten Spannungsniveaus, das höher als das erst ο Jpannuxigsniveau liegt, in Abhängigkeit von einem Le seuiid rJoliroiboingaiig.osignal dienen,

ochroibrr^halteiririühtungeii, die mit der zweiten Lese- und Schreibleitung verbunden aind und der wahlweisen und abwechselnden Er-/lOirm*; de:-; aweiten 3paiinungsniveaus und eines dritten üpannungsnivjauo, das niedriger als das erste opannungsniveau ist, in Ab- !iä:i^r;i;;;keit von oinoni Dateneingangs signal dienen.

Sr.'i i.t;hers7/3toTn. „lach ei.ioni odor mehreren der Ansprüche 1 bis 4,. dadurch g e k e η α ·,', β i ο h η e t , daß die Schaiteinrichtungen aum Einloibon dor Gehreibfunkbion und die Schreibschalteinrichtungen zur Verringerung des Energieverbrauchs iirahlv/eise ab-.'jchalöbar sind, und daß Einrichtungen mit; der ersten und zweiten Lese- und SciLceLbleituii'·; :',ar lirz-nigung eines gleichen Öpannurigsriiveo.u3 auf den Le^e- und iJchrοLbleitunken verbunden sind, wenn dio üclirolbrjchalbeinr iciiturii. und die iüchaiteinrichtung zum Einleiten der Schreibfunktion abgeschaltet werden, und daß die gleichen »jf^annimgariLvoaus nieir.Lger als das Spannungcniveau liegt, daa 3iib. an den dor Adressierung dienenden Emittern bildet, wenn der Otrom'durch die der Adressierung dienenden Emitter /,ur Beibehaibimg des üpoicherziuotanda dor binären ϋχ>ο Lchereinrichtungen bet wird. 009850/1650

6. Speichersystem nach, einem oder mehreren der-Ansprüche 1 bis 5, dadurch gekennzeichnet , daß die Vielzahl der binären Speichereinrichtungen eine Vielzahl aurj v/orten zusammengesetzte Speicherstellen umfaßt, wobei Jedes V/ort eine entsprechende Anzahl binärer Speicherstellen enthält, daß die Adressierschaltung zur wahlweisen Unterbrechung des Stromflusses durch alle der Adressierung dienenden Emitter der binären Speicherstellen des ausgewählten Wortes dient, daß die Lese- und Schreibschalteinrichtungen für jeden Satz entsprechender Speicherstellen des Wortes vorgesehen sind, daß die Einrichtungen zur wahlweisen Erzeugung eines Spannungsdifferenz zwischen der ersten und zweiten Lese- und Schreibleitung eine Spannungsdifferenz vorgegebener Polarität erzeugen, und daß Einrichtungen vorgesehen sind, um das Vorhandensein oder iflchtvorhandensein eines Stromflusses durch zumindest eine der Lese- und Schreibleibungen festzustellen.

'/>. Speichersystem nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß die binäre Speichereinrichtung wahlweise adressiert wird, indem dor Stromfluß durch alle Emitter außer einem in jeder der ersbon und zweiten Clhcanüisboreinrichtungen unterbrochen wird, um dadurch die Speicherung einer binaren Zahl in der binaren Speichereinrichtung durch das Anlegen verschiedener Spaiinungsniveaus an die beiden anderen Emitter zu bewirkan, und daß die gespeicherte binäre &ahl durch da$ b'ößtsbellen des Vorhandeij.seins oder üiichtvorhandöiiseins eines durch einen der beiden anderen Emitter abgetastet wird.

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8. Speichersystem nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet , daß jede Transistoreinrichtung die gleiche Anzahl von der Adressierung dienenden Emitter umfaßt, wobei jeder der Adressierung dienende Emitter der ersten Tr ausist or einrichtung; mit einem entsprechenden der Adressierung dienenden Emitter der aweiten Transistoreinrichtung verbunden ist, und daß Jede Transistoi'einrichtung einen Emitter für das Lese- void Schreibsignal enthält, wodurch die . binäre Speichereinrichtung vrahlweise durch die Unterbrechung des Stromflusses durch jedes Paar der miteinander verbundenen und der Adressierung dienenden Emitter der binären Speichereinrichtung adressierbar ist, und wodurch dann eine binäre Zahl in die binäre Speichereinrichtung durch die Erzeugung einer Spanxiuiigsdifferexiz geschrieben werden kann, die von vorgegebener Polarität ist und zxfischen den beiden Emittern für das Lese- und Schreibsignal anliegt und veranlaßt, daß die eine Transistox'einrichtung angeschaltet und die andere Tran-. sistoreinrichtung abgeschaltet wird, während die gespeicherte binäre Zahl durch das Feststellen des Vorhandenseins oder Niehtvcrhandenseins eines Stromes durch einen der Emitter für das Lese- und Schreibsignal gelesen werden kann.

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