DE1499739A1

DE1499739A1 - Datenspeicher zur gleichzeitigen Entnahme mehrerer Worte

Info

Publication number: DE1499739A1
Application number: DE19661499739
Authority: DE
Inventors: Senzig Donald Norman
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1965-11-30
Filing date: 1966-11-28
Publication date: 1970-03-19
Also published as: GB1154458A; DE1499739B2; FR1501331A; US3394354A; DE1499739C3

Description

Datenspeicher zur gleichzeitigen Entnahme mehrerer Worte

Die Erfindung betrifft einen Datenspeicher, bei welchem die gleichzeitige Entnahme mehrerer Worte bestehend aus je mehreren Bits möglich ist; der Speicher ist dabei aus Teilspeichern aufgebaut, deren Zahl gleich der Zahl der in einem Wort enthaltenen Bits ist.

Die Hersteller von datenverarbeitenden Maschinen sind bestrebt, die Geschwindigkeit und damit die Leistungsfähigkeit ihrer Maschinen zu vergrößern. Bei vielen Schaltungen und auch bei Speicherelementen ist der Zustand nahezu erreicht, bei dem die Lichtgeschwindigkeit die Grenze für weitere Erhöhung der Maschinengeschwindigkeit darstellt. Geschwindigkeit und Leistungsfähigkeit der Maschine müssen also auf andere Weise erhöht werden. Der Entwurf von Maschinen mit mehreren zentralen Verarbeitungseinheiten soll eine weitere Möglichkeit zur Erhöhung der Leistungsfähigkeit bringen; bei solchen

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Maschinen laufen mehrere Operationen gleichzeitig ab. Dazu ist es natürlich erforderlich, die Operanden für diese Operationen den Verarbeitungseinheiten gleichzeitig zuzuführen. Eine Lösung dafür wäre es, mit einem solchen System mehrere getrennte Speicher zu benutzen, die alle getrennt adressierbar sind. Das ergäbe aber in Wirklichkeit mehrere getrennte Rechner, jeder mit eigenem Speicher und eigener Verarbeitungseinheit, die nur durch eine gemeinsame zentrale Steuerung verbunden sind. Ein solches System erfordert aber einen hohen Aufwand von Schaltungslogik,um die Gleichzeitigkeit der Speicheransteuerung sicherzustellen.

Die Erfindung macht es sich zur Aufgabe, für ein datenverarbeitendes System mit mehreren Verarbeitungseinheiten einen Speicher zu schaffen, bei dem mehrere Worte gleichzeitig ausgelesen werdei können. Der Speicher ist aus Teilspeichern aufgebaut, die je ein einzelnes Bit enthalten. In einem Teilspeicher sind gleichzeitig mehrere Bitstellen ansteuerbar und in allen Teilspeichern werden gleichzeitig dieselben Bitstellen angesteuert. Die ausgewählten Bitstellen eines Teilspeichers werden zeilenweise in je eine Zeile eines Speicherregisters übertragen, die Bitstellen des folgenden Teilspeichers in die nächste Zeile usw.. Durch spaltenweise Entnahme aus dem Speicherregister werden die Worte einzeln verfügbar^/Es sind Magnetkernspeicher mit in mehreren Ebenen angeordneten Magnetkernen bekannt,, bei denen durch einen Speicheraufruf je ein Bit jeder Ebene angesteuert wird; es wird dabei also pro Aufruf ein Wort ausgelesen ("Technik der Magnetspeicher", Fritz Winkel; Springer I960, Seite 308 bis 311). Aus der gleichen Literaturstelle ist es auch bekannt, die dem. Speicher entnommenen Werte in ein Speicher-

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,-.'■. . _^_ H99739

register zu übernehmen und sie von dort wieder zum Speicher zurück oder zu einem Verbraucher zu übertragen.

Gegenstand der Erfindung ist ein Datenspeicher zur gleichzeitigen Entnahme mehrerer, aus je mehreren Bits bestehender Worte, der aus so vielen Teilspeichern besteht als Bits in einem Wort enthalten sind, gekennzeichnet durch Steuereinrichtungen zur gleichzeitigen Auswahl mehrerer Bitstellen eines Teilspeichers und zur gleichzeitigen Auswahl gleicher Bitstellen in allen Teilspeichern entsprechend den Werten eines Adressregisters sowie durch ein Speicherregister zur je zeilenweisen Aufnahme der ausgewählten Speicherwerte eines Teilspeichers und zur spaltenweisen Abgabe der den gleichen Bitstellen aller Teilspeicher entnommenen Werte.

Es hat sich als vorteilhaft erwiesen, die in einem Teilspeicher aufzurufenden Bitstellen nebeneinanderliegend auszuwählen, so daß in einfacher Weise durch Angabe der Richtung, in der die auszuwählenden Bitstellen nebeneinanderliegen, durch Angabe der Anfangsstelle und der Anzahl, die auszuwählenden Worte definiert werden können.

Da die Anzahl der auszuwählenden Worte bei der Größe der praktisch verwendeten Speicher kleiner ist als die Anzahl der in einer Richtung nebeneinanderliegenden Bitstellen eines Teilspeichers, wird erfindungsgemäß die Höchstzahl der gleichzeitig ansteuerbaren Worte kleiner gemacht als die Anzahl der nebeneinanderliegenden Bitstellen eines Teilspeichers; durch

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Schiebe schaltungen wird nach einem weiteren Merkmal der Erfindung
dafür gesorgt, daß die gewünschte Anzahl von erregten Auf ruf einrichtungen auf die gewünschten aus den mehreren Zu griffs leitungen verteilt werden.
Dasselbe gilt für die Durchschaltung der Abfühlleitungen auf die Abfühlverstärker

Das nachfolgend beschriebene Ausführungsbeispiel wird durch Zeichnungen erläutert.

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Fig. 1 ist ein Blockschaltbild des Speichersystems;

Fig* 2A u. - nach Fig. 2 aneinandergelegt - zeigen schematisch das 2B

Speicherregister von Fig. 1;

Fig. 3Au. - nach Fig. 3 aneinandergelegt - zeigen in Blockform die 3B

einzelne Speicherebene und deren Steuerung nach Fig. 1;

Fig. 4 ist ein Verdrahtungsbild einer einzelnen Speicherebene der

Fig. 3B;

Fig. 5A u. - nach Eig. 5 aneinandergelegt - zeigen schematisch die 5B

Schiebeschaltung für die Treiber in Fig. 3A;

Fig. 6A u. - nach Fig. 6, aneinandergelegt - zeigen schematiseh die 6B

Schiebeschaltung für die Abfühlleitungen nach Fig. 3A und

Fig. 7 ist ein Zeitdiagramm für das Speichersystem.

Die vorliegende Erfindung wird verwirklicht durch einen dreidimensionalen Speicher für gleichzeitigen Zugriff zu mehreren Worten; der Speicher besteht aus einer Mehrzahl von zweidimensionalen Speicherebenen* wobei jede Ebene mit Ansteuerungsmitteln zur Erregung einer Mehrzahl von Bittreiberleitungen einer ersten Koordiaatenrichtung ausgestattet ist. Jede zweidimen-

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sionale Speicherebene enthält außerdem Steuermittel zur Erregung einer einzelnen Treiberleitung einer zweiten Koordinate innerhalb derselben Ebene, so daß mehrere Bits der Ebene angesteuert werden können. Außerdem sind Einrichtungen vorgesehen, um die Speicherwerte von den zugehörigen Abfühlleitungen in Speicherregister zu übertragen.

Weiter sind Speicher-Adressregister zum Übersetzen der Anfrage an den Speicher vorgesehen; diese Anfrage bestimmt die Richtung des Zugriffs, d.h. den X-Wert (horizontal) oder den-Y-Wert (vertikal); sie bestimmt, entlang welcher X- oder Y-Leitung der Zugriff liegen soll; sie bestimmt die erste Zugriffsadresse an dieser Leitung und sie bestimmt schließlich die Zahl der Speicherstellen oder -worte, die mit dieser ersten Adresse beginnend angesteuert werden sollen. Eine typische Form für einen mit dem vorliegenden System verträglichen Speieherzugriffsbefehl wird später wiedergegeben werden. Das System ist also in der Lage, eine Mehrzahl von Worten in der X- oder der Y-Richtung des Speichers anzusprechen. Der Zugriff zu mehreren Worten kann an jeder Adresse dieser Richtung beginnen und er kann ein einzelnes Wort oder jede ZaM von Worten auswählen bis zu dem. durch die Systemeigenschaften vorgegebenen Maximum.

Eine Mehrzahl von Worten des Speichers kann also gleichzeitig entweder für einen Lese- oder einen Schreibvorgang ausgewählt werden. Diese Betriebsweise ist für Datenverarbeitungsanlagen mit mehreren Verarbeitungseiriheiten besonders erwünscht, weil dort die gleiehzeiiIgiDurchführung

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einer großen Zahl von Operationen gleicher oder verschiedener Art (z.B. Addition, Multiplikation, Division usw.) und die Rückgabe der Ergebnisse zum Speicher in möglichst kurzer Zeit nötig ist. Bei Matrix- oder Vektor-Rechnungen, bei denen in jedem Falle dieselbe arithmetische Operation durchzuführen ist, ist diese Speicherart besonders zweckmäßig; der Gebrauch einer solchen Speicherorganisation ist jedoch nicht darauf beschränkt. Natürlich muß der Benutzer des Systems, d.h. der Programmierer, mit der Organisation des Speichers vollständig vertraut sein, wenn er aus der Möglichkeit zu gleichzeitigem Zugriff den größten Nutzen ziehen will. Es wird infolgedessen angenommen, daß die Zuordnung der Speicherteile und die Art des Zugriffs zu den gespeicherten Werten vollständig vom Programmierer beherrscht wird, wie es auch tatsächlich der Fall ist.

Zu der nachfolgenden, ins einzelne gehenden Beschreibung ist noch zu sagen, daß sie eine vereinfachte Form wiedergibt und daß ein praktisch arbeitendes System viele Zusätze, z.B. Paritätsprüfung oder post-write disturb-Schaltungen, enthalten würde, die dem Fachmann bekannt sind.

In den Zeichnungen ist ein vereinfachter Speicher mit vier Ebenen zu 8 x 8 Kernen dargestellt; in Wirklichkeit würden etwa 128 χ 128 Kerne benutzt werden. Es sind auch nur vier Magnetkern-Ebenen gezeigt, währen in Wirklichkeit vielleicht 72 oder mehr Ebenen gebraucht würden, da die Benutzung von Worten init 72 Bits bei einem Speicher üblich ist. Dazu sind natürlich .

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dann auch größere Entschlüsseier und größere Befehlsworte erforderlich.

Die folgende Tabelle I zeigt die Form einer üblichen Adresse, die dem
Speicher-Adressregister zugeführt werden würde. Die Legende unter dem Befehlswort gibt die Bedeutung der vier Felder wieder. Die Zahl der Bitsteilen in jedem Feld ist für eine Ebene von 8 χ 8 Kernen ausreichend. Wie schon gesagt, sind für größere Ebenen auch größere Bitfelder B, C und D erforderlich.

TABELLE I

1 Bit

3 Bits

Feld A

Feld B

Feld C

FeIdD

Form des Speicheradresswortes

A - Richtung des Zugriffs X oder Y

B - Wenn der Zugriff in X (Y) -Richtung erfolgt, gibt B die Zahl der

X (Y)-Leitungen an.
C - Wenn der Zugriff in der X (Y)-Richtung erfolgt, gibt C die erste

Y (X)-Leitung an.
D *■ Gibt die Zahl der Y (X)-Leitungen an, d. h. die Zahl der Zugriffe.

Wie in der vorstehenden Tabelle angegeben, zeigt das Feld A, ob die Richtung des Zugriffes in der Richtung X oder Y erfolgen soll. Es wird für die vorliegende Beschreibung angenommen, daß eine binäre Eins im Feld A den Zugriff

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in der Richtung Y und umgekehrt eine binäre Null den Zugriff in der Richtung X bedeuten. Der Inhalt der Felder B, C und D geht aus der Tabelle I hervor; in den folgenden Tabellen wird jedoch zusätzliche Erläuterung gegeben. Die Tabelle II zeigt eine Ebene von 8x8 Kernen, in der die Buchstaben χ die Stellen zu vier Bits anzeigen, welche angesteuert werden sollen. Diese vier aufeinanderfolgenden Bits liegen in der Richtung Y₁ sie liegen auf der Y-Leitunf "2¹V sie beginnen mit der X-Leitung "2" und der Zugriff erstreckt sich auf vier folgende Bits. .

TABELLE II
Y- Leitungen
0 12 3 4 5 67

X- 3

Leitungen 4

X X

Die folgende Tabele III zeigt den notwendigen Inhalt der vier Felder. Dabei gibt das Feld A an, daß in Richtung Y vorzugehen sei. Das Feld B gibt an, daß Y den Wert Zwei hat. Das Feld C bestimmt den Wert für X zu 2 und das Feld D enthält die Dezimalzahl vier. Ö 0 § 8 1 2 / 1 3 3 2

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1ο

TABELLE ΠΙ

1

2

4

FeIdA; Richtung Y

Feld B; Y = 2

Feld C; X = 2

Feld D; 4 (Zahl der Zugriffe)

In der folgenden Tabelle IV ist der binäre Inhalt des Speicheradressregister-Wortes wiedergegeben; dieser Inhalt wird tatsächlich zu dem Speicheradressregister des Systems geliefert. Das Feld A enthält eine einzige binäre Eins, was einen Zugriff in Richtung Y bedeutet. Die Felder B und C enthalten die Binär zahlen 010, was bekanntlich der Dezimalziffer 2 entspricht. Das Feld D enthält die Binärzahl 100; dies entspricht der Dezimalziffer 4.

TABELLE IV

1

010

010

100

Das vorliegende System ist in der Lage, eine solche Adresse aufzunehmen und die entsprechenden Bit-Treiberleitungen innerhalb jeder Kernebene zu erregen; dadurch werden die bezeichneten Bitstellen innerhalb dieser Kernebene ausgelesen und der Inhalt über Abfühlleitungen zum Speicherregister

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gebracht, aus dem die Werte zu anderen Stellen des datenverarbeitenden Systems übertragen, zum Speiche.^ in gleicher oder geänderter Form zurückgeführt oder zu einer anderen Stelle des Speichers gebracht werden können, jeweils in Abhängigkeit von den Befehlen des Systems.

Die Fig. 1 zeigt eine Blockdarstellung des erfindungsgemäßen Systems; sie enthält die drei Haupteinheiten. Eine davon ist das Speicheradressregister mit den vier Feldern A, B, C und D. Wie in Rechnersystemen üblich, wird dieses Speieheradressregister von dem Gesamtbefehlsprogramm angesteuert wie für jede andere den Speicher betreffende Operation des Rechners. Die "Speicherebene und Steuerung" 2 enthält je eine einzelne Magnetkernspeicherebene und die Schaltung zum Erregen und Auswählen der Treiberleitungen sowie die Schaltungen zur Auswahl der richtigen Abfühlleitungen jeder Kernebene, durch welche die entnommenen Werte zum und vom Speicherregister 4 laufen.

Das Speicherregister ist ein üblicher Binärspeicher; er ist in Fig, 2 dargestellt. Dieses Register kann die aus den Speicherebenen entnommenen Bits aufnehmen und formt diese Bits zu Speicherworten um, die dann zum Rechner geleitet werden können. Wie aus der folgenden Funktionsbeschreibung des Systems zusammen mit den Figuren 2 bis 7 noch hervorgehen wird, wird die Information ins Speicherregister in sozusagen horizontaler Richtung eingetragen, d»h. einzelne Informationsbits aus den zweidimensionalen Kernebenen. Werte aus dem Rechner zum Speicherregister und umgekehrt werden in

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-TA-

"vertikaler" Richtung befördert. Die logischen Schaltungen der Figuren 3, 4, 5 und 6 sind alle in den Blocks 2 enthalten, die mit Speicherebene und Steuerung bezeichnet sind.

Die Fig! 2 gibt also eine ausführlichere Darstellung der Schaltungslogik des Speicherregisters 4 von Fig. 1. Einzelne bistabile Schaltungen 5 sind die eigentlichen Speicherelemente, die in bekannter Weise durch Ansteuerung der ¹¹I"- oder ¹¹O"-Seite entsprechend der Eingangsinformation eingestellt werden. Die Abfrage geschieht in ebenfalls bekannter Weise durch Herstellung von Verbindungen zu den Ausgangsklemmen der bistabilen Schaltungen. Die Bezeichnungen in Fig. 2 weisen darauf hin, daß die horizontalen Zeilen mit den verschiedenen Kernebenen in Verbindung stehen und daß die vertikalen Spalten die Wortorganisation des Speicherregisters und damit des Speichers betreffen. Vier Bits können also von den Kernebenen gleichzeitig angesteuert und in den horizontalen Zeilen des Speicherregisters untergebracht werden. Wie früher schon festgestellt wurde, sind in der hier beschriebenen Ausführungsform nur vier horizontale Bits und vier vertikale Bits dargestellt, d. h. ein Bit pro Kernebene, obwohl natürlich in einer praktischen Ausführungsform mehr Bits und mehr Worte vorzusehen sind.

Die Sammelleitungen 26 sind Eingangsleitungen vom Rechner und dienen zur Einstellung der Speicherelemente 5 des Speicherregisters aus einer äußeren Quelle, etwa einem Magnetband oder dergleichen. Die Sammelleitungen 28 dienen zur Übertragung der Daten aus dem Speicherregister zum Rechner

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^{10 875} BAD ORIGINAL*

oder zu der äußeren Speicherstelle. Die Sammelleitungen 26 und 28 laufen in das Speicherregister vertikal, entsprechend der Wortorganisation ein. In der linken oberen Ecke der Fig. 2A sind Sammelleitungen 6, 8, 10 zur Übertragung von Bits zwischen dem Speicherregister und den einzelnen Speicherebenen vorgesehen. Diese Leitungen verbinden also das Speicherregister mit den einzelnen Ebenen des Speichers. Diese Leitungen verlaufen im Speicherregister horizontal in Übereinstimmung mit der Bitorganisation. Die Sammelleitung 6 stellt die bistabilen Schaltungen 5 auf "θ"; die Sammelleitung 8 stellt die bistabilen Schaltungen 5 auf "l" und die Sammelleitung 10 überträgt in einem Schreibzyklus Daten aus dem Speicherregister zurück zu den einzelnen Kernebenen.

die 'Die aus den Figuren 3A und 3B bestehende Fig. 3 enthält/logische und funktioneile Steuerung der einzelnen, zweidimensionalen Kernspeicherebenen 2. Die in Blockform dargestellten einzelne Kernspeicherebene 12, Schiebeschaltung für die Treiber 24 und Schiebeschaltung für die Abfühlleitungen 32 sind mit größerer Ausführlichkeit in den Fig. 4, 5 und 6 wiedergegeben. In Fig. 3 sind fünf Treiber dargestellt, vier Treiber 22 speisen die Schiebe -

. schaltung für die Treiber 24 und der einzelne Treiber 21 speist den Verschlüsseier 23. Diese Treiber sind von üblicher Art und liefern die für den

* Betrieb der Speicherebenen nötigen Treiberströme in Form von Halbwahl-Impulsen auf bis zu fünf Leitungen. Wie früher schon erwähnt wurde, wird ein Impuls über den Verschlüsseier 23 geliefert; er läuft auf einer einzelnen

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BAD

- vt -

Abfühlleitung in der Richtung des Zugriffes. Vier Treiberimpulse werden gleichzeitig auf Abfühlleitungen der anderen Koordinate geliefert, um für bis zu vier Speicherstellen in der Speicherebene Vollauswahl-Impulse zur Verfügung zu haben. Es erscheint also ein Halbwahl-Impuls nur auf einer der acht Leitungen vom Verschlüsseier, welcher durch eine der Torschaltungen (14O₄ 142, 144 oder 146; Fig. 3B) und von dort zu der entsprechenden X- oder Y-Treiberleitung laufen kann, abhängig von der durch die Adresse vorgeschriebenen Richtung und abhängig davon,ob es sich um einen Lese- oder Sehreib-Vorgang handelt. Gleichzeitig können bis zu vier der acht aus der Schiebeschaltung für die Treiber 24 herausführenden Leitungen erregt werden, die über eine der vier Torschaltungen (64, 66, 68 oder 70) einen Impuls zu der einzelnen Speicherebene gelangen lassen, wobei auch hier der von dem Impuls eingeschlagene Weg von der Art der Ansteuerung abhängt und davon, ob ein Lese- oder Schreib-Vorgang stattfinden soll. Die vier Torschaltungen 132, 134, 130 und 138 auf der rechten Seite von Fig. 3B, welche die acht genannten Leitungen mit Erde verbinden, dienen zur Vervollständigung des Treiberstromkreises bei den einzelnen Adressierungsvorgängen. Wenn also ein Treiberimpuls auf der Schreibleitung X ankommt, wird die an die Leseleitung X angeschlossene Torschaltung erregt, so daß das andere Leitungsende an Erde liegt und der Treiberpfad vollständig ist. Dasselbe gilt für alle vier anderen Eingangsleitungen der Speicherebene und für alle anderen Operationen. Die Schiebeschaltung für die Treiber 24 dient zur Überführung der Treiberströme aus den die Schiebeschaltung speisenden Treibern in die richtige zum Speicher laufende Treiberleitung. Die Schiebe-

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schaltung reagiesl auf Eingangssignale aus den Feldern D und C des Speicheradressregisters. Diese Felder bestimmen die erste Adresse längs der betreffenden Koordinate des Speichers, tvo der Speicherzugriff beginnen soll., bzw. die Zahl der Zugriffe einschließlich dieses ersten. Gemäß dem in Tabelle II gezeigten Beispiel ist die erste im Feld C erscheinende Adresse X = 2. Natürlich sieht aber die Schiebeschaltung nur die tatsächliche Binärdarstellung von 2, nämlich 010 . Die Zahl 4 erscheint im Feld D des Beispiels; sie bedeutet, daß die nächsten vier X-Leitungen beginnend mit der Adresse 2 erregt werden müssen. Der Ausgang der Schiebe schaltung zeigt also Treiberimpulse auf den Leitungen 2, 3, 4 und 5. Das setzt voraus, daß im Feld D des Speicheradressregisters die Zahl 4 auftrat. Wenn z.B. in diesem Feld die Zahl 2 gestanden hätte, so würden nur zwei Leitungen erregt, nämlich die Leitungen 2 und 3. Ausführlicheres über die Schiebe schaltung für die Treiber wird zusammen mit Fig. 5 gesagt werden.

Die Schiebeschaltung für die Abfühlleitungen 32 hat eine ähnliche Aufgabe wie die Schiebeschaltung für die Treiber jedoch in umgekehrter Richtung. Die Schiebeschaltung für die Treiber 24 empfängt bis zu vier Impulse von den Treibern 22 und leitet sie zu bestimmten der acht möglichen Ausgangsleitungen. Im Gegensatz dazu empfängt die Schiebeschaltung für die Abfühlleitungen 32 auf acht Leitungen an ihrer Eingangsseite bis zu vier Impulse und durch ihr Netzwerk leitet sie diese Impulse auf die vier Ausgangsleitungen, auf denen sie anschließend zu den Abfühlverstärkern 30 und von dort zu dem Datenregister 4 weiterlaufen.

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Schließlich bringen noch zwei Leitungen - siehe unteren Teil der Fig. 3A den Inhalt des Feldes A aus dem Speicheradressregister herein. Es handelt sich dabei ja um eine einzige Bitstelle, die den Binärwert ¹¹I" oder "0" enthalten kann und die die Zugriffs richtung Y oder X angibt. Diese beiden _& Leitungen speisen die Und-Schaltungen 125, 126« 127 und. 128, deren Ausgänge die zwölf Torschaltungen in der unteren Hälfte der Fig. 3B bedienen und damit die Signale aus der Schiebe se haltung 24 und dem Verschlüsseier 23 zu den Treiberleitungen der Kernebene durchlassen.

Die in Fig. 3 gezeigten Schaltungen führen also die erste Auswahl und Schaltfunktionen des erfindungsgemäßen Systems durch, sie entschlüsseln die zum Speicheradressregister gelieferten Daten und steuern die Treiber der einzelnen Kernebenen für den Zugriff zum Speicher.

Fig. 4 zeigt Einzelheiten einer einzelnen Speicherebene, die zur Verwendung in dem erfindungsgemäßen System geeignet ist. Es ist, wie früher schon gesagt, eine Matrix von 8x8 Kernen; es werden bekannte, aus magnetischem Werkstoff hergestellte Toroide als Speicherelemente benutzt, die bistabilen Charakter haben. Die Treiberleitungen und die Abfühlleitungen sind entsprechend bezeichnet; alle Abfühlleitungen haben eine gemeinsame Erdung, da die Stromrichtung in diesen Leitungen ohne Bedeutung ist zum Unterschied von den Treiberleitungen X und Y. Die Treiberleitungen X und Y sind je an einer Seite mit "Lesen" und "Schreiben" bezeichnet; diese Bezeichnung bezieht sich auf die Richtung der Treibersignale in diesen Leitungen, Bei einem

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10 875 ^BAD

Le se-Zyklus fließt der Strom in eine Richtung und versucht alle durchsetzten Kerne in ihren "O"-Zustand zu versetzen, während beim Schreib-Zyklus der Strom die gleiche Wicklung in der entgegengesetzten Richtung durchfließt und den Speicherkern in den Zustand "l" versetzen will. Es ist hier nicht nötig, Sperrleitungen zu verwenden, da bei einem "Schreib"-Signal Halbstromimpulse nur an diejenigen Kerne angelegt werden, die nach "l" gebracht werden sollen; dies ist in Abweichung von den üblichen dreidimensionalen Speichern, bei denen der Treiberkreis alle Kerne des Speicherwortes in den Eins-Zustand zu versetzen sucht und wo Impulse auf den Sperrleitungen diese Einstellung für bestimmte Kerne verhindert.

Fig. 5 ist eine ausführlichere Darstellung der Schiebeschaltung für die Treiber 24 aus Fig. 3, Diese Einheit empfängt Werte aus den Feldern C und D des Speicheradressregisters. Abhängig von dieser Eingangsinformation wählt die Schiebeschaltung 24 die richtige Zahl von Treiberimpulsen und leitet sie in die richtigen Treiberleitungen der Kernebene zwecks Speicheransteuerung.

Die drei bistabilen Schaltungen oben in Fig. 5B werden Tom Feld D des Speicheradressregisters gespeist und sie sind mit den Werten "l", "2" und "4" bezeichnet; diese Bezeichnung entspricht dem binären Gewicht der Stelle des Adressenfeldes. Wenn also zwei aufeinanderfolgende Bitstellen in den Kernebenen angesteuert werden sollen, so könnte die bistabile Schaltung "2" auf ihren binären Wert ¹¹I" eingestellt werden. Bei Betrachtung der Logik

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-Hf-

unterhalb der bistabilen Schaltung "2" wird klar, daß die Und-Schaltungen 54 und 84 durch die binäre Bitkombination 010 der drei gezeigten bistabilen Schaltungen erregt werden. Der Ausgang dieser Und-Schaltungen führt zu den unteren Eingängen der Torschaltungen 90, 92, 94 und 96. Die vier Ausgänge aus den Und-Schaltungen 54, 84, 86 und 88 werden dann durch das Verschiebenetzwerk aus den Torschaltungen 90, 92, 94, 96, 98 und 100 verschoben und auf die acht Leitungen der Sammelleitung 62 verteilt. Die Schiebeschaltung ist zweistufig; in ihrer zweiten Stufe (Fig. 5B) enthält sie jedoch nur zwei T or schaltungen 98 und 100, was mit Rücksicht auf die geringe Zahl von X- und Y-Leitungen in der Speicherebene des Ausführungsbeispiels ausreichend ist. Bei einer größeren Anzahl solcher Leitungen wären weitere Torschaltungen erforderlich. Die T or schaltungen beider Stufen werden von Ausgangssignalen des Entschlüsselers 34 (Fig. 1) gesteuert. Die Funktion der Oder-Schaltungen unmittelbar rechts von den^xbeiden Sätzen von Torschaltungen wird nachstehend erläutert.

Wenn im Feld C des Speicheradressregisters die Adresse 5 auftritt, so werden die Torschaltungen 92 und 100 vom Ausgang des Entschlüsselers 34 erregt (die mit 1 bezeichnete Steuerleitung erster Stufe in Fig. 5A und die mit 4 bezeichnete Steuerleitung zweiter Stufe in Fig. 5B sind erregt). Wenn die beiden mit 1 und 2 bezeichneten Aus gangs leitungen der Torschaltung 92 in Fig. 5A verfolgt werden, so zeigt es sich, daß die mit 1 und 2 bezeichneten Eingänge zur Torschaltung 100 der Fig. 5B und damit die mit 5 und 6 bezeichneten Ausgangsleitungen dieser Torschaltung erregt werden. Es werden also die Leitungen 5 und 6 der Sammelleitung 62 erregt; dies sind die beiden

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erwünschten, im genannten Beispiel durch die beiden aufeinanderfolgenden Bits im Feld D des Speicheradressregisters und durch die Adresse 5 im Feld C des Speicheradressregisters bezeichneten Leitungen. Die Wahl des Zugriffs in der X- oder Y-Richtung bestimmt nun, welche der Treiberleitungen ( 5 oder 6) in der Speicher ebene 12 von der Schiebeschaltung erregt werden.

Wie früher schon festgestellt wurde, verrichtet die Schiebe schaltung für die Abfühlleitungen 32 der Fig. 6 praktisch dieselbe Aufgabe wie die Schiebeschaltung für die Treiber 24 nach Fig. 5,. Aus diesem Grunde wurden in Fig. 6 dieselben Bezugszeichen benutzt, jedoch mit einem Strich versehen. Die Aufgabe dieser Schaltung ist es, die auf der Sammelleitung 82 (Fig. 6A) auftretenden Ausgangssignale zu den richtigen Leitungen der Sammelleitung 63 (Fig. 6B) zu überführen, von wo sie dann zu den Abfühlverstärkern 30 und anschließend zu dem Speicherregister 4 gelangen. Wie beim früheren Beispiel soll auch hier angenommen werden, daß die mit "2" bezeichnete bistabile Schaltung durch das Feld D des Speicheradressregisters erregt wurde. Dadurch wird je ein Eingang der Und-Schaltung 54' und 84' in Fig. 6B erregt. Die im Feld C des Speicheradressregisters erscheinende Zahl 5 erregt gleichzeitig die T or schaltungen 100' und 92'. Aus der Schaltung ergibt sich dann, daß bei einem Eingangssignal auf den Leitungen 5 und 6 der Torschaltung 100' (Fig. 6A) deren Ausgangsleitungen 1 und 2 ein Signal führen. Diese Signale gelangen auf den gleichbezeichneten Leitungen zur Torschaltung 92' und verlassen diese auf den Leitungen 0 und 1, welche zu

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den jeweils zweiten Eingangsklemmen der Und-Schaltungen 54' und 84' führen. Es werden also die mit 0 und 1 bezeichneten Leitungen auf der Sammelleitung 63 Signale führen, die über die Abfühlverstärker zur Einstellung der entsprechenden Bitstellen des Speicherregisters 4 in der ent-

I .

sprechenden Kernebene gelangen.

Die Fig. 7 zeigt den zeitlichen Ablauf der Vorgänge im erfindungs gemäßen System. Der Taktimpuls CL-I startet die Vorgänge im System bei einem "Lese"-Zyklus; er wird gefolgt von den Taktimpulse CL-2, CL-2Ä und CL-3. Diese Taktimpulse stammen aus Taktgebern üblicher Art. Bevor ein Speicherzyklus beginnen kann, muß natürlich die entsprechende Adresse in das Speicheradressregister gebracht worden sein. Aus Fig. 3A ist zu entnehmen, daß der Taktimpuls CL-I der Und-Schaltung 31 zugeführt wird; er dient dazu, über die Sammelleitung 6 die entsprechenden Speicherstellen des Speicherregisters 4 über den Abfühlverstärker 30 zu löschen. Der Taktimpuls CL-2 dient über die Und-Schaltung 33 als Eingangssignal für die Treiber 22; der Taktimpuls CL-2A steuert die Torschaltung 35, so daß nach dem Anlegen des "Lese"-Impulses an die Speicherebene deren Ausgangssignal über die Schiebeschaltung 32, Abfühlverstärker 30 und die Sammelleitung 8 zum Speicherregister 4 gelangen kann. Die Schiebeschaltungen sowohl für die Treiber (24) als auch für die Abfühlleitungen (32) werden vom Inhalt der Felder C und D des Speicheradressregisters selbsttätig eingestellt. Der Taktimpuls CL-2 läßt also den Inhalt der ausgewählten Speicherstelle der Speicherebene zu der entsprechenden Bitstelle des Speicherregisters hin gelangen.

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Der Taktimpuls CL-2 dient auch zur Vorbereitung der beiden Und-Sehaltungen 126 und 127 (unten in Fig. 3A). Die Aus gangs signale dieser Und-Schaltungen werden acht T or schaltungen in Fig. 3B zugeführt; darunter sind die Tor-Schaltungen 64, 66, 68 und 70, welche die Treiberimpulse aus der Schiebeschaltung für die Treiber auf die richtigen X- und Y-"Lese"-Leitungen gelangen lassen.

Der Taktimpuls CL-2a wird auch der Oder-Schaltung 19 zugeführt, die den einzelnen Treiber 21 erregt. Der Taktimpuls GL-2a setzt gegenüber dem Taktimpuls CL-2 verspätet ein. Die beim Anlegen der mehreren Halb wahl-Impulse in den Abfühlleitungen entstandenen Störsignale sind demnach schon abgeklungen, ehe der vom Treiber 21 herrührende einzelne Auswahlimpuls auftritt.

Der Taktimpuls CL-3 veranlaßt die Rückübertragung des Inhalts des Speicherregisters in den Speicher. Dazu wird der Impuls CL-3 an die vier Und-Schaltungen 102, 104, 106 und 108 angelegt, wo er mit den Signalen auf der Sammelleitung 10 aus dem Datenregister vereinigt wird. Jede Eingangsleitung der Sammelleitung 10 mit einer ;"l" ruft also an den genannten Und-Schaltungen ein Ausgangssignal hervor, wodurch die entsprechenden Treiber 22 und auch der einzelne Treiber 21 erregt werden. Der Taktimpuls CL-3 gelangt auch zu den Und-Schaltungen 125 und 128, um die "Schreib"-Leitungen X und Y zur einzelnen Speicherebene 12 zu erregen. Es wurde früher schon daraufhingewiesen, daß die "Schreib"- und "Lese"-Treiberleitungen tatsächlich dieselben Leitungen sindj bei einem Lesevorgang durchläuft der Treiberstrom dabei den Speicher in einer Richtung, beim Schreibvorgang in der entgegengesetzten

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— Jm —

Richtung. Bei einem Kernspeicher mit zerstörender Entnahme ist bekanntlich an jeden Lesevorgang ein Schreibvorgang anzuschließen, bei dem die Werte aus dem Speicherregister zurück in den Speicher übertragen werden. Beim Schreibvorgang wird die Leitung "Schreiben" mit dem Taktimpuls CL-2 durch eine Und-Bedingung verknüpft (342) und nicht die Leseleitung, da diese die ausgewählten Kerne auf Null stellt.

Das vorliegende System enthält also eine Adresse und ein Lese- oder Schreib-Signal; die Entnahme von Werten aus den einzelnen Speicherebenen oder die Speicherung in diesen erfolgt durch die sehr bewegliche Eingangssteuerung. Obwohl die einzelnen Speicherebenen nach Art eines zweidimensionalen Speichers betrieben werden, erscheint das System als ganzes wie ein dreidimensionaler Speicher und zwar wegen der Art des Zugriffs zum Speicherregister und wegen der Art, in der die einzelnen Speicherebenen-Steuerungen von den einzelnen Speicheradressregistern aus parallel arbeiten.

Die folgenden Ausführungen zur Beschreibung des Gesamtsystems wollen die verschiedenen in den Zeichnungen dargestellten und einzeln beschriebenen Teile zusammenfassen und die Erfindung verständlicher machen.

Die folgende Beschreibung der Arbeitsweise macht von dem Beispiel aus Tabelle III Gebrauch. Die danach im Speicheradressregister enthaltenen Werte wurden.in Tabelle IVgezeigt, die hier nochmals wiedergegeben wird. ■■■" 009812/1332 _TABELLE „

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Dieses Befehlswort bedeutet also, daß ein Zugriff auf der Leitung Y = 2 in Y-Richtung zu erfolgen hat. Die erste zu erregende X-Leitung hat die Nummer 2 und vier weitere Worte sind anzusteuern-, d.h. die X-Leitungen 2, 3, 4 und 5. Dies Befehlswort ist im Speicheradressregister der Fig. 1 enthalten; dieses Register ist für die in den anderen Figuren gezeigten Steuerschaltungen zugänglich. Zunächst soll nur die Steuerung für eine einzige Speicherebene beschrieben werden. Dieselben Werte werden jedoch (wie aus Fig. 3 hervorgeht) aus jeder einzelnen Speicherebene entnommen und zu den zugeordneten horizontalen Zeilen von bistabilen Speicherschaltungen des Speicherregisters der Fig. 2 übertragen. Dieser Vorgang sei ein Lesevorgang, der nach seiner Beendigung einen Schreibvorgang erfordert.

Das erste Ereignis ist der Taktimpuls CL-I, der zusammen mit dem Signal auf der "Lese"-Leitung der Und-Schaltung 31 (Fig. 3A) zugeführt wird. Das Ausgangssignal dieser Und-Schaltung speist die vier Und-Schaltungen 54', 84', 86' und 88' in Fig. 6B. Die jeweils anderen Eingänge dieser Und-Schaltungen empfangen Signale aus dem Feld D des Speicheradressregisters in dem eine binäre 4 enthalten ist, so daß alle vier Leitungen der Sammelleitung 63 zum Abfühlverstärker 30 (Fig. 3A) erregt werden. Das Augangssignal der Abfühl verstärker durchläuft die Torschaltung 110 und stellt über die Sammelleitung 6 alle vier speichernden bistabilen Schaltungen 5 der Fig. 2A auf "Null".

Der dann auftretende Taktimpuls CL-2 öffnet zusammen mit dem Impuls auf der Leitung "Lesen" die Und-Schaltung 33 in Fig. 3A. Das entstehende Ausgangssignal läuft über Oder-Schaltungen zu allen vier Treibern 22. Durch

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den Taktimpuls CL-2A wird kurz danach die Und-Schaltung 17 durchlässig gemacht, so daß die Torschaltung 35 das Aus gangs signal der Abfühlverstärker 30 über die Sammelleitung 8 zum Speicherregister durchlassen kann. Alle vier Und-Schaltungen 54, 84, 86 und 88 (Fig. 5A) werden von den Impulsen am Ausgang der vier Treiber 22 und vom Auftreten der Zahl 4 im Feld D des Speicheradressregisters durchlässig gemacht. Das Auftreten der Zahl 2 im Feld C des Speicherregisters verursacht über den Entschlüsseier 34 die Erregung der Torschaltungen 92 und 98 (Fig. 5A und B); es werden die vier Ausgangsimpulse der Treiber 22 zu den Leitungen 2, 3, 4 und 5 der Sammelleitung 62 übertragen. Der Inhalt des Feldes B im Speicheradressregister verursacht beim Auftreten des Taktimpulses CL-2a die Erregung der Leitung 2 am Ausgang des Entschlüs seiers 23. Das oben schon erwähnte Ausgangssignal der Und-Schaltung 33 (Fig. 3A) wird auch an die Und-Schaltung 127 angelegt und deren anderer Eingang, die Leitung Y aus dem Feld A des Speicheradressregisters, speist den zweiten Eingang dieser Undr-Schaltung. Ihr Ausgangssignal öffnet einmal die T or schaltungen 64 und 130; die vier Treiberleitungen auf der Sammelleitung 62 gelangen also zu der Seite Lesen X der Speicherebene und der Stromkreis dieser Treiberimpulse wird über die Torschaltung 130 geschlossen. Andererseits Öffnet die Und-Schaltung 127 die T or schaltungen 142 und 138; so daß der Treiberimpuls des Treibers 21 (die einzelne Y-Leitung) in die Speicherebene eintreten kann. Es werden also den vier X-Treiberleitungen (2, 3, 4 und 5) und der einzelnen Y-Leitung (2) Halbwahlimpulse zugeführt, so daß die vier Speicherstellen am Schnittpunkt der einen Y-Leitung und der vier X-Leitungen ausgelesen wird. Die Ausgangssignale dieser Speicherstellen gelangen über die Abfühlleitung X (74, Fig. 3B)

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über die ebenfalls von der Und-Schaltung 127 geöffnete Torschaltung 76 und die Oder-Schaltung 80 über die Sammelleitung 82 zur Schiebeschaltung für die Abfühlleitungen 32. Dort findet die entsprechende, früher beschriebene Verschiebung statt, so daß die vier auf den X-Abfühlleitungen 2, 3, 4 und 5 auftretenden Bits auf entsprechenden vier Leitungen der Sammelleitung 63 weiterlaufen. Nach der Verstärkung in den Abfühlverstärkern '30 gelangen die vier Bits über die Torschaltung 35 zum Speicherregister. Danach ist der Lese-Zyklus beendet.

Der Beginn des Taktimpulses CL-3 leitet den Schreib-Zyklus des Speichers ein. Ein solcher Zyklus findet ja immer statt, ob ein Lese-Zyklus vorausgegangen ist oder nicht. Mit anderen Worten nach einem normalen Lese-Zyklus muß der Inhalt des Speicherregisters in den Speicher zurückgegeben werden um die Daten zu erhalten; wenn Daten aus einem äußeren Speicher übernommen werden sollen, müssen diese Daten zunächst im Speicherregister 4 untergebracht und dem Speicher ein Schreibbefehl gegeben werden. In diesem Falle haben die Taktimpulse CL-I und CL-2 keine Wirkung, da die Leitung "Lesen" nicht erregt ist.

Der "Schreib"-Teil der "Lese"-Operation soll jetzt weiter behandelt werden. Der Taktimpuls CL-3 läßt die auf der Sammelleitung 10 (Fig. 3A) ankommenden Werte aus dem Speicher register durch die Und-Schaltungen 102, 104, 106 und 108 laufen. Diese vier Leitungen sind (siehe Fig, 2A) mit den Klemmen ¹¹I" der bistabilen Schaltungen 5 verbunden. Es werden also nur diejenigen Treiber

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22 der Fig. 3A erregt, für die im Speicherregister 4 in den bistabilen Schaltungen 5 eine "l" enthalten ist. Der Taktimpuls CL-3 gelangt auch zu dem einzelnen Treiber 23 und zu den Und-Schaltungeii 125 und 128, welche die Torschaltungen in den Treiberleitungen zum Speicher bedienen.

Was nach dem früher genannten Beispiel jetzt eintreten muß, ist ein Schreibzyklus mit mehrfachem X-Zugriff und einfachem Y-Zugriff. Die Und-Schaltung 125 wird also erregt von der Kombination des Taktimpulses CL-3 und dem Signal auf der Leitung "Y". Das Ausgangssignal der Und-Schaltung 125 gelangt zur Torschaltung 68, um die richtigen Treiberleitungen in den "Schreib"-■■ Eingang X der Speicherebene zu leiten und es gelangt gleichzeitig zu der Torschaltung 132 um das andere Ende derselben Treiberleitungen mit Erde zu verbinden, wie es früher erläutert wurde. Die Steuerung der Schiebeschaltung für die Treiber 24 ist dieselbe wie beim "Lese"-Zyklusj es werden die gleichen Eingänge aus dem Speicheradressregister zur Steuerung der Torschaltungen innerhalb der Schiebeschaltung benutzt. An diesem Punkte ist daran zu erinnern, daß die Erregung der Lesekreise nicht erforderlich ist, da es sich ja um eine "Schreib"-Operation handelt. Der Ausgang der Und-Schaltung 125 gelangt auch zur Torschaltung 146, durch welche der Y-Schreibeingang aus dem einzelnen Treiber geöffnet wird. Weiter wird von derselben Und- Schaltung noch die Torschaltung 134 zur Erdung des anderen Endes der Y-Schreibleitung erregt. Der Verschluss eier 23 wird wie vorher vom Feld B des Speicheradressregisters eingestellt. Mit dem Auftreten des Täktimpulses CL-3 gelangen also "Schreib"-Impulse über die entsprechenden Treiberlei-. hingen X und Y zur Speicherebene und verursachen das Einschreiben von

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"l" in die Stellen der Speicherebene, die den eine "l" enthaltenden bistabilen Schaltungen des Speicherregisters 4 entsprechen. Der Taktimpuls CL-2 bewirkt zusammen mit dem "Schreib"-Signal über die Und-Schaltung 142 die Rückstellung der ausgewählten Speicherstellen nach "θ"; dei* Taktimpuls CL-2a besorgt dieselbe Aufgabe über den einzelnen Treiber 21. Beide werden wirksam bevor durch den Taktimpuls CL-3 der Schreibvorgang beginnt.

Damit ist die Beschreibung des "Schreib"-Vorangs für einen Y-Zugriff zum Speicherybeendet. Bei einem Y-Zugriff werden also eine Mehrzahl von X-Treiberleitungen und eine einzige Y-Treiberleitung erregt. Im Falle eines X-Zugriffes wird eine einzige X-Treiberleitung und eine Mehrzahl von Y-Treiberleitungen erregt. Der letztere Vorgang erfolgt mittels der Und'-Schal.— tungen 126 und 128 (siehe Fig. 3A unten) . Der Hauptunterschied schaltungsmäßig besteht darin, daß bei diesem letzteren Vorga-ng die mehreren Treiberausgänge aus der Schiebe schaltung für die Treiber 24 in Y-Richtung eingeschleust wird und der einzelne Treiberausgang aus dem Verschlüsseier 23 in X-Richtung verläuft.

Es ergibt sich also, daß in das Speicherregister 4 der Inhalt der entsprechenden Kernebenen in jeweils (in der Fig. 2A und 2B) horizontaler Richtung eingetragen wird. Nun ist das Speicherregister bereit zur Übertragung seiner Werte in beliebige andere Auswerteeinrichtungen. Wie früher beschrieben, erfolgt die Ausgabe aus dem Speicherregister 4 über die Sammelleitungen

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(wie aus der Leitungsführung hervorgeht) wortweise.

Das erfindungsgemäße System erlaubt also den Zugriff zu gleichzeitig mehreren Worten eines Speichers und ist damit besonders geeignet für datenverarbeitende Systeme mit mehreren Verarbeitungs-Einheiten. Es wurde bereits erwähnt, daß die Erweiterung über die in den Zeichnungen dargestellte Größe leicht möglich ist. Durch Vergrößerung der Zahl von Kernebenen kann mit Worten von vielen Bits gearbeitet werden. Es ist außerdem auch der Zugriff zu mehr als vier Worten (vier Bits pro Ebene) möglich durch Bereitstellung größerer einzelner Speicherebenen Dazu wäre es natürlich erforderlich die Felder B, C und D des Speicheradressregisters zu erweitern und ebenfalls die Schiebeschaltungen 24 und 32 auszubauen. Es können auch andere Speicherarten als Magnetkernspeicher mit der Erfindung benutzt, werden.

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-Vl- 25. November 1966 PATENTANSPRÜCHE

1. Datenspeicher zur gleichzeitigen Entnahme mehrerer, aus je mehreren Bits bestehender Worte, der aus so vielen Teilspeichern besteht als Bits in einem Wort enthalten sind, gekennzeichnet durch Steuereinrichtungen zur gleichzeitigen Auswahl mehrerer Bitstellen eines Teilspeichers und zur gleichzeitigen Auswahl gleicher Bitstellen in allen Teilspeichern entsprechend den Werten eines Adressregisters sowie durch ein Speicherregister (4) zur je zeilenweisen Aufnahme der ausgewählten Speicherwerte eines Teilspeichers, und zur spaltenweisen Abgabe der den gleichen Bitstellen aller Teilspeicher entnommenen Werte.

2. Datenspeicher nach Anspruch 1' dadurch gekennzeichnet, daß ein Adressregister bestimmt in welcher von zwei möglichen Richtungen die gleichzeitig auszuwählenden Bitstellen eines Teilspeichers nebeneinander liegen, welches die Anfangsstelle der Reihe von Bitstellen eines Teilspeichers ist und welche Anzahl von Bitstellen eines Teilspeichers gleichzeitig auszuwählen ist. '

3. Datenspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Höchstzahl der in einem Teilspeicher längs einer Richtung an-

• steuerbaren Bitstellen kleiner ist als die ,Zahl der in einem Teilspeicher in einer Richtung vorgesehenen Bitstellen und daß vom Adressregister

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gesteuerte Schiebeschaltungen (24; 32) die Zuordnung der nötigen Zahl von Aufrufeinrichtungen (22) bzw. Abfühlverstärkern (30) zu den gewünschten Zugriffsleitungen (14_r 16) bzw. Ausgangsleitungen (18, 20)" vornimmt.

4. Datenspeicher nach den Ansprüchen 1 bis 3 mit Magnetkernen als Speieherelementen, dadurch gekennzeichnet, daß jeder Teilspeicher aus einer zweidimensionalen Magnetkern-Matrix mit Treiberleitungen (14, IG) zur Halbwahl in X- und Y-Richtung und mit zwei Sätzen von in X- bzw. Y-Richtung verlaufenden Abfühlleitungen (18, 20) besteht, daß der Speicheraufruf durch gleichzeitige Erregung mehrerer Treiberleitungen einer Koordinate (z. B. 14) und einer Treiberleitung der anderen Koordinate (z.B. 16) erfolgt und daß aus dem parallel zu den mehreren erregten Treiberleitungen verlaufenden Satz von Abfühlleitungen (18) die entsprechenden Leitungen zu den Abfühlverstärkern durchgeschaltet werden.

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