DE140817T1 - Versenkte metallisation. - Google Patents

Versenkte metallisation.

Info

Publication number
DE140817T1
DE140817T1 DE198484630163T DE84630163T DE140817T1 DE 140817 T1 DE140817 T1 DE 140817T1 DE 198484630163 T DE198484630163 T DE 198484630163T DE 84630163 T DE84630163 T DE 84630163T DE 140817 T1 DE140817 T1 DE 140817T1
Authority
DE
Germany
Prior art keywords
conductor
layer
dielectric
channel
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE198484630163T
Other languages
English (en)
Inventor
Paul Willard Lewisville Tx 75067 Ackmann
Frank Randolph Denton Tx 76201 Bryant
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CTU of Delaware Inc
Original Assignee
Mostek Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mostek Corp filed Critical Mostek Corp
Publication of DE140817T1 publication Critical patent/DE140817T1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Claims (8)

ÜBERSETZUNG Anmeldung Nr. 84630163.8 Mostek Corporation Patentansprüche :
1. Verfahren zum Herstellen einer gemusterten Leiterschicht auf einer integrierten Schaltung durch folgende Schritte: Aufbringen einer ersten dielektrischen Schicht vorbestimmter Dielektrikumsdicke über wenigstens einer unteren Schicht;
Aufbringen einer Leiterphotolackschicht vorbestimmter Leiterphotolackdicke über der dielektrischen Schicht; Belichten und Entwickeln des Leiterphotolacks, um wenigstens eine Leiteröffnung in dem Photolack und einen Restteil des Photolacks außerhalb der wenigstens einen Leiteröffnung zu bilden;
Entfernen des Teils des Dielektrikums, der unter der wenigstens einen Leiteröffnung liegt, bis zu einer vorbestimmten Kanaltiefe, um dadurch wenigstens einen Kanal mit einer ersten und einer zweiten Seite in dem Dielektrikum herzustellen;
Aufbringen einer Leiterschicht auf die integrierte Schaltung, wobei die Leiterschicht eine vorbestimmte Leiterdicke
0UO817
hat, die im wesentlichen gleich der vorbestimmten Kanaltiefe ist, so daß ein Teil der Metallschicht in den Kanal bis zu der ersten und der zweiten Seite eindringt und die Leiterschicht zwischen dem wenigstens einen Kanal und dem Rest des Photolacks unterbrochen ist; und
chemisches Abtragen des Rests des Photolacks, um dadurch eine gemusterte Leiterschicht zurückzulassen, die in den wenigstens einen Kanal in der dielektrischen Schicht eingebettet ist.
2. Verfahren nach Anspruch 1, bei welchem der Leiter ein Metall ist.
3. Verfahren nach Anspruch 2, beinhaltend nach dem Schritt des Aufbringens der ersten dielektrischen Schicht die folgenden weiteren Schritte:
Aufbringen einer Kontaktphotolackschicht über der dielektrischen Schicht;
Belichten und Entwickeln des Kontaktphotolacks, um wenigstens eine Kontaktöffnung in dem Kontaktphotolack herzustellen;
Entfernen desjenigen Teils des Dielektrikums, der unter der wenigstens einen Kontaktöffnung liegt, bis in eine erste Kontakttiefe; und
Abstreifen des Kontaktphotolacks, wobei bei diesem Verfahren der wenigstens eine Kanal einen Teil der Kontaktöffnung in einem Uberlappungsgebiet überlappt, so daß der Schritt des Entfernens des Dielektrikums bis in die Kanaltiefe außerdem einen Teil des Dielektrikums in dem Überlappungsgebiet bis in eine zweite Kontakttiefe entfernt, wodurch der Schritt des Aufbringens einer Metallschicht Metall in dem Uberlappungsgebiet aufbringt, welches mit der gemusterten Metallschicht, die in die dielektrische Schicht eingebettet ist, in elektrischem Kontakt ist.
0U0817
4. Verfahren nach Anspruch 3, beinhaltend nach dem Schritt des Entfernens desjenigen Teils des Dielektrikums, der unter der wenigstens einen Metalisierungsöffnung liegt, den weiteren Schritt, daß durch Naßätzen derjenige Teil des Dielektrikums, der sich unter dem Überlappungsgebiet befindet, entfernt wird, bis ein ausgewählter Teil der wenigstens einen unteren Schicht erreicht ist, wodurch elektrischer Kontakt zwischen dem ausgewählten Teil der wenigstens einen unteren Schicht und einem Teil der eingebetteten Metallschicht in dem wenigstens einen Kanal hergestellt wird.
5. Verfahren nach Anspruch 4, bei welchem die Schritte des Entfernens desjenigen Teils des Dielektrikums, der unter der wenigstens einen Kontaktöffnung liegt, und der Schritt des Entfernens des Teils des Dielektrikums, der unter der wenigstens einen Metallisierungsöffnung liegt, durch Plasmaätzen ausgeführt werden.
6. Verfahren nach Anspruch 2, bei welchem die Leiterphotolackschicht einen Teil aufweist, der mit zwei Leiteröffnungen versehen ist, die eine Teilung von weniger als 2 μΐη haben, mit einem Trennabstand zwischen den beiden Leiteröffnungen von weniger als 1 um.
7. Verfahren nach Anspruch 6, bei welchem der Kanal eine Kanaltiefe von weniger als 1 um und eine Kanalbreite hat, die kleiner als das Doppelte der Kanaltiefe ist.
8. Verfahren nach Anspruch 7, bei welchem die Leiterphotolackdicke kleiner als die Kanalbreite oder gleich derselben ist.
DE198484630163T 1983-11-03 1984-10-30 Versenkte metallisation. Pending DE140817T1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/548,465 US4508815A (en) 1983-11-03 1983-11-03 Recessed metallization

Publications (1)

Publication Number Publication Date
DE140817T1 true DE140817T1 (de) 1985-09-12

Family

ID=24188954

Family Applications (2)

Application Number Title Priority Date Filing Date
DE198484630163T Pending DE140817T1 (de) 1983-11-03 1984-10-30 Versenkte metallisation.
DE8484630163T Expired - Fee Related DE3482225D1 (de) 1983-11-03 1984-10-30 Versenkte metallisation.

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE8484630163T Expired - Fee Related DE3482225D1 (de) 1983-11-03 1984-10-30 Versenkte metallisation.

Country Status (4)

Country Link
US (1) US4508815A (de)
EP (1) EP0140817B1 (de)
JP (1) JP2583408B2 (de)
DE (2) DE140817T1 (de)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0127689B1 (de) * 1983-05-19 1987-08-26 Ibm Deutschland Gmbh Verfahren zum Herstellen von gedruckten Schaltungen mit in das Isolierstoffsubstrat eingebetteten metallischen Leiterzugstrukturen
US4744858A (en) * 1985-03-11 1988-05-17 Texas Instruments Incorporated Integrated circuit metallization with reduced electromigration
US4681795A (en) * 1985-06-24 1987-07-21 The United States Of America As Represented By The Department Of Energy Planarization of metal films for multilevel interconnects
US4662064A (en) * 1985-08-05 1987-05-05 Rca Corporation Method of forming multi-level metallization
US4624739A (en) * 1985-08-09 1986-11-25 International Business Machines Corporation Process using dry etchant to avoid mask-and-etch cycle
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
EP0232508B1 (de) * 1986-01-09 1992-03-11 International Business Machines Corporation Verfahren zur Herstellung eines Kontakts unter Verwendung der Erweichung zweier Glasschichten
US4753866A (en) * 1986-02-24 1988-06-28 Texas Instruments Incorporated Method for processing an interlevel dielectric suitable for VLSI metallization schemes
US4689113A (en) * 1986-03-21 1987-08-25 International Business Machines Corporation Process for forming planar chip-level wiring
JPH0682658B2 (ja) * 1987-04-29 1994-10-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 半導体装置およびその製造方法
US5034347A (en) * 1987-10-05 1991-07-23 Menlo Industries Process for producing an integrated circuit device with substrate via hole and metallized backplane
IT1225624B (it) * 1988-10-20 1990-11-22 Sgs Thomson Microelectronics Procedimento per formare contatti metallo-semiconduttore autoallineatiin dispositivi integrati contenenti strutture misfet
EP0375255A3 (de) * 1988-12-21 1991-09-04 AT&T Corp. Verfahren zur Herabsetzung der Verunreinigung durch bewegliche Ionen in integrierten Halbleiterschaltungen
US5112448A (en) * 1989-11-28 1992-05-12 The Boeing Company Self-aligned process for fabrication of interconnect structures in semiconductor applications
US5290396A (en) * 1991-06-06 1994-03-01 Lsi Logic Corporation Trench planarization techniques
US5413966A (en) * 1990-12-20 1995-05-09 Lsi Logic Corporation Shallow trench etch
JP2740050B2 (ja) * 1991-03-19 1998-04-15 株式会社東芝 溝埋込み配線形成方法
US5225358A (en) * 1991-06-06 1993-07-06 Lsi Logic Corporation Method of forming late isolation with polishing
US5252503A (en) * 1991-06-06 1993-10-12 Lsi Logic Corporation Techniques for forming isolation structures
US5248625A (en) * 1991-06-06 1993-09-28 Lsi Logic Corporation Techniques for forming isolation structures
US5245213A (en) * 1991-10-10 1993-09-14 Sgs-Thomson Microelectronics, Inc. Planarized semiconductor product
JP2885616B2 (ja) * 1992-07-31 1999-04-26 株式会社東芝 半導体装置およびその製造方法
US6177337B1 (en) 1998-01-06 2001-01-23 International Business Machines Corporation Method of reducing metal voids in semiconductor device interconnection
JP2005535108A (ja) * 2002-05-23 2005-11-17 ショット アーゲー 高周波用途に適した導体構成を有する構成要素を製造する方法
US20060244151A1 (en) * 2005-05-02 2006-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Oblique recess for interconnecting conductors in a semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5224084A (en) * 1975-08-19 1977-02-23 Matsushita Electric Ind Co Ltd Semiconductor manufacturing rpocess
US4040891A (en) * 1976-06-30 1977-08-09 Ibm Corporation Etching process utilizing the same positive photoresist layer for two etching steps
US4070501A (en) * 1976-10-28 1978-01-24 Ibm Corporation Forming self-aligned via holes in thin film interconnection systems
JPS56110229A (en) * 1980-02-06 1981-09-01 Nec Corp Manufacture of semiconductor device
JPS56114319A (en) * 1980-02-14 1981-09-08 Fujitsu Ltd Method for forming contact hole
EP0057738B1 (de) * 1981-02-07 1986-10-15 Ibm Deutschland Gmbh Verfahren zum Herstellen und Füllen von Löchern in einer auf einem Substrat aufliegenden Schicht
US4564997A (en) * 1981-04-21 1986-01-21 Nippon-Telegraph And Telephone Public Corporation Semiconductor device and manufacturing process thereof
JPS5825229A (ja) * 1981-08-08 1983-02-15 Matsushita Electronics Corp 半導体装置の製造方法
JPS6010755A (ja) * 1983-06-30 1985-01-19 Sharp Corp 半導体装置の製造方法
US4439270A (en) * 1983-08-08 1984-03-27 International Business Machines Corporation Process for the controlled etching of tapered vias in borosilicate glass dielectrics

Also Published As

Publication number Publication date
EP0140817A2 (de) 1985-05-08
EP0140817A3 (en) 1987-01-21
JP2583408B2 (ja) 1997-02-19
JPS60115246A (ja) 1985-06-21
EP0140817B1 (de) 1990-05-09
DE3482225D1 (de) 1990-06-13
US4508815A (en) 1985-04-02

Similar Documents

Publication Publication Date Title
DE140817T1 (de) Versenkte metallisation.
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE4320286A1 (de) Verfahren zum elektrischen Kontaktieren des Aktivbereichs einer Halbleiteranordnung
DE2017613B2 (de) Verfahren zum Herstellen von Koaxial-Schal tungsanordnungen
DE3024084A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE69012444T2 (de) Excimer-induzierte flexible Zusammenschaltungsstruktur.
WO1995002312A1 (de) Strukturierte leiterplatten und folienleiterplatten und verfahren zu deren herstellung
DE4306322C2 (de) Verfahren zum Herstellen einer Leiterschichtverbindungsstruktur und Leiterschichtverbindungsstruktur
DE2313219B2 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit einer auf mehreren Niveaus liegenden Metallisierung
DE69022637T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes auf welchem eine isolierende Shicht eine gleichmässige Dicke hat.
DE2926336A1 (de) Schaltungstraegerplatte und verfahren zu ihrer herstellung
DE2351943A1 (de) Verfahren zur herstellung integrierter schaltungen
DE4418163A1 (de) Verfahren zur Herstellung von mikromechanischen Strukturen
CH400271A (de) Verfahren zum Herstellen von elektrischen Bauelementen
DE68922474T2 (de) Verfahren zum Herstellen einer integrierten Schaltung einschliesslich Schritte zum Herstellen einer Verbindung zwischen zwei Schichten.
DE10246682A1 (de) Halbleiter-Vorrichtung
DE2728845A1 (de) Verfahren zum herstellen eines hochfrequenztransistors
EP0105189B1 (de) Verfahren zum Herstellen von Metallelektroden unterschiedlicher Dicke für Halbleiterbauelemente, insbesondere für Leistungshalbleiterbauelemente wie Thyristoren
DE2629996A1 (de) Verfahren zur passivierung und planarisierung eines metallisierungsmusters
DE1142926B (de) Verfahren zur Herstellung gedruckter Schaltungsplatten
DE3516760A1 (de) Verfahren und vorrichtung zum aetzen von kupfer auf einer leiterplatte
DE19756409A1 (de) Verfahren zum Herstellen einer Halbleiterkomponente
DE4406397A1 (de) Substrat für elektrische Schaltkreise sowie Verfahren zum Herstellen des Substrates
DE3421127A1 (de) Verfahren zum herstellen einer halbleiteranordnung
DE19734837A1 (de) Verfahren zur Herstellung eines selbstausrichtenden Silicids