DE1296669B - Schaltungsanordnung zur Codeumsetzung mit Fehlersicherung - Google Patents

Description

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Die Erfindung bezieht sich auf eine Schaltungsan- In ähnlicher Weise wie ein normaler Arbeitsgang,

Ordnung zur Codeumsetzung mit Fehlersicherung, bei bei dem die Eingangsimpulse über die Eingangsder mittels Verzögerungsschaltungen und bistabilen leitungen ELl.. .ELn an die einzelnen Kreise geElementen jedes einzelne Informationsbit sowohl langen, wird auch die Prüfung einer solchen Anordnung normal als auch invertiert in einer jedem Informations- 5 durchgeführt. Zu diesem Zweck ist eine Prüfeinrichbit zugeordneten logischen Einheit verarbeitet wird tung TST vorhanden, von der eine Prüfzeichenfolge und im Falle eines Fehlers innerhalb der Schaltung ausgesandt werden kann, die über Prüfleitungen durch eine jeder Einheit zugeordneten Prüfschaltung Lei...Len und Les sowie über die Ober-Glieder zur Festlegung der Komplementärbeziehung die Aus- Gl... Gn und Gs an jede Verzögerungsleitung DLl gänge der fehlerhaften Einheit in einen bestimmten io bis DLn und DLs gelangt. Die Ausgangszeichen, die Zustand versetzt werden. nach einer von den Verzögerungsleitungen DLl... DLn

Bisher bekannte Codeumsetzer mit Fehlersicherung und DLs abhängigen Verzögerungszeit am Ausgang können allgemein in zwei Gruppen eingeteilt werden. jedes Kreises am Flip-Flop FF13, FF23.. .FFn3 ab-Einmal kann man von einer »Sicherung durch Ver- genommen werden können, werden über die Leitungen doppelung« und zum anderen von einer sogenannten 15 LaI, LaI.. .Lan, Las wieder in die Prüfeinrichtung »partiellen Sicherung« (Sicherung der Einzelzeichen TST geleitet. Dort wird jedes Ausgangssignal auf seine durch Anwendung eines Sicherungscodes) sprechen. Richtigkeit geprüft. Im Falle einer Fehlerfeststellung Letztere liegt z. B. bei einer min Sicherung vor (dabei erfolgt die Umschaltung der als fehlerhaft erkannten ist η die Zahl der für den normalen, laufenden Betrieb logischen Einheit, d. h., eine fehlerhaft arbeitende erforderlichen und m die Zahl der als Reserve vorge- ao Verzögerungsleitung und die damit verbundenen sehenen logischen Kreise). Als Regel gilt dabei logischen Elemente, nämlich die Flip-Flops dieser 1 < m < n. Der Sicherungsgrad (Redundanzgrad) Einheit werden abgetrennt, und statt dessen wird über eines Systems hängt von seinem Codesystem ab; es ist die betätigten Kontakte te und ta des als fehlerhaft jedoch klar, daß die Grenze dieser Sicherungsver- festgestellten Kreises die Reserveeinheit SKs mit der fahren dann erreicht ist, wenn m = 1 wird, d.h., 25 VerzögerungsleitungDLs und den Flip-FlopsFFiI wenn für η normal arbeitende Kreise ein Kreis zusatz- .. .FFs3 angeschaltet. Die Steuerung der Kontakte te lieh als Reserve vorhanden ist. bzw. ta geschieht dabei mittels Steuerrelais Tel.. .Ten

In der F i g. 1 ist eine solche aus logischen Elementen bzw. Ta 1... Tan, die der Prüfeinrichtung TST zugeaufgebaute Anordnung dargestellt, die nach dem be- ordnet sind und die bei einem auftretenden Fehler erkannten partiellen Sicherungsverfahren (l/n-System) 30 regt werden, arbeitet. Über die nunmehr betätigten Kontakte te und ta

Die Anordnung der F i g .1 besteht aus den η logi- des fehlerhaften Kreises werden die gewöhnlichen sehen Kreisen SKI... SKn für den laufenden, norma- Nachrichtensignale im Normalbetrieb nicht mehr über len Betrieb (n parallele Eingänge). Jeder Kreis den fehlerhaften Kreis geleitet, sondern gelangen über SKI.. .SKn enthält logische Elemente, nämlich je eine 35 die Leitung Lr s und das Ober-Glied Gs auf den Verzögerungsleitung DLl, DLL . .DLn und je drei Reservekreis SKs. Nachdem die fehlerhaft arbeitenden bistabile Elemente, in diesem Falle die Flip-Flops Elemente des abgeschalteten Kreises wieder für einen FFIl, FF12, FF13...FFnI, FFnI, FFn3. Die Flip- ordnungsgemäßen Betrieb zur Verfügung stehen, Flops eines Kreises sind mit der Verzögerungsleitung d. h. nach Reparatur des Kreises," wird vom Reservedieses Kreises verbunden. Außerdem ist in der An- 4° kreis SKs (DLs und FFjI, FFjI, FFs3) über die in die Ordnung der F i g. 1 ein zusätzlicher Kreis SKs vor- gezeichnete Lage übergehenden Kontakte te bzw. ta handen, der eine Verzögerungsleitung DLs und die auf den wiederhergestellten Kreis umgeschaltet, wähdrei mit der Verzögerungsleitung DLs verbundenen rend die Elemente DLs und FFsI.. .FFs3 des bistabilen Elemente, nämlich die Flip-Flops FFsI... Reservekreises wieder als Reserveeinheit zur Ver-FFj3 enthält. 45 fügung stehen.

Ein Code,' der von einem solcherart aufgebauten Auch die im folgenden beschriebene Erfindung beNetzwerk gebildet wird, besitzt entweder Prüf bits zieht sich auf eine Anordnung zur Codeumsetzung mit (Paritybits) oder aber wird durch einen Prüfcode Fehlersicherung. Der Erfindung liegt im besonderen (z. B. 3: 4-Code) gebildet. die Aufgabe zugrunde, den Aufwand in derartigen

Die Eingabe in solche logische Anordnungen er- 50 Anlagen, der durch die zusätzliche Bereitstellung folgt gewöhnlich über Eingabeleitungen. Hier sind zu eines Kreises (SKs) als Reserveeinheit bedingt ist, zu diesem Zweck die Eingabeleitungen ELl.. .ELn vor- vermeiden.

handen, die über Kontakte tel.. .ten und über Oder- Dazu wird von dem bekannten Gedanken ausge-

Glieder Gl.. .Gn an die Verzögerungsleitungen-DLl gangen, jedes in einer logischen Einheit verarbeitete .. .DLn anschaltbar sind. Die Ausgabe kann an jedem 55 Informationsbit sowohl normal als auch invertiert für Ausgang der Verzögerungsleitungen DLl. . .DLk ge- eine Prüfung zur Verfügung zu stellen und abhängig schehen, an dem ein eingegebenes Nachrichtenbit von einer Fehlerfeststellung beide Ausgänge der nach einer bestimmten Verzögerungszeit (Speicher- logischenEinheitineinenbestimmtenlogischenZustand zeit) wieder zur Verfügung steht. Die Ausgabe kann zu versetzen. Über eine nach dem Prinzip der Mehraber auch nach jedem der in dem Kreis liegenden 60 heitsentscheidung arbeitende Decodierung kann auf Flip-Flops FFIl, FF12, FF13.. .FFnI, FFn2, FF« 3 diese Weise trotz Auftretens eines Fehlers die Anorderfolgen. In jedem Fall werden die Ausgänge über nung ohne Unterbrechung weiterarbeiten. Kontakte tall.. Jan2 auf Codiereinrichtungen DCl Die Erfindung gibt eine Schaltungsanordnung an,

... DC4 geführt, von denen hier nur die Einrichtung mit der eine nach dem Prinzip arbeitende Codeum-DCl dargestellt ist. In jeder Codiereinrichtung 65 Setzung mit Fehlersicherung in vorteilhafter Weise DCl... DC4 wird das gewonnene Ausgangssignal durchführbar ist. Gemäß der Erfindung wird das z. B. in einen Vierer-Code umgesetzt und über die dadurch erreicht, daß in einer ersten, jedem logischen Ausgänge DO, Dl, D2 und D3 ausgegeben. Schaltkreis zugeordneten Prüfeinrichtung ein Prüf-

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kreis vorhanden ist, der sowohl mit einem Prüfzeichen- dessen Kontakt rl sowie das Diodenfeld dl.. .d8 dargeber als auch mit den die normale und die komple- gestellt worden.

mentäre Information liefernden Ausgängen des lo- Die Funktion der in der F i g. 2 dargestellten gischen Schaltkreises verbunden ist und der zur Fest- Schaltungsanordnung ist dabei folgende,
stellung eines Fehlers des logischen Schaltkreises ab- 5 Wenn bei der Prüfung der logischen Anordnung hängig vom Auftreten eines Taktimpulses nur bei z. B. das logische Element FF13 fehlerhaft arbeitet, so Koinzidenz des auf den Ausgängen des betreffenden wird das in der Prüfeinrichtung TSTl festgestellt und logischen Schaltkreises auftretenden Signals aktiviert in Abhängigkeit davon das Relais Rl erregt. Über den ist und eine bistabile Kippstufe umsteuert, über deren dadurch betätigten Kontakt rl wird über die Dioden dadurch erregten Ausgang ein Relais ansteuerbar ist, io dl... d8 Erdpotential an jeweils beide Ausgänge eines dessen Ansprechzeit größer ist als ein durch den Takt- jeden logischen Elementes DLl, FFIl, FF12 und FF13 impuls festgelegter Prüfzyklus, und daß das Relais des geprüften Kreises gelegt. Dadurch werden alle einen ersten Kontakt besitzt, über den erst nach einem Ausgangsleitungen des Kreises, entsprechend der einen Prüfzyklus überdauernden Zeitraum alle Aus- oben festgelegten Definition, mit dem logischen Zugangsleitungen des betreffenden fehlerhaften logischen 15 stand »1« beaufschlagt. Dieser Kreis wird codiert durch Schaltkreises einheitlich mit dem gleichen Binärwert drei Bits von geraden gleichen Prüfcodes und in den »0« oder »!«beaufschlagt sind, wodurch eine der beiden, Codiereinrichtungen DCl.. .DC4 werden die Ausgleiches Potential führenden, jedoch komplementär gangssignale unterschieden durch vier Arten von Kombewerteten Ausgangsleitungen eines logischen Elemen- binationen, nämlich DO, Dl, D2 undD3. Selbst wenn tes das richtige Signal abgibt und durch an sich be- ao jede Ausgangsleitung der logischen Elemente FFIl, kannte Mehrheitsentscheidung bei der anschließenden FFYl, FF13 und DLl durch die »1« festgehalten wird, Decodierung sämtlicher sowohl normal als auch korn- so liegen die Ausgangsimpulse doch an der richtigen plementär dargestellter Informationsbits von der Stelle der Ausgänge der Codiereinrichtungen DCl... redundanten in die nicht redundante Darstellung trotz DC4, solange die anderen logischen Elemente, nämlich des fehlerhaften logischen Elementes das richtige Er- 35 die Verzögerungsleitungen DLl.. .DLn und die Flipgebnis gewonnen wird. Flops FFIl.. .FFn3 normal, d. h. fehlerfrei, arbeiten.

Beispielsweise sind gemäß der Erfindung die Kreise Betrachtet man z. B. die Codiereinrichtung DCl

für η Nachrichtenbits, wie auch in der F i g. 1 darge- und nimmt man an, daß alle Elemente der Anordnung,

stellt, durch einen Paritätsprüfcode sowie durch ^mj_n co- also alle Verzögerungsleitungen und alle Flip-Flops

diert, um einen Redundanzgrad von mindestens 1 Bit 30 normal arbeiten und daß zu einer bestimmten Zeit

zu erreichen. Jeder einem Nachrichtenbit zugeordnete nur am Ausgang Dl der Codiereinrichtung DCl ein

Kreis wird gesondert geprüft, wie an Hand des in der Ausgangsimpuls zur Verfügung steht, dann ist der

Fig. 1 dargestellten Beispiels eines ¹J_n Redundanz- logische Zustand auf jedem der Ausgänge A12, All

systems beschrieben wurde. Alle Ausgangsleitungen ·· -AnI »1«, während die Ausgänge All, All.. .AnI

der logischen Elemente, bei denen ein Fehler festgestellt 35 den logischen Zustand »0« aufweisen. Aber auch dann,

wurde, werden erfindungsgemäß mit einer der logischen wenn beide Ausgänge A11 und A12 des ersten Kreises

Bedingungen, nämlich mit »1« beaufschlagt, wobei die infolge eines Fehlers auf dem Zustand »1« festgehalten

Verknüpfung aller logischen Elemente so gewählt ist, werden (dann z. B. wenn Flip-Flop FF13 als fehlerhaft

daß kein Fehler festgestellt wird, solange der Fehler in arbeitend festgestellt wurde), ist der Zustand »1« nur

der Anordnung nur einmalig auftritt. 40 amAusgangDl der Codiereinrichtung DCl verfügbar;

Weiterbildungen der Erfindung sind aus den Unter- die anderen Ausgänge DO, D2 und D3 der Codiereinansprüchen ersichtlich, Ausführungsbeispiele der Er- richtung DCl weisen den Zustand »0« auf. Es steht findung werden im folgenden an Hand der F i g. 2 und also trotzdem die korrekte Ausgangskombinatiori zur 3 beschrieben. Verfugung.

Dabei soll als erstes auf die F i g. 2 eingegangen 45 Solange der Fehler, wie oben beschrieben, nur

werden. Der Anordnung der F i g. 2 liegt — ebenso einzeln auftritt, verlaufen die Vorgänge in den der

wie säpter auch der F i g. 3 —■ die Voraussetzung zu- Codiereinrichtung nachgeordneten und hier nicht

gründe, daß die Anschaltung von Erdpotential als dargestellten Einrichtungen normal, unabhängig da-

logischer Zustand »1«, die Anschaltung eines negativen von, welches logische Element fehlerhaft arbeitet. Ein

Potentials (-U) als logischer Zustand »0« definiert ist. 50 fehlerhafter Zustand vor dem Sperren wird von einer

In der F i g. 2 ist eine logische Schaltung dargestellt, der Codiereinrichtung zugeordneten, nicht dargestellten die aus η Kreisen SKI... SKn entsprechend η hier Codeprüf einrichtung geprüft, und wenn ein Element nicht dargestellten Eingabeleitungen besteht. Jeder fehlerhaft arbeitet, wird kein Signal an irgendeinen Kreis enthält wiederum jeweils eine Verzögerungs- Ausgang DO.. .D3 der Codiereinrichtung gegeben, leitung DLl.. .DLn und drei Flip-Flops FFIl, FF12, 55 wodurch fehlerhafte Operationen in nachgeordneten FF13.. .FFnI, FFnI, FFn3. Die Ausgänge jedes Kombinationskreisen verhindert werden,
logischen Elementes eines Kreises sind auf Codierein- In der F i g. 3 ist eine Prüfeinrichtung im einzelnen richtungen DCl.. .DC4 geführt, von denen wiederum dargestellt. An Hand dieser Figur wird ein Beispiel für nur die Codiereinrichtung DCl dargestellt ist. Außer- periodische Prüfung gezeigt. Wiederum ist der einer dem ist jedem Kreis SKI... SKn eine Prüfeinrichtung 60 ersten Eingabeleitung zugeordnete Kreis mit SKI, der TSTl... TSTn zugeordnet, die mit dem Ausgang des einer η-ten Eingabeleitung zugeordnete Kreis mit Kreises verbunden ist und die ein Steuerelement, z. B. SKn bezeichnet worden. Jeder Kreis ist in der bereits ein Relais, enthält. Über einen Kontakt dieses Relais ist beschriebenen Weise aufgebaut. Der erste Kreis beeine Diodenschaltung an den betreffenden Kreis an- steht demnach aus der Verzögerungsleitung DL1 und schaltbar. In dem Beispiel der F i g. 2 sind der Über- 65 den nachgeschalteten Flip-Flops FFIl.. .FF13, wähsichtlichkeit wegen lediglich die dem ersten Kreis SKI rend der Kreis SKn aus der Verzögerungsleitung DLn zugeordneten Einrichtungen, nämlich die Prüf ein- und den Flip-Flops FFnI.. .FFn 3 besteht. Der Einrichtung TSTl mit dem zugeordneten Relais R1 und fachheit wegen ist lediglich die dem ersten Kreis SKI

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zugeordnete Prüfeinrichtung TSTl dargestellt worden. nicht umgesteuert, sondern bleibt in ihrer gezeichneten Außerdem ist eine zweite Prüfeinrichtung TS vor- Lage liegen. Wenn der Fehler nur zeitweise auftritt handen, die zentral für alle Kreise SKI... SKn zur und das fehlerhafte logische Element beim nächsten Verfügung steht. Prüftakt wieder normal arbeitet, d. h. beide Und-

Die Prüfeinrichtung TSTl enthält einen Generator 5 Glieder GlO und GIl undurchlässig sind, wird von TP, der abwechselnd die Zeichen »0« und »1« aussendet, der Prüfeinrichtung CH beim nächsten Prüftakt kein einen Takteingang TE, über den an eine Leitung Ll Ausgangssignal gegeben. Bei einem einmal auf-Prüftakte gelangen, einen Prüfkreis CH, der die beiden tretenden Fehler wird die bistabile Schaltung B also Und-Glieder GlO und GIl sowie das Oder-Glied G12 nicht umgesteuert. Das Relais R bleibt bei einer einenthält, eine bistabile Schaltung B sowie ein Steuer- io maligen Fehlermeldung unerregt. Ist dagegen der relais R. Fehler länger vorhanden, d. h. erfolgt auch beim

Vom Zeichengenerator TP werden abwechselnd die folgenden Prüftakt eine falsche Ausgabe über die logischen Zeichen »1« und »0« ausgegeben, die über Ausgangsleitungen L 9 und £10, so wird dadurch die Leitung Ll an einen Eingang des Und-Gliedes G2 wiederum das Und-Glied GIl durchlässig, und am gelangen. Von einem Prüftaktgeber gelangt über den 15 Ausgang des Prüfkreises CH tritt eine »0« auf. Nun-Takteingang TE ebenfalls entweder eine »1« oder eine mehr wird über ein Invertierglied IVl die bistabile »0« über die Leitung Ll an den anderen Eingang des Schaltung B umgesteuert, und das Steuerrelais R wird Und-Glieds Gl. Die Periode der Prüftakte ist dabei, angelassen.

wie später noch näher erläutert wird, so gewählt, daß Die Kontakte rl, rl und r3 des Relais R werden

sie der Verzögerungszeit eines Zeichendurchlaufs 20 betätigt. Dabei wird über den geschlossenen Kontakt durch den zu prüfenden Kreis DLl, FFU...FF13 _r 2 und einen in Ruhelage befindlichen ersten Kontakt entspricht. Das Und-Glied G2 wird durchlässig, wenn _sl einer Taste ein Haltekreis für das Relais R gebildet, beide Eingänge den gleichen Zustand, z. B. »1«, auf- Gleichzeitig werden alle Ausgänge L3 bis LlO der weisen. Der Zustand »1« wird dann über das Oder- logischen Elemente ELl, FFIl...FF13 des Kreises Glied Gl in die Verzögerungsleitung DLl ein- 25 SKI über die Dioden dl...d8 blockiert. Das gegegeben, schieht dadurch, daß über den betätigten Kontakt rl

Die einzelnen logischen Elemente des Kreises SKI einen und dritten Kontakt s3 der Taste Erdpotential sind derart aufgebaut, daß dann, wenn am Eingang angelegt wird. Entsprechend der vorher festgelegten des Kreises eine »1« anliegt, am Ausgang jedes Definition bedeutet das, daß alle Ausgange L3.. .LlO logischen Elementes, d. h. auf den Leitungen L3, L5, 30 mit dem Zustand »1« beaufschlagt werden. Das Und- Ll und L9, ebenfalls der Zustand »1« und auf den Glied G3 ist dann nicht durchlässig, da ein zweiter Leitungen L4, L6, L8, LlO der Zustand »0« erscheint. Kontakt si si der Taste geöffnet ist. Ebenfalls ist Ebenso erscheint dann, wenn der Eingang des Kreises das Und-Glied GA nicht durchlässig, da der Kontakt rl SKI mit einer »0« beaufschlagt ist, auf den Leitungen umgesteuert ist. Nach Ablauf der Durchlaufzeit eines L3 bis L9 eine »0« und auf den Ausgangsleitungen 35 Zeichens durch den Kreis werden die logischen LA bis LlO eine »1«. Unter der Annahme, daß die Elemente im Gegensatz zu der Steuerung durch den Elemente DLl, FFIl... FF13 normal arbeiten und Prüf takt zurückgesteuert. Eine Bedienungsperson bedaß vom Zeichengenerator TP eine logische »1« ge- seitigt den Fehler und drückt die Taste, wodurch das sendet wird, erscheint dann, wenn der nächste Prüf- Und-Glied G3 mit dem Ausgang der zweiten Prüftakt »1« über die Leitung L2 an den Eingang des 40 einrichtung TS über den Kontakt r3 verbunden Kreises gelangt, am Ausgang L9 des logischen EIe- wird.

mentes FF13 der Zustand »1« und am Ausgang LlO Die Freigabe jeder der Ausgangsleitungen L3.. .LlO

der Zustand »0«. Infolgedessen sind die beiden Und- von der Blockierung geschieht durch Betätigung der Glieder GlO und GIl im Kreis CH undurchlässig. Taste über deren Kontakt j 3, wodurch das Erd-Die Erregung des Steuerrelais R unterbleibt in diesem 45 potential abgetrennt wird. Das geschieht dann, wenn Falle, da die bistabile Stufe B nicht umgesteuert wird. am Eingang des Kreises eine »0« anliegt, wodurch am Ebenso bleibt sowohl GlO als auch GIl undurch- Ausgang L3, LS, Ll, L9 eine »0« und am Ausgang lässig, wenn der Zeichengenerator TP umgesteuert LA, L6, L8, LlO eine »1« erscheint, wird, bevor der nächste Taktimpuls über TE und die Gemäß der Erfindung ist es möglich, durch weitere

Leitung L2 eintrifft. Gelangt jetzt der nächste Prüf- 5° Prüfelemente CKl... CKA jedes einzelne logische takt »0« über die Leitung L2 an den Eingang des Element zu prüfen. Zu diesem Zweck werden Prüf-Und-Glieds G2, so erscheint unter der Annahme, daß takte in nicht näher erläuterter Weise abgeleitet, die die logischen Elemente des Kreises SKI normal ar- in einer bestimmten vorgegebenen zeitlichen Beziehung beiten, am Ausgang L9 des logischen Elementes FF13 zum Prüftakt, der über den Eingang TE eingegeben die »0« und am Ausgang LlO die »1«. Auch in diesem 55 wird, stehen. In der Anordnung der F i g. 3 ist jeder Fall sind die beiden Und-Glieder GlO und GIl un- Zeitkanal vierfach unterteilt, und die Zeitpositionen durchlässig, und die Erregung des Steuerrelais R über sind mit 0, p, q, r bezeichnet. Wenn die logischen die bistabile Schaltung B unterbleibt. Elemente normal arbeiten, wird am Ausgang der Prüf-

Wenn irgendein logisches Element des zu prüfenden kreise CKl.. .CKA dann eine »1« erscheinen, wenn Kreises fehlerhaft arbeitet, was sich z.B. dadurch 60 die Ausgänge L3.. .L9 mit einer »0« und die Ausgänge äußert, daß am Ausgang L9 an Stelle einer »1« (wenn LA.. .LlO mit einer »1« belegt sind. Die Ausgänge der am Eingang des Kreises eine »1« anliegt), eine »0« er- Prüfkreise C^Tl... CKA werden über Und-Glieder scheint und dementsprechend am Ausgang LlO an G5...G8 an den Eingang eines Invertiergliedes IVl Stelle einer »0« eine »1«, so wird das Und-Glied GIl geführt. Das Invertierglied IVl erzeugt an seinem im Prüfkreis CH infolge der auf den Leitungen Ll, 65 Ausgang eine »0«, die über das Und-Glied G3 in der L2 und LlO anliegenden »1« durchlässig. In diesem Verzögerungsleitung DLl des zu prüfenden Kreises Falle wird zwar am Ausgang des Prüf kreises CH eingegeben wird. Dadurch, daß der Eingang mit einer eine »1« erscheinen, jedoch wird die bistabile Schaltung »0« behaftet ist, werden nach einer gewissen Ver-

zögerungszeit die Ausgänge L3...L9 der logischen Elemente eine »0« aufweisen, und zwar gerade dann, wenn die Sicherung ausgelöst wird. Die Ausgänge Z-4.. .LlO liefern dann eine »1«.

Wenn das Ergebnis der Prüfung in den Prüfkreisen CKl... CK4 eine fehlerhafte Arbeitsweise feststellt, wenn sich nämlich ein logisches Element in einem fehlerhaften Zustand befindet, was sich z. B. dadurch äußert, daß unter den obengenannten Voraussetzungen die Ausgänge L3...L9 eine »0« und die Ausgänge L4...L10 eine »1« aufweisen, wird der Ausgang der Prüfkreise CKl... CK4 mit einer »0« beaufschlagt, und demgemäß wird am Ausgang des Invertiergliedes IV2 eine »1« erscheinen. Diese »1« wird über das Und-Glied G3 in die Verzögerungsleitung DLl eingegeben. Nach einer gewissen Verzögerungszeit erscheint die »1« auf den Ausgängen L3.. .L9 jedes logischen Elementes, und an den Ausgängen LA...LlO erscheint der Zustand »0«. Die logischen Elemente kehren dann in ihren normalen Zustand zurück.

Wie oben beschrieben, wird die Taste 5 nach dem Durchlaufen der Zeichen durch den Kreis betätigt. Die logischen Elemente des ganzen Kreises werden in ihre richtige Lage zurückgestellt. Auch dann, wenn die Taste vor dem Zeichendurchlauf betätigt wurde, wird zwar der Haltekreis des Relais R über den Kontakt si aufgetrennt, da aber diese Schaltung so eingerichtet ist, daß der Abfall des Relais erst nach einer genügend großen Zeitspanne eintritt, die in jedem Falle größer ist als die Verzögerungszeit (Durchlaufzeit), wird das Relais R erst dann vollständig abgeschaltet, wenn die logischen Elemente der Gruppe in den Normalzustand zurückgestellt sind.

Die Prüfeinrichtung TS kann zentral und gemeinsam für mehrere Kreise angeordnet sein. Es genügt, für alle Kreise eine derartige Prüfeinrichtung vorzusehen. Bei der serienweisen Prüfung der logischen Elemente eines Kreises können die an den Prüfkreis CH gegebenen und die an den Eingang des Kreises gegebenen Prüftakte nicht untereinander in Koinzidenz treten. Dadurch wird die Arbeitsweise der Sicherungsauslösung weniger kompliziert, d.h., die Wirtschaftlichkeit wird erhöht.

Die Methode nach der Erfindung ist auch vorteilhaft anwendbar auf andere Anordnungen, wie z. B. auf zyklische Akzeßspeicher und dazugehörige Lesekreise. Selbstverständlich ist die Erfindung auch auf andere kombinierte Kreise anwendbar.

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Claims (4)

Patentansprüche:

1. Schaltungsanordnung zur Codeumsetzung mit Fehlersicherung, bei der mittels Verzögerungsschaltungen und bistabilen Elementen jedes einzelne Informationsbit sowohl normal als auch invertiert in einer jedem Informationsbit zugeordneten logischen Einheit verarbeitet wird und im Falle eines Fehlers innerhalb der Schaltung durch eine jeder Einheit zugeordneten Prüfschaltung zur Festlegung der Komplementärbeziehung die Ausgänge der fehlerhaften Einheit in einen bestimmten Zustand versetzt werden, dadurch gekennzeichnet, daß in einer ersten, jedem logischen Schaltkreis (SKI... SKn) zugeordneten Prüfeinrichtung (z.B. TSTl in Fig. 2 und 3) ein Prüfkreis (CH in Fig. 3) vorhanden ist, der sowohl mit einem Prüfzeichengeber (TP) als auch mit den die normale und die komplementäre Information liefernden Ausgängen (L9, LlO) des logischen Schaltkreises (SKI) verbunden ist, und der zur Feststellung eines Fehlers des logischen Schaltkreises abhängig vom Auftreten eines Taktimpulses (über L 2) nur bei Koinzidenz des auf den Ausgängen (L 9, LlO) des betreffenden logischen Schaltkreises (SKI) auftretenden Signals aktiviert ist und eine bistabile Kippstufe (B) umsteuert, über deren dadurch erregten Ausgang ein Relais (R) ansteuerbar ist, dessen Ansprechzeit größer ist als ein durch den Taktimpuls (über L 2) festgelegter Prüfzyklus, und daß das Relais (R) einen ersten Kontakt (rl) besitzt, über den erst nach einem einen Prüfzyklus überdauernden Zeitraum alle Ausgangsleitungen (L3, L4.. .LlO) des betreffenden fehlerhaften logischen Schaltkreises (SKI) einheitlich mit dem gleichen Binärwert »0« oder »1« beaufschlagt sind, wodurch eine der beiden, gleiches Potential führenden, jedoch komplementär bewerteten Ausgangsleitungen eines logischen Elementes das richtige Signal abgibt und durch an sich bekannte Mehrheitsentscheidung bei der anschließenden Decodierung sämtlicher sowohl normal als auch komplementär dargestellter Informationsbits von der redundanten in die nicht redundante Darstellung trotz des fehlerhaften logischen Elementes das richtige Ergebnis gewonnen wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine zweite Prüfeinrichtung (TS) vorhanden ist, die den logischen Einzelelementen (z. B. DLl, FFIl, FF12, FF13) der logischen Schaltkreise (SKI .. SKn) zugeordnete Prüfelemente (CXl... CK4) enthält, die eingangsseitig über die Ausgänge (L3, L4... L9, LlO) der genannten logischen Einzelelemente mit diesen verbunden sind und die ausgangsseitig über durch Prüftaktimpulse (o, p, q, r) steuerbare Verknüpfungsglieder (G5, G6, Gl, GS) und ein Invertierglied (IV2) an den Eingang des die genannten logischen Einzelelemente enthaltenden logischen Schaltkreises (z. B. SKI) anschaltbar sind.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Anschaltung der zweiten Prüfeinrichtung (TS) an den Eingang des betreffenden logischen Schaltkreises (z.B. SKI) über einen Kontakt (si) einer Taste und einen zweiten Kontakt (rl) des Relais (R) geschieht und daß die Eingangsinformation für die Einzelelemente des logischen Schaltkreises (SKI) nur bei einem negativen Prüfergebnis der zweiten Prüfeinrichtung TS) binär vertauscht ist).

4. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die den einzelnen logischen Schaltkreisen (SKI... SKn) zugeordneten ersten Prüf einrichtungen (TSTl...) jeweils nacheinander an die betreffenden logischen Schaltkreise anschaltbar sind und daß die zweite Prüfeinrichtung (TS) für alle logischen Schaltkreise gemeinsam vorhanden ist.

Hierzu 3 Blatt Zeichnungen 909523/288