DE1237640B - Schaltungsanordnung mit zyklisch abgetasteten Speichern fuer zeitmultiplexgesteuerteDaten-verarbeitungsanlagen,insbesondere fuer Fernsprechvermittlungsanlagen - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND

DEUTSCHES

PATENTAMT

AUSLEGESCHRIFT

Int. Cl.:

H04q

Deutsche Kl.: 21 a3 - 38

Nummer: 1237 640

Aktenzeichen: St 23147 VIII a/21 a3

Anmeldetag: 29. Dezember 1964

Auslegetag: 30. März 1967

Die Erfindung betrifft eine Schaltungsanordnung für zeitmultiplexgesteuerte Datenverarbeitungsanlagen, insbesondere für Fernsprechvermittlungsanlagen, mit einem oder mehreren, zyklisch gleichzeitig abgetasteten Speicherblöcken, in denen Speicherplätze den die Daten liefernden Schaltungen (Verbindungssätze) zugeordnet sind, mit einer die Speicherplätze und die zugeordneten Verbindungssätze abfragenden, Steuerbefehle abgebenden logischen Schaltung und mit einer oder mehreren, mit den anfordernden Speicherplätzen zu verbindenden gemeinsamen Einrichtungen (z. B. Markierer).

In manchen elektronischen Datenverarbeitungsanlagen, beispielsweise Fernmeldevermittlungsanlagen oder analogen Anlagen, gibt es häufig eine Anzahl ähnlicher Schaltungen, die von einem zentralen Punkt aus gesteuert und überwacht werden müssen.

Dafür werden ein oder mehrere Speicherblöcke vorgesehen, die beispielsweise mit Ferritringkernen aufgebaut sind. Jeder Schaltung ist ein Platz (Fach, Zeile) in einem dieser Speicherblöcke zugeordnet, um alle diejenigen Informationen aufnehmen zu können, die den Zustand der Schaltung während eines vorgegebenen Zeitabschnittes kennzeichnen. Eine logische Schaltung tastet diese verschiedenen Speicherplätze nacheinander zyklisch ab; sie nimmt jeweils die in einem Speicherplatz und der zugeordneten Schaltung enthaltenen Informationselemente auf und veranlaßt die entsprechenden Arbeitsvorgänge. In solchen Anlagen kann es notwendig sein, eine Verbindung zwischen einem der Speicherplätze und einer mehreren oder allen Blöcken gemeinsamen Einrichtung herzustellen. Oft ist eine solche Einrichtung nicht frei. Es kann in diesem Fall nicht auf das Freiwerden gewartet werden, da die der Abtastung eines Speicherplatzes zugeteilte Zeit sehr kurz ist. Deshalb ist es Aufgabe der Erfindung, dieser Schwierigkeit zu begegnen.

Die Erfindung ist insbesondere auf Fernsprechvermittlungsanlagen gerichtet. Die französische Patentschrift 1297158 betrifft halbelektronische Fernsprechvermittlungsanlagen, bei denen elektromechanische Schalter zur Durchschaltung der Sprechwege und elektronische Elemente, wie Dioden und Transistoren, für die Steuerschaltungen verwendet werden. Diese Patentschrift behandelt insbesondere Verbindungssätze und Register.

In einer solchen Fernsprechvermittlungsanlage sind die Innenverbindungssätze zwischen zwei, auf der rufenden und gerufenen Seite angeordneten Auswahlketten eingefügt. Die wichtigsten Funktionen dieser Verbindungssätze bestehen in der Anschaltung von Schaltungsanordnung mit zyklisch abgetasteten
Speichern für zeitmultiplexgesteuerte Datenverarbeitungsanlagen, insbesondere für
Fernsprechvermittlungsanlagen

Anmelder:

International Standard Electric Corporation,

New York, N. Y. (V. St. A.)

Vertreter:

Dipl.-Ing. H. Ciaessen, Patentanwalt,
Stuttgart 1, Rotebühlstr. 70

Als Erfinder benannt:

Pierre Rene Louis Marty, Paris;

Jean Louis Masure, Antwerpen (Belgien)

Beanspruchte Priorität:

Niederlande vom 30. Dezember 1963 (302 736)

Hörzeichen und des Rufstromes, der Speisung der Teilnehmerapparate und dem Halten der zwei Auswahlketten. In einfacher Ausführung enthält der Verbindungssatz nur die Leitungsadern, die die verschiedenen Hörzeichen und den Rufstrom anschaltenden Relais und die Speiserelais. Die normalerweise durch einen Verbindungssatz zu erfüllenden übrigen Aufgaben werden von gemeinsamen Einrichtungen übernommen, die aus elektronischen Elementen aufgebaut sind. Eine bestimmte Anzahl durch Ferritringkerne gebildete Speicherelemente ist jeweils einem Verbindungssatz zugeordnet. Es sind insbesondere eine »Folgeschaltung«, deren Stellung die Betriebsstufe kennzeichnet, und Elemente zum Festhalten der Teilnehmerleitungszustände (offene oder geschlossene Leitung) vorhanden. Eine einer Gruppe von Verbindungssätzen gemeinsame logische Schaltung tastet sowohl diese Verbindungssätze als auch die ihnen zugeordneten Speicherkerne ab. Während jeder Betriebsstufe eines Verbindungssatzes nimmt die

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logische Schaltung Kenntnis von der Information, die von den Speicherelementen und den Kontakten der verschiedenen Relais abgegeben wird. Aus dieser Information zieht die logische Schaltung bestimmte Schlüsse, sie veranlaßt dann die nötigen Arbeitsvorgänge und bringt die Speicherelemente auf den neuesten Stand. Die verschiedenen Verbindungssätze werden zyklisch nach dem Zeitmultiplexverfahren abgetastet, wobei die gleiche logische Schaltung nacheinander jeweils auf die eine Hälfte jeder dieser Verbindungssätze arbeitet. Das Vorwärtsschalten des zu den Verbindungssätzen Zugang gewährenden Abtasters wird mittels einer Kette aus binären Zählstufen gesteuert, die Adressenverteiler genannt wird.

Die von der logischen Schaltung erarbeiteten Befehle werden in einem Pufferspeicher bis zu ihrer Ausführung durch die entsprechenden Relais aufgezeichnet. Dieser Pufferspeicher kann für mehrere Verbindungssätze gemeinsam vorgesehen sein und wird dann als sogenanntes Verbindungssatzsteuerregister bezeichnet.

Die abgehenden und ankommenden Außenverbindungssätze sind ebenso wie die Innenverbindungssätze aufgebaut, und in einer Gruppe können von derselben logischen Schaltung Innenverbindungssätze abgehende und ankommende Außenverbindungssätze bedient werden.

In der französischen Patentschrift 1347 744 weisen die Verbindungssätze im Gegensatz zu der zuletzt beschriebenen Fernsprechvermittlungsanlage keine eigenen Speicherkerne auf. Wenn hier ein Verbindungssatz belegt wird, wird ihm eine Anzahl Speicherkerne, die als Speicherplatz oder Speicherzeile bezeichnet wird, zeitweilig dadurch zugeordnet, daß die Verbindungssatzkennung in den entsprechenden Speicherplatz eingeschrieben wird. Dadurch werden die Speicherlemente rationeller verwendet. Wenn die logische Schaltung den Speicherplatz mittels eines ersten Abtasters abtastet, liest sie die Kennung (Nummer) des Verbindungssatzes; sie steuert dann einen zweiten Abtaster auf diesen Verbindungssatz und kann dann alle Informationselemente aufnehmen, um eine Entscheidung zu fällen. Die verschiedenen, in Blöcken zusammengefaßten Speicherplätze werden in jedem Block nacheinander zyklisch abgetastet. Andererseits werden die Verbindungssätze auf Anforderung der logischen Schaltung in Übereinstimmung mit den in den Speicherplätzen gelesenen Kennungen abgetastet.

Ferner ist vorgeschlagen worden, einen Speicherblock zu verwenden, der eine Gruppe von Verbindungssätzen bedient und der damit einen vorbestimmten Verkehr zuläßt. Eine jeweils einem Block zugeordnete individuelle logische Schaltung tastet die verschiedenen Speicherplätze des Blocks zyklisch ab; sie kann aber nur einfache Vorgänge abwickeln, wie beispielsweise das Wiedereinschreiben der gelesenen Information. In komplizierteren Betriebsfällen fordert die individuelle logische Schaltung eine allen Speicherblöcken gemeinsame zentrale Logik an, die die Abtastung unterbricht und das Nötige veranlaßt. In dieser Weise wird eine Aufwandsersparnis erzielt, wobei gleichzeitig noch eine vernünftige Dauer für den Abtastzyklus erhalten bleibt.

Es kann nun erforderlich werden, zwischen einem dieser Speicherplätze und einer gemeinsam für alle oder einem Teil der Blöcke vorgesehenen Einrichtung eine Verbindung herzustellen.

Diese Einrichtung kann beispielsweise ein Mar kierer, ein Steuerregister, eine Gebührenfeststell einrichtung oder eine Gebührenregistriereinrichtunj sein. Diese Aufgabe wird bei einer Schaltungsanord nung für zeitmultiplexgesteuerte Datenverarbeitungsinsbesondere für Fernsprechvermittlungsanlagen de; eingangs genannten Art dadurch gelöst, daß in den oder den Speicherblöcken ein oder mehrere Über-Weisungsspeicherplätze vorgesehen sind, die ein« ίο oder mehrere Wartespeicher bilden, in denen dif Kennungen der anfordernden Speicherplätze (Überwachungsspeicherplätze) in der Reihenfolge ihre Eintreffens eingeschrieben werden und aus dem dies( eingeschriebenen Kennungen nach der Einschreibreihenfolge von der betreffenden gemeinsamen Einrichtung abgerufen werden.

Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß für jede gemeinsame Einrichtung wie Markierer, Steuerregister, Gebührenfeststellemrichtung oder Gebührenregistriereinrichtung, jeweil: ein Wartespeicher vorgesehen ist. Dadurch könnet die Anforderungen mit einem Minimum an Verzögerung abgefertigt werden.

Gemäß einer weiteren vorteilhaften Ausbildung der Erfindung ist dieselbe Kennung den einzelnen in verschiedenen Speicherblöcken angeordneten unc zu einem Wartespeicher zugehörigen Überweisungsspeicherplätzen zugeordnet.

Eine weitere Ausbildung der Erfindung besteh darin, daß die einzelnen Überweisungsspeicherplätz« eines Wartespeichers in den Speicherblöcken an gleicher Stelle angeordnet sind und daß mittels der genannten Kennung Abtaster auf alle Überweisungsspeicherplätze dieses Wartespeichers gleichzeitig einstellbar und damit diese Überweisungsspeicherplätzf gleichzeitig ablesbar sind.

Diese und verschiedene andere Merkmale werdet nun an Hand eines die Erfindung nicht beschränkenden Ausführungsbeispiels und der entsprechender Zeichnungen näher erläutert. Es zeigt

F i g. 1 eine Gesamtübersicht über die Vermittlungsanlage gemäß der Erfindung,

F i g. 2 das Lese- und Schreibregister sowie di< individuelle logische Schaltung eines Speicherblock! mit den zum Verständnis der Erfindung erforderlichen Schaltelementen,

F i g. 3 Wartespeicheranzeiger mit ihren Schaltelementen,

Fig. 4 einen Zusammenfügungsplan für d« Fig. 2 und 3,

F i g. 5 ein Schaubild zur Veranschaulichung de; Einschreibvorgangs einer Anforderung in einet Wartespeicher,

F i g. 6 ein Schaubild zur Veranschaulichung eine!

Vorgangs, durch den die Anforderungen in dei Reihenfolge ihrer Einschreibung abgefertigt werden

Fig. 7 ein Schaubild der von dem Zeitzuteilei abgegebenen Steuerimpulse,

F i g. 8 ein vereinfachtes Schema zur Verdeutlichung des Verbindungsweges zwischen den ver schiedenen Einrichtungen der Anlage mittels sogenannter Sammelschienen,

Fig. 9 einen Schaltplan zur Durchführung dei Verteilung der Anforderungen an die zentrale Logik Symbole

Die im Speicherblock verwendeten Ferritkern« sind durch kleine Schrägstriche dargestellt (Fig. 1

Kerne to α, toi, to 2, to3). Dicke Striche gelten für Kerne, die Teil der Erfindung sind, während für die übrigen Kerne dünne Striche gewählt wurden. Der jeweils einem Speicherblock (EXM) zugeordnete elektronische Abtaster ist als Dreieck gezeigt, dessen Eingang der mit einem Pfeil versehenen Spitze entspricht und dessen verschiedene Ausgänge sich an der dieser Spitze gegenüberliegenden Seite des Dreiecks befinden. Die anderen Abtaster (EXB in F i g. 1; EXO in Fig. 9) sind in entsprechender Weise gezeigt.

Torschaltungen sind durch kleine Kreise dargestellt und deuten mit einem eingezeichneten Punkt auf eine UND-Schaltung und mit einem eingezeichneten Pluszeichen auf eine ODER-Schaltung hin (gemäß Boolscher Algebra).

Die bistabilen Schaltungen, z. B. ap in F i g. 2, sind durch zwei aneinanderliegende Rechtecke mit den eingetragenen Zahlen 1 und 0 gezeigt. Die Eingangsadern befinden sich oben und tragen einen die Richtung des ankommenden Steuerzeichens anzeigenden Pfeil. Die Ausgangsadern ap 1 und ap 0 befinden sich 'an den unteren Seiten der Rechtecke. Im Normalzustand befinden sich die bistabilen Schaltungen im Zustand 0, der durch ein bestimmtes Potential (z. B. — 12 V) an der AderapO gekennzeichnet ist. Um diese bistabile Schaltung in den Zustand 1 zu bringen, muß ein Steuerzeichen an der linken Eingangsader auftreten, wobei dann das bestimmte Potential von der Ader ap 0 auf die Ader ap 1 übergeht. Zur Rückstellung der bistabilen Schaltung muß ein Steuerzeichen an die rechte Eingangsader gegeben werden.

Die Verstärker (ampl, amp2 ... ampl4) sind durch kleine Dreiecke dargestellt. Schließlich weisen die eingeklammerten und nahe bei den Adern stehenden Bezugszeichen auf die Anzahl gleicher Adern hin.

Gesamtanordnung der Anlage

Sobald ein Verbindungssatz belegt worden ist, wird ihm ein freier Speicherplatz, auch Überwachungsspeicherplatz genannt, zeitweise zugeordnet, wie z. B. eine ZeileCS in Fig. 1.

Diese Zeile besteht im wesentlichen aus einer bestimmten Anzahl von Ferritkernen toa, toi, to2 und to 3. Der Kern to α und die folgenden Kerne sind insbesondere für die Frei- oder Besetztanzeige, für die Kennung des zugeordneten Verbindungssatzes, für die Anzeige der Betriebsstufe (Betriebsfolgeanweisung) und für den Zustand der rufenden und gerufenen Teilnehmerleitung (offen oder geschlossen) vorgesehen. Die verschiedenen Zeilen, wie die Zeilen CS, bilden einen Speicherblock BMl. Eine Fernsprechvermittlung kann mehrere gleiche Blöcke BMl bis BMn aufweisen, die jeweils einer bestimmten Verbindungssatzgruppe zugeordnet sind.

Wenn die Verbindungssätze einer Gruppe nicht zur gleichen Zeit alle belegt sind, kann die Zahl der Zeilen eines Speicherblocks kleiner als die Zahl der Verbindungssätze sein. Es können beispielsweise Gruppen mit jeweils 384 Verbindungssätzen aufgestellt werden, die einem Verkehr von etwa 2000 Teilnehmern entsprechen, wobei jeder Gruppe ein Speicherblock mit 250 Zeilen zugeordnet ist.

Zur Vereinfachung wird angenommen, daß es nur drei gemeinsame Einrichtungen gibt, die mit der Speicherzeile verbunden werden müssen. Eine solche gemeinsame Einrichtung ist hier nur dargestellt worden, nämlich der Markierer MQ. In jeder Überwachungszeile CS sind zwei Kerne to 1, to 2 vorhanden, mit denen vier Kodezeichen gebildet werden können. Das Kodezeichen 01 entspricht einer Anforderung von der gemeinsamen Einrichtung Nr. 1 (Markierer MQ). Die Kodezeichen 10 und 11 entsprechen den Anforderungen von den gemeinsamen Einrichtungen Nr. 2 und 3. Schließlich zeigt das Kodezeichen 00 an, daß keine Anforderung vorliegt.

In jedem Speicherblock ist eine bestimmte Anzahl

ίο Zeilen, die sogenannten Überweisungszeilen CTl, CT 2, CT 3, angeordnet, die die Kennung der Überwachungszeilen aufzeichnen, die eine gemeinsame Einrichtung anfordern wollen. Die Uberwachungszeilen der verschiedenen Speicherblöcke, die in der gleichen Horizontalen angeordnet sind und die damit gleiche Stellungen in den verschiedenen Speicherblöcken innehaben, bilden eine Wartereihe (Wartespeicher). In dem Ausführungsbeispiel sind drei Wartespeicher dargestellt, von denen jeder einer gemeinsamen Einrichtung zugeordnet ist. Beispielsweise ist der Wartespeicher Nr. 1 (CTl) dem Markierer MQ zugeteilt. In einer Überweisungszeile wie CTl gibt es zwei Kerne toi, toj, die vier Kodezeichen zu bilden gestatten. Das Kodezeichen 00 zeigt den Freizustand der Überweisungszeile an. Das Kodezeichen 10 zeigt an, daß die Überweisungszeile belegt ist und die Kennung einer eine gemeinsame Einrichtung anfordernden Uberwachungszeile enthält. Das Kodezeichen 11 hat die gleiche Bedeutung, gibt darüber hinaus noch an, daß die entsprechende Uberwachungszeile vor anderen abgefertigt werden muß (Vorrangbelegung). Das Kodezeichen 01 wird bei der Erfindung nicht benutzt. Es sind Kerne torn bis ton zum Aufzeichnen der Kennung der eine gemeinsame Einrichtung anfordernden Überwachungszeile vorgesehen. Um die Erfindungsidee zu verdeutlichen, sei angenommen, daß die Anzahl dieser Kerne zwölf ist. Von diesen zwölf Kernen dienen vier Kerne zur Anzeige der Blockkennung und acht Kerne zur Anzeige der Überwachungszeilenkennung innerhalb des Blokkes. Dies entspricht einer Kapazität von 2⁴= 16 Blökken und 2⁸=256 Überwachungszeilen je Block.

Der Kern to 3 der Uberwachungszeile CS ist zum Notieren der Tatsache vorgesehen, daß die Kennung dieser Zeile bereits in einer Uberwachungszeile aufgezeichnet ist.

Zur Abtastung der verschiedenen Speicherzeilen des Blocks SMl ist ein Adressenverteiler DA vorhanden, der im wesentlichen aus einer Kette mehrerer binärer Zählstufen, beispielsweise bistabiler Schaltungen, besteht; jede Zählstufe schaltet die nächste Zählstufe um einen Schritt weiter, wenn die erstgenannte Zählstufe in die Ruhelage zurückkehrt. Auf diese Weise können 2„ Kombinationen oder Kodezeichen bei einem Aufwand von nur η binären Zählstufen gebildet werden. Impulse t"0 veranlassen das Weiterschalten der ersten Zählstufe der Kette. Die binären, durch den Adressenverteiler abgegebenen Kodezeichen werden durch beliebige bekannte Mittel,

z. B. durch Dioden- oder Widerstandsmatrizen, dekodiert, und zwar so, daß ein kennzeichnendes Potential auf einer vorbestimmten Ader und nur jeweils ein solches Potential je Stellung des Adressenverteilers erscheint. Diese Dekodiereinrichtung wird durch einen Abtaster EXM gebildet. Im allgemeinen schalten solche Abtaster, durch andere Verteiler gesteuert, schrittweise vorwärts; ein solcher Abtaster tastet die verschiedenen Speicherzeilen nacheinander zyklisch

ab, doch kann der Abtaster auch auf eine bestimmte Speicherzeile durch ein von der zentralen Logik CLC oder dem Markierer MQ gesendetes Kodezeichen eingestellt werden.

Ein Lese- und Schreibregister RLE besteht im wesentlichen aus bistabilen Schaltungen. Während jeder Stellung des Abtasters EXM hält dieses Register die gelesene oder die in die entsprechende Speicherzeile einzuschreibende Binärinformation fest.

Eine individuelle logische Schaltung CJL/ ist jedem Speicherblock zugeordnet. Während jeder Stellung des Abtasters EXM liest die individuelle logische Schaltung die im Register RLE festgehaltenen Kodezeichen. Sie kann nur einfache Operationen ausführen und muß in allen anderen Fällen die zentrale Logik anfordern. Die zentrale Logik CLC ist aus Sicherheitsgründen doppelt vorhanden und ist gemeinsam für aller Speicherblöcke 5Ml bis BMn der Vermittlungsanlage vorgesehen; sie kann zeitweise mit einem der Speicherblöcke durch eine Verbindungsader, beispielsweise die Ader fla gekoppelt sein, liest dann alle nützlichen Informationselemente und verarbeitet dann die notwendigen Anweisungen.

Ein durch Blockadressenverteiler DB gesteuerter Abtaster EXB ist wie der Abtaster EXM aufgebaut. Der Abtaster EXB bewirkt, daß die zentrale Logik die verschiedenen Überweisungszeilen derselben Wartereihe mittels durch Impulse an Eingängen exbl bis exbn entsperrter UND-Schaltungen nacheinander abtastet.

In F i g. 2 sind das Lese- und Schreibregister RLE und die individuelle logische Schaltung CLI mit den zum Verständnis der Erfindung notwendigen Schaltelementen gezeigt. Im oberen Teil der Figur dargestellte Adern, beispielsweise die Adern fll und fl2, sind mit dem Speicherblock verbunden. Die Ader fll wird zum Lesen des Kernes iol der durch den Abtaster bestimmten Speicherzeile verwendet. Die Ader fll wird zum Einschreiben einer Information in denselben Kern benutzt. Verstärker atnpl, amp 2 sind in diese zwei Adern eingefügt. Bistabile Schaltungen ap halten die Binärinformation fest, die von diesem Kern abgelesen wird oder die in diesen Kern eingeschrieben werden soll. Die gleiche Anordnung ist für die mit den Kernen to 2, to 3, toi, to j und torn bis ton versehenen Schaltungen vorgesehen.

Die verschiedenen, für jede Speicherzeile zu erfüllenden Operationen werden durch einen Zeitzuteiler DT eingeleitet. Dieser gibt gegeneinander versetzte Impulse ab (F i g. 7). Es sind zwei Impulsserien vorgesehen: Die Serie tO bis i4 wird für die Uberweisungszeilen und die Serie i'O bis i'4 wird für die Überwachungszeilen verwendet. Es sind ferner Torschaltungen PT, PT (Fig. 2) vorhanden, die diese verschiedenen Impulse freigeben können. Die Zeitlagen tO, t'O sind der Ruhestellung der bistabilen Schaltungen des Lese- und Schreibregisters zugeteilt. Zu den Zeitlagenil, i'l erfolgt das Lesen. In den Zeitlagen t2, t'2 wird die Information zur zentralen Logik übertragen, während die Zeitlagen 13, t'3 für den Empfang von Befehlen der zentralen Logik vorgesehen sind. Schließlich sind die Zeitlagen i4, i'4 für Einschreibvorgänge und zur Anforderung der zentralen Logik reserviert.

Zwischen der Zeitlage t2, in der die zentrale Logik irgendeine Information erhält, und der Zeitlage i3, in der die zentrale Logik einen Befehl zur individuellen logischen Schaltung sendet, muß die zentrale Logik verschiedene Operationen ausführen, die in der Ausarbeitung von Befehlen bestehen. Dafür wird ein vollständiger Zyklus des Zeitzuteilers, nämlich der Zeitlagenabschnitt 13, t4, tO, ti, t2, benötigt.
Die Dauer jedes der Impulse iO bis t4 und i'O bis i'4 kann z.B. einige Mikrosekunden betragen. Dei Adressenverteiler DA (F i g. 1) macht je Impuls t" C einen Schritt; in jeder neuen Stellung des Adressenverteilers beginnt ein neuer Zyklus des ZeitzuteilersDT,

Einschreiben einer Anforderung
in einen Wartespeicher

Es sei angenommen, daß die oberste Überwachungszeile CS (F i g. 1) die gemeinsame Einrichtung Nr. 1. den Markierer MQ, anfordert. Der Kern to 1 nimmi dann den Zustand 0 und der Kern to2 den Zustand 1 ein. Ebenso soll angenommen werden, daß diese Anforderung nicht im entsprechenden Wartespeichel notiert ist, wobei der Kern to 3 dann den Zustand C innehat.

Der Abtaster EXM wird vom Adressenverteiler DA gesteuert und schaltet schrittweise vorwärts. Dei Adressenverteiler DA wirkt auf den Abtaster mittels einer durch ein Zeichen am Eingang ec entsperrter UND-Schaltung und einer ODER-Schaltung ein. Das Zeichen am Eingang ec wird von der zentralen Logii abgegeben. Während der Abtastung jeder Speicherzeile werden die Steuerimpulse i'O bis i'4 (Fig. 2] vom Zeitzuteiler DT über die Torschaltung PT' gegeben. Wenn der Abtaster die anfordernde Speicherzeile erreicht hat, nimmt die individuelle logische Schaltung von den Zuständen der Kerne iol, to2, toi Kenntnis. Zur Zeitlage i'O werden die bistabiler Schaltungen ίφ, ag, ar über ODER-Schaltungen ir die Ruhelage zurückgestellt.

Zur Zeitlage i'l sind die in die Lesedrähte fll, //3 flS eingefügten UND-Schaltungen entsperrt, so da£ die entsprechenden Zustände (0, 1, 0) der Kerne iol to 2, to 3 auf die zugeordneten bistabilen Schaltungen ap, aq, ar übertragen werden können. Zur Zeitlage i'4 werden die in die Lesedrähte fl2, fl4, fl6 eingefügten UND-Schaltungen entsperrt, so daß die Zustände dei bistabilen Schaltungen ap, ag, ar auf die zugeordneten Kerne toi, to2, to3 übertragen werden können, Es erfolgt damit nur ein Wiedereinschreiben der gerade gelesenen Informationen. Zur gleichen Zeit wird die Anforderung der zentralen Logik CLC dadurch weiterverfolgt, daß ein Zeichen über eine ODER-Schaltung auf eine Startader MM gegeben wird; diese ODER-Schaltung wird durch eine UND-Schaltung entsperrt, an deren Eingängen i'4, aql, arO Steuerzeichen vorhanden sind.

Das auf der Ader MM zur zentralen Logik gesendete Anforderungszeichen wird auch zum Sperren der Torschaltungen PT' verwendet, die dadurch das Senden von Steuerzeichen i'O bis i'4 unterbrechen.

Die zentrale Logik CLC (F i g. 1) setzt den Adressenverteiler DA über eine Ader fl 15 in der betrachteten Zeitlage still. Die zentrale Logik CLC fertigt erforderlichenfalls andere Speicherblöcke ab, verbindet sich dann mit dem betrachteten Speicherblock und bringt eine bistabile Schaltung cn über eine Adei fl 16 (Fig. 2) in den Zustand 1. Dieser Zustand 1 am Ausgang cnl bereitet den Informationsaustausch mil der zentralen Logik vor. Diese wirkt über eine entsperrende Adsr dl' auf die Torschaltungen PV ein. so daß die Steuerimpulse t'2, t'3, i'4 während eines

Zyklus des Zeitzuteilers DT wiederholt durchlaufen.

Im allgemeinen werden die über die Torschaltungen PT' laufenden Steuerimpulse des Zeitzuteilers DT während der zyklischen Abtastung kontinuierlich durchgelassen, doch sobald die zentrale Logik angefordert wird, werden diese Impulse unterdrückt, um jede unzeitige Zustandsänderung der bistabilen Schaltungen des Leseregisters zu vermeiden. Wenn die zentrale Logik mit der individuellen logischen Schaltung verbunden ist, veranlaßt die zentrale Logik die Wiederholung einiger oder aller Impulse des Zeitzuteilers, jedoch nur für eine begrenzte Zeitspanne, z. B. ein oder zwei Zeitzuteilerzyklen.

Zur Zeitlage t' 2 werden die die Zustände der bistabilen Schaltungen ap, aq, ar betreffenden Informationen über die Adern apl aql, art und über an Eingängen t'2 und cnl entsperrte UND-Schaltungen zur zentralen Logik gesendet. Die zentrale Logik leitet daraus ab, daß die Überwachungszeile einen Markierer anfordert, daß diese Anforderung noch nicht notiert worden ist und in den entsprechenden Wartespeicher, die Wartereihe Nr. 1, einzugliedern ist.

Zur Zeitlage t' 3 sendet die zentrale Logik einen Befehl über eine Ader fl 18, eine an Eingängen/'3, cn 1 entsperrte UND-Schaltung, eine Ader nt und eine ODER-Schaltung zur bistabilen Schaltung ar, die dadurch in den Zustand 1 gebracht wird. Zur Zeitlage t'4 wird dieser Zustand auf den zugehörigen Kern to 3 übertragen. Es sei darauf hingewiesen, daß der Kern ro 3 von diesem Zeitpunkt an den Zustand 1 einnimmt, obgleich die Anforderung noch nicht im Wartespeicher eingeschrieben ist. Dadurch wird ein späteres Wiederansteuern der Überwachungszeile vermieden und damit Zeit gespart.

Die zentrale Logik wird durch Rückstellung der bistabilen Schaltungen in den Zustand 0 über eine Ader//17 von dem betrachteten Speicherblock abgetrennt; sie wirkt dann auf die Abtaster EXM aller Speicherblöcke (F i g. 1) über eine an einem Eingang er entsperrte UND-Schaltung und über eine ODER-Schaltung ein und steuert diese Abtaster auf die in der Wartereihe Nr. 1 angeordneten Überweisungszeilen CTl.

Ein Anzeiger IND (F i g. 3) ist jedem Wartespeicher zugeordnet. Jeder Anzeiger besteht im wesentlichen aus zwei bistabilen Schaltungen fa, ct. Die bistabile Schaltung fa zeigt an, ob wenigstens eine Anforderung im Wartespeicher vorhanden ist, während die bistabile Schaltung et die völlige Belegung der Wartespeicherzeilen anzeigt.

Zunächst sei angenommen, daß keine Anforderungen vorliegen; das bedeutet, daß alle Überweisungszeilen des Speichers leer sind. Die bistabile Schaltung fa befindet sich dann im Zustand 0. Die zentrale Logik CLC leitet nach Notieren der Lage dieser bistabilen Schaltung daraus ab, daß sie die erste Speicherzeile belegen und diese mit der Vorrangmarkierung versehen muß. Die zentrale Logik verbindet sich dann mit dem Block BMl, der diese Speicherzeile enthält, und bringt die verbindende bistabile Schaltungen (Fig. 2) in den Zustand 1. Zur gleichen Zeit wirkt die zentrale Logik über die Ader dl auf die Torschaltungen PT ein, um die Zustände i3 und t4 für die Dauer eines Zyklus des Zeitzuteilers hervorzurufen.

Zur Zeitlage t3 bringt die zentrale Logik bistabile Schaltungen ti, tj über Adern fl 21, //22, über an Eingängen t3, cnl entsperrte UND-Schaltungen und über ODER-Schaltungen in den Zustand 1. Zur gleichen Zeit liest die zentrale Logik die Stellung des Adressenverteilers DA (über eine Leitung //25 in F i g. 1) ab, der die Kennung der anfordernden Überwachungszeile CS festhält, und dann überträgt die zentrale Logik diese Kennung über Adern //23, //24, über an Eingängen 13, cnl entsperrte UND-Schaltungen und über ODER-Schaltungen auf bistabile

ίο Schaltungen tm bis tn. Wie schon angedeutet, enthält diese Kennung 12 Bits, für die die zwölf bistabilen Schaltungen tm bis tn benötigt werden. Zur Zeitlage 14 werden die mit Schreibdrähten//8, //10, //12, //14 verbundenen UND-Schaltungen entsperrt, so daß die Zustände der bistabilen Schaltungen ti, tj, tm bis tn auf die zugeordneten Kerne toi, to], torn bis ton übertragen werden. Die Anforderung der Überwachungszeile ist damit in die erste Speicherzeile der Wartereihe eingeordnet worden. Das auf die Kerne toi, to] übertragene Kodezeichen 11 zeigt an, daß die Anforderung Vorrang hat. Das bedeutet, daß diese Anforderung vor allen anderen, die später in die Wartereihe eingeschrieben werden, abgefertigt werden muß.

Zur Zeitlage 14 wird auch eine bistabile Schaltung oc über eine an Eingängen 14, til entsperrte UND-Schaltung in den Zustand 1 gebracht. In der gleichen Weise wird auch eine bistabile Schaltung op über eine an Eingängen t4, til, tjl entsperrte UND-Schaltung in den Zustand 1 gesteuert. Die bistabile Schaltung oc zeigt eine Belegung der Überweisungszeile an, während die bistabile Schaltung op eine Vorranganforderung anzeigt. Die Ausgangsader ocl der bistabilen Schaltung oc ist einerseits über eine Leitung flb mit der zentralen Logik und andererseits mit dem Anzeiger der Wartereihe Nr. 1 (Ader ocl in Fig. 3) verbunden. Die Ader ocl endigt an einem der Eingänge einer über der bistabilen Schaltung fa gelegenen ODER-Schaltung. Die Adern ocl der individuellen logischen Schaltungen der anderen Speicherblocks endigen auch an dieser ODER-Schaltung. In der betrachteten Zeitlage befindet sich der Abtaster EXM in einer der ersten Wartereihe entsprechenden Stellung, wobei er ein Zeichen am Ausgang exm 1 abgibt. Eine unterhalb der vorher erwähnten ODER-Schaltung gezeigte UND-Schaltung wird dadurch entsperrt, wodurch die bistabile Schaltung fa der Wartereihe Nr. 1 in den Zustand 1 überführt wird und somit anzeigt, daß es wenigstens eine Anforderung in der Wartereihe gibt.

Die zentrale Logik fertigt erforderlichenfalls andere Anforderungen ab und läßt dann die zyklische Abtastung wieder anlaufen. Zu diesem Zweck wird das Zeichen am Ausgang er (F i g. 1) der zentralen Logik unterdrückt und das Zeichen an den Ausgang ec wieder angeschaltet; die zentrale Logik veranlaßt dadurch das Wiederanlaufen des Adressenverteilers DA (Ader//15).
Die für die normalen Arbeitsvorgänge der Überwachungszeilen vorgesehenen Steuerimpulse tO bis f4 werden, beginnend mit dem Steuerimpuls i'0, erneut über die Torschaltungen PT' abgegeben.

Die verschiedenen, einzelnen, sich auf das Einschreiben von Anforderungen beziehenden Fälle sollen nun behandelt werden, und es sei zuerst angenommen, daß die erste Überweisungszeile der Wartereihe bei einer vorliegenden Anforderung belegt ist, während eine zweite Überweisungszeile frei ist. Wenn die

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zentrale Logik die bistabile Schaltung ja abfragt, weiß nächste Überweisungszeile. Sofern diese frei ist (W-

sie, daß es wenigstens eine Anforderung unabgefertigt stabile Schaltung oc im Zustand 0), leitet die zentrale

in der Wartereihe gibt; sie erhält jedoch keine Aus- Logik daraus ab, daß sie diese Zeile zwar belegen,

sage über die freien Zeilen. In diesem Fall müssen aber als nicht vorrangig kennzeichnen muß. Die

die Informationen aller Zeilen derselben Wartereihe 5 übrigen Operationen sind denen des vorhergehenden

gelesen und die in den Lese- und Schreibregistern Falles identisch, mit der einen Ausnahme, daß die

festgehaltenen Informationen nacheinander abgetastet zentrale Logik das Einschreiben des Kodezeichens 10

werden. auf die Kerne toi, to j veranlaßt. Die zweite Anforde-

Nachdem die zentrale Logik CLC die Einstellung rung ist somit hinter der ersten in die Wartereihe ein-

der verschiedenen Abtaster EXM auf die der Warte- io gereiht.

reihe Nr. 1 entsprechende oberste Stelle veranlaßt hat, Die weiteren Anforderungen werden wie das zuwirkt sie über die Ädernd/ auf die Torschaltungen PT letzt beschriebene Einschreiben einer zweiten Analler individueller logischer Schaltungen CLI ein, wo- förderung behandelt.

durch die Zeiüagenimpulse iO bis tA für die Dauer Wenn die letzte Zeile der Wartereihe belegt wird,

nur eines Zyklus des Zeitzuteilers DT durchgelassen 15 sind die bistabilen Schaltungen oc aller individueller

werden. logischer Schaltungen im Zustand 1. Die die völlige

Im Speicherblock SMl finden dann folgende Vor- Belegung kennzeichnende bistabile Schaltung ei der gänge statt. Zur Zeitlage iO werden die bistabilen Wartereihe Nr. 1 (F i g. 3) wird über eine durch Zei-Schaltungen ti, tj, tm bis tn in den Zustand 0 zurück- chen an allen Eingängen ocl, am Eingang i4 und am gestellt. Zur Zeitlage ti werden in Lesedrähte flYI, so Eingang exml entsperrte UND-Schaltung in den Zu-//19 eingefügte UND-Schaltungen entsperrt, um die stand 1 gebracht. Wenn andere Anforderungen vor-Zustände der Kerne toi, to j auf die zugehörigen bi- liegen, stellt die zentrale Logik durch Abfragen der stabilen Schaltungen ti, tj zu übertragen. Zur Zeit- bistabilen Schaltung et der Wartereihe Nr. 1 fest, daß lage i4 werden die in den Schreibdrähten //8, /ZlO keine Überweisungszeile mehr frei ist. Die zentrale eingefügten UND-Schaltungen entsperrt, wodurch die 35 Logik stellt dann den Abtaster EXM auf die anfor-Zustände der bistabilen Schaltungen ti, tj auf die zu- dernde Überwachungszeile ein und verbindet sich mit gehörigen Kerne toi, to j übertragen werden. Die ge- dem diese Zeile aufweisenden Speicherblock (birade gelesenen Informationen werden also nur wieder stabile Schaltung cn im Zustand 1 in Fig. 2). Sie eingeschrieben. Da die erste Überweisungszeile als wirkt darauf auf die Torschaltungen PT derart ein, vorrangig belegt angenommen worden ist, sind die 30 daß die Zeitlagenimpulse t' 3 und f4 durchgelassen bistabilen Schaltungen ti, tj im Zustand 1; dadurch werden. Zur Zeitlage i'3 veranlaßt die zentrale Logik werden — wie vorher erwähnt—die bistabilen Schal- die Rückstellung in die Ruhelage der bistabilen Schaltungen oc, op in den Zustand 1 gebracht. Darauf tungar, und zwar über eine Ader//19, eine an Einwerden die Torschaltungen PT gesperrt, damit keine gangen i'3 und cnX entsperrte UND-Schaltung, eine Steuerimpulse iO bis i4 mehr durchlaufen und damit 35 Ader eff2 und eine ODER-Schaltung. Zur Zeitlage danach keine Zustandsänderung der bistabilen Schal- i'4 wird der Zustand der bistabilen Schaltung ar auf tungen ti, tj des Leseregisters eintritt. den zugehörigen Kern ίο 3 übertragen. Damit ist aus-

Entsprechende Arbeitsvorgänge laufen in den ver- gesagt, daß die Anforderung der Uberwachungszeile

schiedenen Speicherblöcken ab, wenigstens die in Ver- nicht in der Wartereihe notiert werden kann, da keine

bindung mit den Kernen und bistabilen Schaltungen 40 Zeile frei ist. Die zentrale Logik veranlaßt dann das

stehenden Vorgänge, Da alle Überweisungszeilen der- Wiederanlaufen der zyklischen Abtastung. Die An-

selben Wartereihe außer der ersten Zeile als frei an- förderung wird später verarbeitet, sobald eine freie

genommen worden sind, bleiben die bistabilen Schal- Zeile in der Wartereihe vorhanden ist. Im praktischen

tungen ti, tj der entsprechenden Blöcke im Zustand 0. Betrieb überdauert die Wartezeit nicht einen Zyklus

In der individuellen logischen Schaltung jedes Blocks 45 des Abtasters EXM, das sind einige zehn Milli-

wird die bistabile Schaltung oc in den Zustand 0 ge- Sekunden.

bracht, wenn sie diesen Zustand nicht bereits einge- Wenn die Anforderung einer der anderen beiden nommen hatte, und zwar über eine an Eingängen i4, gemeinsamen Einrichtungen gilt, z. B. der Einrichtung i/0, i/0 entsperrte UND-Schaltung. In gleicher Weise Nr. 2, wird die zentrale Logik davon durch die Zuwird die bistabile Schaltung op über an Eingängen *4, 50 stände der bistabilen Schaltungen ap, aq {ap im Zu- tiO bzw. i/0 entsperrte UND-Schaltungen und eine stand 1, aq im Zustand 0) in Kenntnis gesetzt. Die ODER-Schaltung in den Zustand 0 gebracht. zentrale Logik stellt dann die verschiedenen Abtaster

Dann veranlaßt die zentrale Logik CLC (F i g. 1) EXM auf die Überweisungszeilen CTl ein, die die

das Anlaufen des Blockadressenverteilers DB und Wartereihe (oder den Wartespeicher) Nr. 2 bilden,

des zugehörigen Abtasters EXB. Normalerweise kenn- 55 Unter diesen Voraussetzungen gibt der Abtaster des

zeichnet dieser Abtaster die zum ersten Block ge- ersten Speicherblocks ein Zeichen am Ausgang exml

hörende Ausgangsader exbl. Beim Empfang des von (Fig. 3) ab, welches die Vorgänge der bistabilen

der zentralen Logik abgegebenen Impulses verläßt Schaltungen im Wartereihenanzeiger Nr. 2 vorbe-

der Abtaster EXB die Stellung 1 und läuft einmal reitet.

durch. Die in die Leitung jib eingefügten UND-Schal- 60 Natürlich ist die Anzahl von drei gemeinsamen

tungen werden nacheinander entsperrt, wodurch die Einrichtungen nicht als Grenze anzusehen; es können

zentrale Logik CLC die verschiedenen Blöcke prüfen selbstverständlich so viele Wartereihen oder -speicher

kann. Die Verbindungsleitung flb wird durch Adern wie nötig vorgesehen werden.

oc 0, ocl, opl (Fig. 2) gebildet, die die Zustände In F i g. 5 ist das eben beschriebene Verfahren bild-

der bistabilen Schaltungen oc und op zur zentralen 65 lieh dargestellt. Die verschiedenen Überweisungszei-

Logik übertragen. Falls die zentrale Logik die erste len der Wartereihe sind durch Vierecke mit einge-

Uberweisungszeile der Wartereihe belegt vorfindet, tragenen Ziffern dargestellt, die den Zustand der Zeile

(bistabile Schaltung oc im Zustand 1), prüft sie die kennzeichnen (freie Zeile: 00, belegte Zeile: 10, be-

legte Vorrangzeile: 11). Schraffierte Vierecke weisen auf belegte Zeilen, nicht schraffierte auf freie Zeilen hin, während ein kleiner Pfeil die Vorrangzeilen kennzeichnet. In der ersten Reihe (Reihe 1) sind alle Zeilen des Wartespeichers frei. In der zweiten Reihe (Reihe 2) ist die erste Zeile belegt und mit einer Vorrangmarkierung versehen. Die folgende Anforderung (Reihe 3) ist in die zweite Überweisungszeile eingeschrieben, die einfach als belegt gekennzeichnet ist.

Die später eintreffenden Anforderungen reihen sich den vorhergehenden in der dargestellten Weise an (Reihe 4 und weitere Reihen). Schließlich sind in der letzten Reihe n+1 alle Zeilen der Wartereihe belegt.

Abfertigung der im
Wartespeicher eingeschriebenen Anforderungen

Wenn eine gemeinsame Einrichtung wie der Markierer MQ frei wird, wird eine diesem Markierer zugeordnete bistabile Schaltung dp in den Zustand 1 gebracht (Fig. 1). Ist wenigstens eine Anforderung in der Wartereihe vorhanden, so ist die entsprechende bistabile Schaltung ja ebenfalls im Zustand 1. Im praktischen Betrieb weist die Vermittlungsanlage häufig aus Sicherheitsgründen zwei Markierer auf, doch sei hier einfach angenommen, daß nur ein Markierer vorhanden ist. Unter dieser Voraussetzung ist die mit Kreuzen versehene Verbindungsader eingelegt, und eine bistabile Schaltung dp' sowie die gestrichelten Verbindungsadern sind dann nicht nötig. Die bistabilen Schaltungen ja, dp wirken über eine UND-Schaltung auf die zentrale Logik CLC ein, die dadurch erkennt, daß sie die zuerst in den Wartespeicher Nr. 1 eingegangene Anforderung abzufertigen hat. Die zentrale Logik unterbricht die zyklische Abtastung, verbindet sich mit dem Markierer MQ und sendet ein geeignetes Kodezeichen über eine am Eingang er entsperrte UND-Schaltung und eine ODER-Schaltung an die verschiedenen Abtaster EXM, wodurch die Abtaster auf die der Wartereihe Nr. 1 entsprechende oberste Stelle eingestellt werden. Die bistabile Schaltung dp gerät in den Zustand 0 und zeigt damit an, daß der Markierer belegt ist.

Wie bei der Beschreibung des Einschreibens von Anforderungen erwähnt, wird mit dem Lesen der Überweisungszeile Cn — und zwar in allen Blöcken zur gleichen Zeit — begonnen. In jedem Block (F i g. 2) weisen bistabile Schaltungen op und oc bestimmte Zustände auf (bistabile Schaltungen oc im Zustand 0 bei einer freien Zeile, im Zustand 1 bei einer belegten Zeile; bistabile Schaltungen op im Zustand 1 bei einer Vorrangzeile). Die entsprechenden Informationen werden über die Adern ocO, ocl, opl (Verbindung /Zb) an das Blockabtastfeld gesendet.

Der Blockadressenverteiler DB und der zugehörige Abtaster EXB (Fig. 1) werden darauf angelassen, wodurch die Überweisungszeilen, beginnend mit der ersten Zeile, der Wartereihe nacheinander abgeprüft werden. Zunächst sei nun angenommen, daß durch die Vorranganforderung, die am Anfang der Reihe liegt, die Zeile Nr. 1 belegt wird. Die zentrale Logik erfährt beim Prüfen der Ader op 1 des ersten Blocks (F i g. 2), daß die bistabile Schaltung op sich im Zustand 1 befindet; sie fängt dann an, diese Vorranganforderung abzufertigen.

Die zentrale Logik verbindet sich dann mit dem entsprechenden Speicherblock BMl, in dem die bistabile Schaltung cn in den Zustand 1 gesteuert wird, und veranlaßt das Durchlaufen der Zeitlagenimpulse iO bis t4 für die Dauer eines Zyklus des Zeitzuteilers DT. Zur Zeitlage tO werden die bistabilen Schaltungen ti, tj, tm bis tn in den Ruhezustand zurückgestellt. Zur Zeitlage /1 werden die in die verschiedenen Lesedrähte jl7, jl9, /ZIl, /Z13 eingefügten UND-Schaltungen entsperrt, wodurch diejenigen Aussagen festgehalten werden, die von den Kernen toi, to), torn bis ton auf die zugehörigen bistabilen

ίο Schaltungen ti, tj, tm bis tn übertragen worden sind. Die bistabilen Schaltungen ti, tj geraten dadurch beide in den Zustand 1, da die betrachtete Überweisungszeile Vorrang hat. Die bistabilen Schaltungen tm bis tn halten die Kennung der anfordernden Überwachungszeile fest.

Zur Zeitlage ti wird diese Kennung an die zentrale Logik übertragen, die sie speichert. Die Übertragung erfolgt über Adern tml bis tnl, über eine an Eingängen ti, cnl entsperrte UND-Schaltung und über Adern /Z 29. Während der Zeitlagen t3, t4 und während der Zeitlagen tO, ti, ti des folgenden Zyklus arbeitet die zentrale Logik ihre Befehle aus. Zur Zeitlage f 3 veranlaßt sie die Rückstellung der bistabilen Schaltungen ti, tj, tm bis tn in den Zustand O, und zwar über eine Ader /Z 20, eine an Eingängen f 3, cnl entsperrte UND-Schaltung, eine Ädere//3 und ODER-Schaltungen, die jeweils mit den bistabilen Schaltungen verbunden sind. Zur Zeitlage t4 werden die in die Schreibdrähte /Z 8, /ZlO₁ /Z12, /Z14 eingefügten UND-Schaltungen entsperrt, wodurch die in den bistabilen Schaltungen ti, tj, tm bis tn enthaltenen Informationen auf die zugehörigen Kerne toi, toj, torn bis ton übertragen werden. Diese Kerne geraten dadurch in den Zustand 0, und die Überweisungszeile ist frei geworden.

Zur gleichen Zeit wird die Rückstellung der bistabilen Schaltung oc über eine an Eingängen t4, tiO, i/0 entsperrte UND-Schaltung in den Zustand 0 veranlaßt. Ebenfalls wird die bistabile Schaltung op über eine an Eingängen t4, tiO, t4, i/0 entsperrte UND-Schaltung und eine ODER-Schaltung in den Zustand 0 zurückgestellt.

Die zentrale Logik wird daraufhin vom ersten Block abgetrennt (bistabile Schaltung cn im Zustand 0) und verbindet sich mit dem zweiten Block (bistabile Schaltung cn im Zustand 1). Die zentrale Logik prüft die bistabile Schaltung ja (F i g. 3), um sich zu vergewissern, daß wenigstens eine unabgefertigte Anforderung im Wartespeicher vorhanden ist.

Gemäß einer Variante kann sie (auch) feststellen, ob die zweite Uberweisungszeile des Wartespeichers belegt ist. Dies erfolgt durch Prüfen des Zustandes der bistabilen Schaltung oc (mittels einer nicht dargestellten Schaltung). Zur Zeitlage i3 sendet die zentrale Logik das Kodezeichen (11) der vorrangigen Belegung an die bistabilen Schaltungen ti, tj, und zwar über die Adern /Z 21, /Z 22, ohne die Zustände der anderen bistabilen Schaltungen tm bis tn zu ändern. Zur Zeitlage t4 werden die Zustände der bistabilen Schaltungen ti, tj wiederum auf die zugehörigen Kerne toi, toj übertragen, die beide den Zustand 1 einnehmen. Die Überweisungszeile ist somit mit der Vorrangmarkierung versehen. Die die zweite Stelle in der Reihe einnehmende Anforderung tritt nun an die erste Stelle. In der entsprechenden individuellen logischen Schaltung werden die bistabilen Schaltungen oc, op in den Zustand 1 gebracht.
Die in der zentralen Logik gespeicherte Kennung

wird zum Markierer MQ übertragen (Fig. 1). Dieser entsperrt mittels der ersten 4 Bits eine UND-Schaltung an einen der Eingänge nb 1 bis nb n, so daß er sich mit dem Lese- und Schreibregister RLE desjenigen Blocks verbindet, der die der gespeicherten Kennung entsprechende Überwachungszeile enthält. Der Markierer sendet die übrigen 8 Bits über eine an Eingängen er', nbl entsperrte UND-Schaltung und eine ODER-Schaltung an den zugehörigen Abtaster EXM, wodurch dieser auf die gewünschte Zeile eingestellt wird. Er arbeitet dann mit dieser Zeile zusammen, liest also die Information, vollführt logische Operationen und schreibt die gelesene Information wieder oder eine andere Information ein. Insbesondere stellt er die Kerne to 1, to 2, to 3 in den Zustand 0 zurück.

Wenn die erste Anforderung abgefertigt und der Markierer frei ist, kehrt die bistabile Schaltung dp (F i g. 1) in den Zustand 1 zurück, wird die zentrale Logik wieder angesteuert und die in der zweiten Zeile der Wartereihe eingeschriebene Vorranganforderung nach dem vorbeschriebenen Verfahren abgefertigt. Die verschiedenen Anforderungen werden daher in der eingegangenen Reihenfolge nacheinander behandelt.

Ist die letzte Anforderung abgefertigt, werden die Adern ocO aller individueller logischer Schaltungen (F i g. 2) mit einem Potential belegt, das den Zustand 0 der entsprechenden bistabilen Schaltung kennzeichnet; die bistabile Schaltung fa der Wartereihe (F i g. 3) wird über eine an allen Eingängen ocO und an Eingängen t4, exml entsperrte UND-Schaltung in den Zustand 0 zurückgestellt.

Bei der Abfrage dieser bistabilen Schaltung fa erkennt die zentrale Logik, daß alle Anforderungen abgefertigt sind. Die zentrale Logik bringt den Blockabtaster EXB in die Ausgangsstellung und veranlaßt das Wiederanlaufen der zyklischen Abtastung.

Das Verfahren zur Abfertigung von Anforderungen ist in Fig. 6 bildlich angedeutet. In einer ersten Reihe sind alle Überweisungszeilen des Wartespeichers belegt, wobei die erste Überweisungszeile Vorrang hat. In der zweiten Reihe ist die erste Anforderung bereits abgefertigt; die entsprechende Überweisungszeile ist frei, und die zweite Überweisungszeile in dieser Reihe hat nun Vorrang. In derart fortgesetzter Weise sind die nächsten Reihen bis zur Reihe η gebildet, die nur noch eine.abzufertigende Anforderung aufweist. Schließlich sind in der letzten Reihe n+1 alle Überweisungszeilen des Wartespeichers frei.
■ Für den Fall, daß zwei Markierer vorgesehen sind, ist die mit Kreuzen versehene Verbindung (F i g. 1) wegzulassen. Dafür werden nun die gestrichelten Leitungen eingelegt, und die bistabile Schaltung dp' wird benötigt. Wenn eine Überwachungszeile einen Markierer anfordert, besteht kein Grund, daß sie Heber mit dem einen oder anderen Markierer zusammenarbeitet. Beim Vorhandensein von zwei Markierern brauchen nur eine Wartereihe und nur eine bistabile Schaltung fa vorgesehen werden. Andererseits weist jeder Markierer eine bistabile Schaltung zur Kennzeichnung des Frei- oder Besetztzustandes auf (bistabile Schaltung dp für den ersten Markierer, bistabile Schaltung dp' für den zweiten Markierer).

Das Einschreiben einer Anforderung in die Wartereihe ist nicht mit besonderen Schwierigkeiten verbunden und wird wie bei den anderen Fällen bewirkt. Die Abfertigung einer Anforderung erfolgt dann folgendermaßen: Ist wenigstens eine unabgefertigte Anforderung in der Wartereihe (bistabile Schaltung fa im Zustand 1) und ist wenigstens ein Markierer frei (bistabile Schaltung dp bzw. dp' im Zustand 1), so wird die zentrale Logik über eine UND-Schaltung und eine von der bistabilen Schaltung dp bzw. dp' entsperrte ODER-Schaltung angesteuert. Die zentrale Logik verbindet sich daraufhin mit Hilfe geeigneter Mittel mit einem freien Markierer. Die übrigen Vorgänge laufen wie im Fall des einzelnen Markierers ab. In F i g. 8 ist der Verbindungsvorgang der zentralen Logik CLC mit den individuellen logischen Schaltungen CLI und den gemeinsamen Einrichtungen (wie dem Markierer MQ) dargestellt. Wenn die zentrale Logik CLC sich mit dem Markierer MQ verbinden will, um zu ihm Informationen zu senden, entsperrt sie über eine Ader /Z 30 eine UND-Schaltung, so daß die zentrale Logik mit der Sammelschiene BO1 verbunden wird. In der gleichen Weise

ao wird über eine Ader /Z 33 eine weitere UND-Schaltung entsperrt, wodurch der Markierer MQ an die Empfangssammelschiene BO 2 angeschaltet wird. Der Informationsaustausch wird dann über die Sammelschiene BOl, einen Verstärker AP und die Sammelschiene BO 2 bewirkt. Um Information in dei anderen Richtung, also vom Markierer MQ zur zentralen Logik zu vermitteln, werden zwei andere UND-Schaltungen über Adern //31, /Z 32 beeinflußt.
Die zentrale Logik CLC wirkt dann mittels dei bistabilen Schaltungen cn auf die individuellen logischen Schaltungen CLI ein, wie es bereits erwähni wurde. Die gleiche Bedingung cnl ist zum Entsperren der Sende- und Empfangstorschaltungen vorgesehen, doch ist dies unwichtig, da bestimmte Zeitlagen füi jede Richtung der Informationsvermittlung vorgesehen sind.

Wie aus der vorhergehenden Beschreibung hervorgeht, kann die zentrale Logik von den individuellen logischen Schaltungen und von der gemeinsamen Einrichtung (Markierer) der Vermittlungsanlage angefordert werden. Natürlich kann die zentrale Logils nur eine Anforderung auf einmal verarbeiten. In F i g. 9 ist ein Schaubild dargestellt, das die Verteilung dieser verschiedenen Anforderungen auf die zentrale Logik darstellt.

Normalerweise entsperrt eine in der zentraler Logik CLC vorhandene und Befehle ausarbeitende Schaltung ORD über eine Ader #34 eine UND-Schaltung. Die beim jeweiligen Erreichen der Stellung 0 durch den Zeitzuteiler gesendeten Impulse t" ( schalten den Verteiler DA und den mit ihm verbundenen Abtaster EXM weiter, wobei die verschiedener Speicherzeilen des Speicherblocks SMl dann zyklisch abgetastet werden. Wenn eine individuell« logische Schaltung CLI die zentrale Logik anfordert veranlaßt ein über eine ODER-Schaltung an die zentrale Logik übertragenes Zeichen das Einstellet einer bistabilen Schaltung at in den Zustand 1. Die zur Ausarbeitung von Befehlen dienende Schaltung ORD, die von dieser Zustandsänderung in Kenntnii gesetzt wird, sperrt die UND-Schaltung, die das Vorwärtsschalten des Adressenverteilers DA bewirkte die zyklische Abtastung wird dadurch unterbrochen Zur gleichen Zeit läßt die Schaltung ORD einer Elementadressenverteiler DO und einen Abtastei EXO anlaufen. Dieser Verteiler DO und der Abtaste] EXO sind, wie angedeutet, für den Adressenverteilei DA und den Abtaster EXM eingesetzt. Wenn dei

Abtaster die Stellung erreicht, die der anfordernden individuellen logischen Schaltung CLI entspricht, wird über eine Ader /Z 35 eine UND-Schaltung entsperrt, die das Anforderungszeichen der individuellen logischen Schaltung zur Schaltung ORD über eine ODER-Schaltung und eine Ader #36 zu übertragen gestattet. Dadurch hält die Schaltung ORD den Verteiler DO und den zugeordneten Abtaster EXO in der betrachteten Lage fest. Zur gleichen Zeit entsperrt das auf der Ader /Z 36 anstehende Zeichen eine unterhalb des Verteilers DO gezeigte UND-Schaltung, wodurch das durch den Verteiler DO gehaltene Kodezeichen in einem Register RG aufgezeichnet wird, das ebenfalls ein Teil der zentralen Logik CLC ist. Die zentrale Logik wird dann mit der anfordernden individuellen logischen Schaltung durch das Einstellen der bistabilen Schaltung cn in den Zustand 1 verbunden, wie es schon beschrieben worden ist.

Wenn die Anforderung der individuellen logischen Schaltung aufgezeichnet worden ist, bringt die Schaltung ORD die bistabile Schaltung at in den Zustand 0 und die das Wiederanlaufen des Adressenverteilers DA gestattende UND-Schaltung in den entsperrten Zustand.

Ist ein Markierer MQ frei, so befindet sich dessen bistabile Schaltung dp im Zustand 1. Ist wenigstens eine unabgefertigte Anforderung in der entsprechenden Wartereihe vorhanden, so ist die bistabile Schaltung ja ebenfalls im Zustand 1. Die zwei bistabilen Schaltungen dp, ja wirken gemeinsam auf eine UND-Schaltung ein, so daß ein Anforderungszeichen auf einer Ader /Z 37 auftritt, welches die bistabile Schaltung at über eine ODER-Schaltung in den Zustand 1 bringt. Es liegt dann wieder der vorhergehende Fall vor.

Die verschiedenen, von den individuellen logischen Schaltungen und den gemeinsamen Einrichtungen ausgehenden Anforderungen werden somit durch die zentrale Logik nacheinander behandelt. Da für den Abtaster EXO keine Rückstellmöglichkeit vorgesehen ist, werden diese Anforderungen nicht nach irgendwelchen Vorrangschemas behandelt.

Zur Vereinfachung ist das vollständige Schaltbild desjenigen Teils der zentralen Logik nicht dargestellt worden, welcher mit der individuellen logischen Schaltung zusammenwirkt. Ein derartiges Schaltbild kann jedoch mit an sich bekannten Anordnungen verwirklicht werden, da zu jeder Betriebsstufe die gesendeten Informationen und die damit zusammenhängenden, ausgearbeiteten Befehle klar beschrieben worden sind. Bekanntlich kann entweder eine verdrahtete Logik (Dioden- oder Widerstandsmatrizen) oder eine programmierte Logik (vorangehendes Einschreiben eines Programms in Ferritringkerne oder andere Speicherelemente) benutzt werden. Darüber hinaus sind die übrigen Schaltungen (Speicher, Abtaster, Lese- und Schreibregister, Torschaltungen) an sich bekannt.

Es sei darauf hingewiesen, daß diese Beschreibung nur beispielhaft und den Schutzumfang nicht begrenzend aufgefaßt werden darf und daß zahlreiche Varianten verwirklicht werden können, ohne den Rahmen der Erfindung zu verlassen. Es können beispielsweise die Ferritringkerne durch andere Speicherelemente ersetzt, Abtaster anderer Art und andere Zeitdiagramme vorgesehen werden. Insbesondere sind die Zahlenbeispiele nur zum besseren Verständnis der Erfindung angeführt worden; die Zahlen können für jeden besonderen Fall entsprechend abgeändert werden.

Claims (15)

Patentansprüche:

1. Schaltungsanordnung für zeitmultiplexgesteuerte Datenverarbeitungsanlagen, insbesondere für Fernsprechvermittlungsanlagen, mit einem oder mehreren, zyklisch gleichzeitig abgetasteten Speicherblöcken, in denen Speicherplätze den die Daten liefernden Schaltungen (Verbindungssätze) zugeordnet sind, mit einer die Speicherplätze und die zugeordneten Verbindungssätze abfragenden, Steuerbefehle abgebenden logischen Schaltung und mit einem oder mehreren, mit den anfordernden Speicherplätzen zu verbindenden gemeinsamen Einrichtungen (z. B. Markierer), dadurch gekennzeichnet, daß in dem oder den Speicherblöcken (BMl bis BMn) ein oder mehrere Überweisungsspeicherplätze (CT) vorgesehen sind, die einen oder mehrere Wartespeicher (Nr. 1, 2, 3) bilden, in denen die Kennungen der anfordernden Speicherplätze (Überwachungsspeicherplätze CS) in der Reihenfolge ihres Eintreffens eingeschrieben werden und aus dem diese eingeschriebenen Kennungen nach der Einschreibreihenfolge von der betreffenden gemeinsamen Einrichtung (MQ) abgerufen werden.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß für jede gemeinsame Einrichtung, wie Markierer (MQ), Steuerregister, Gebührenfeststelleinrichtung oder Gebührenregistriereinrichtung, jeweils ein Wartespeicher (Nr. 1, 2, 3 usw.) vorgesehen ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß den einzelnen, in verschiedenen Speicherblöcken (SMl bis BMn) angeordneten und zu einem Wartespeicher zugehörigen Uberweisungsspeicherplätzen (z. B. (CTl...) dieselbe Kennung zugeordnet ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die einzelnen Überweisungsspeicherplätze (CTl...) eines Wartespeichers (Nr. 1) in den Speicherblöcken (BMl bis BMn) an gleicher Stelle angeordnet sind und daß mittels der genannten Kennung Abtaster (EXM...) auf alle Überweisungsspeicherplätze (CTl...) dieses Wartespeichers (Nr. 1) gleichzeitig einstellbar und damit diese Überweisungsspeicherplätze gleichzeitig ablesbar sind.

5. Schaltungsanordnung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß in jedem der mit den gemeinsamen Einrichtungen verbindbaren Überwachungsspeicherplätze (CS) ein oder mehrere Speicherelemente (toi, to2) zum Einschreiben der Kennung der anzufordernden gemeinsamen Einrichtungen vorgesehen sind und ein weiteres Speicherelement (ίο 3) vorgesehen ist, welches anzeigt, ob die Anforderung bereits im Wartespeicher notiert worden ist oder nicht.

6. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß in jedem Überweisungsspeicherplatz (CT) Speicherelemente (toi, toj) zum Einschreiben von Markierungen und weitere Speicherelemente (torn bis ton) zum Aufzeichnen der Kennung des anfordernden Überwachungsspeicherplatzes (CS) vorgesehen sind und daß von diesen Markierungen die erste (00) einen freien,

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keine Kennung enthaltenden Überweisungsspeicherplatz, die zweite (10) einen belegten Überweisungsspeicherplatz und die dritte (11) einen belegten, mit Vorrang abzufertigenden Überweisungsspeicherplatz anzeigt, der die in der Reihenfolge erste Anforderung speichert.

7. Schaltungsanordnung nach einem oder mehreren der Ansprüche 3 bis 6, mit einer zentralen Logik und den Speicherblöcken individuell zugeordneten logischen Schaltungen und Lese- und Schreibregistern, dadurch gekennzeichnet, daß der zentralen Logik (CLC) ein Blockabtaster (EXB) zugeordnet ist, durch den der zentralen Logik ermöglicht wird, die in den Lese- und Schreibregistern (RLE ...) der verschiedenen Speicherblöcke stehenden Markierungen der Wartespeicherplätze (CTl.. .) zu prüfen.

8. Schaltungsanordnung nach Anspruch 3 oder 4 und Anspruch 6, in der die Überwachungsspeicherplätze (CS) durch einen von einer zen- tralen Logik (CLC) gesteuerten Adressenverteiler (DA) über Abtaster (EXM...) zyklisch angesteuert werden und in der die Zustände der Speicherelemente eines Platzes und des entsprechenden Verbindungssatzes durch den Speicherblöcken individuell zugeordnete logische Schaltungen (CLI...) abgefragt und dabei jeweils in ein Lese- und Schreibregister (RLE ...) übertragen werden, dessen die Zustandsänderungen der Verbindungssätze anzeigender Zustand die jeweilige individuelle logische Schaltung veranlaßt, die zentrale Logik zwecks Informationsübertragung anzufordern, dadurch gekennzeichnet, daß bei Anforderung einer bestimmten gemeinsamen Einrichtung durch einen Überwachungsspeicherplatz und bei solcher, noch nicht eingeschriebener Anforderung im Wartespeicher die individuelle logische Schaltung (CLI) des entsprechenden Speicherblocks die zentrale Logik (CLC) anfordert, daß diese die zyklische Abtastung unterbricht (#15 in Fig. 1), die Abtaster (EXM...) auf die gewünschten Wartespeicherplätze (CTl.. .) steuert, das gleichzeitige Lesen aller Markierungen veranlaßt (über oc, op), alle diese Markierungen mittels des Blockabtasters (EXB) nacheinander prüft und den ersten freien, auf den bereits belegten Wartespeicherplatz folgenden Platz auswählt und daß die zentrale Logik veranlaßt, daß der ausgewählte Wartespeicherplatz belegt wird (über /Z21 in Fig. 2) und die im Adressenverteiler (DA) stehende Kennung des anfordernden Überwachungsspeicherplatzes im ausgewählten Wartespeicherplatz aufgezeichnet wird (über //25 in Fig. 1 und //23, //24 in Fig. 2).

9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß bei Anforderung der zentralen Logik durch die individuelle logische Schaltung zwecks Zuteilung einer gemeinsamen Einrichtung die zentrale Logik (CLC) sofort auf das über die Notierung der Anforderung Auskunft gebende Speicherelement (ίο 3) des Überwachungsspeicherplatzes einwirkt, als ob die Kennung dieses Überwachungsspeicherplatzes bereits im Wartespeicher aufgezeichnet worden wäre.

10. Schaltungsanordnung nach den Ansprüchen 8 und 9, dadurch gekennzeichnet, daß jedem Wartespeicher ein mit zwei bistabilen Schaltungen (fa, et) versehener Anzeiger (IND) zugeordnet ist, dessen erste bistabile Schaltung (fa) anzeigt, ob noch wenigstens eine Anforderung im Wartespeicher unabgefertigt vorliegt, und dessen zweite bistabile Schaltung (ei) die völlige Belegung dieses Wartespeichers anzeigt, und daß bei der Anzeige eines leeren Wartespeichers durch die erste bistabile Schaltung die zentrale Logik sofort den ersten Platz dieses Wartespeichers belegt, ohne den Blockabtaster (EXB) anzufordern, und diesen Platz als vorrangig abzufertigen kennzeichnet.

11. Schaltungsanordnung nach Anspruch 10, dadurch gekennzeichnet, daß bei der Anzeige eines völlig belegten Wartespeichers durch die zweite bistabile Schaltung (ei) die zentrale Logik den Abtaster (EXM) erneut auf den anfordernden Überwachungsspeicherplatz steuert, um das über die Notierung der Anforderung Auskunft gebende Speicherelement (ίο 3) zurückzustellen, und die Abtastung wieder anlaufen läßt und daß die Anforderung während eines der folgenden Abtastzyklen notiert wird, sobald ein Platz im Wartespeicher frei wird.

12. Schaltungsanordnung nach einem oder mehreren der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß beim Freiwerden einer gemeinsamen Einrichtung (MQ) und beim Vorhandensein wenigstens einer Anforderung im entsprechenden Wartespeicher (Nr. 1) die zentrale Logik benachrichtigt wird (mittels fa, dp), die sich daraufhin mit der gemeinsamen Einrichtung (MQ) verbindet, die einzelnen Abtaster (EXM ...) auf die Wartespeicherplätze (CTl...) steuert, das gleichzeitige Ablesen aller Markierungen veranlaßt, diese Markierungen mittels des Blockabtasters (EXB) nacheinander prüft und den die Vorrangmarkierung (op V) enthaltenden Überweisungsspeicherplatz belegt, wonach die in diesem Platz aufgezeichnete Kennung des anfordernden Überwachungsspeicherplatz der gemeinsamen Einrichtung (MQ) mitgeteilt wird die somit alle Elemente für den Verbindungsaufbau mit diesem Überwachungsspeicherplafc besitzt.

13. Schaltungsanordnung nach Anspruch 12 dadurch gekennzeichnet, daß die zentrale Logil nach Belegung des Vorrangspeicherplatzes dessei Inhalt ausspeichert und die Freimarkierung einspeichert, wobei der in der Reihenfolge nächstf Überweisungsspeicherplatz die Vorrangmarkie rung erhält, und daß nach Freiwerden der ge meinsamen Einrichtung oder einer zweiten ge meinsamen Einrichtung der gleichen Art di< zweite Anforderung in der gleichen Weise abge fertigt wird.

14. Schaltungsanordnung nach einem ode mehreren der Ansprüche 3 bis 13, dadurch ge kennzeichnet, daß die Kennung der anfordernde) Überwachungsspeicherplätze aus zwei Teilen ge bildet ist, deren erster (4 Bits) den zu einem sol chen Platz gehörenden Speicherblock und derei zweiter (8 Bits) die Stelle dieses Platzes innerhall des Blocks anzeigt, und daß die gemeinsame Ein richtung (MQ) die dem ersten Kennungsteil zu geordneten Elemente zwecks Verbindung mit den Lese- und Schreibregister (RLE) des gewünscht© Blocks und die dem zweiten Kennungsteil züge

ordneten Elemente zwecks Erreichen des Überwachungsspeicherplatzes über den Speicherabtaster (EXM) abtastet.

15. Schaltungsanordnung nach einem oder mehreren der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die zentrale Logik (CLC) gleichzeitig auftretende Anforderungen, die einer-

seits von den gemeinsamen Einrichtungen (MQ) und andererseits von den individuellen logischen Schaltungen (CLI) herrühren, mittels eines Elementadressenverteilers (DO) und eines zugeordneten Abtasters (EXO) nacheinander abfragt und die Anforderungskennungen in ein Register (RG) überträgt.

Hierzu 3 Blatt Zeichnungen

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