DE112017007029T5 - Halbleitervorrichtung und Leistungsumwandlungsvorrichtung - Google Patents

Halbleitervorrichtung und Leistungsumwandlungsvorrichtung Download PDF

Info

Publication number
DE112017007029T5
DE112017007029T5 DE112017007029.5T DE112017007029T DE112017007029T5 DE 112017007029 T5 DE112017007029 T5 DE 112017007029T5 DE 112017007029 T DE112017007029 T DE 112017007029T DE 112017007029 T5 DE112017007029 T5 DE 112017007029T5
Authority
DE
Germany
Prior art keywords
resin
lead frame
semiconductor device
stress
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112017007029.5T
Other languages
English (en)
Inventor
Hiroyuki Harada
Naoki Yoshimatsu
Osamu Usui
Yuji Imoto
Yuki Yoshioka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE112017007029T5 publication Critical patent/DE112017007029T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Halbleiterchip (6) ist auf dem Isolierungssubstrat (2) angeordnet. Ein Leiterrahmen (8) ist an eine obere Oberfläche des Halbleiterchips (6) gebondet. Ein Versiegelungsharz (12) bedeckt den Halbleiterchip (6), das Isolierungssubstrat (2) und den Leiterrahmen (8). Ein Harz (13) zur Spannungsminderung mit einem niedrigeren Elastizitätsmodul als demjenigen des Versiegelungsharzes (12) ist auf ein Ende des Leiterrahmens (8) partiell aufgetragen.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung, worin ein Halbleiterchip mittels eines Versiegelungsharzes versiegelt ist.
  • Hintergrund
  • Mit der Entwicklung von Industriegeräten, elektrischen Eisenbahnen und Automobilen wurde auch die Betriebstemperatur eines Halbleiterchips zur Verwendung darin verbessert. In den letzten Jahren wurde ein selbst bei hohen Temperaturen arbeitender Halbleiterchip energisch entwickelt, was einen Fortschritt in der Miniaturisierung, eine Erhöhung der Durchbruchspannung und eine Erhöhung der Stromdichte des Halbleiterchips zur Folge hatte. Insbesondere ließ die Verwendung eines Halbleiters mit breiter Bandlücke wie etwa SiC oder GaN mit einer größeren Bandlücke als derjenigen von Si eine höhere Durchbruchspannung, eine geringere Größe, eine höhere Stromdichte und einen Betrieb bei höherer Temperatur des Halbleiterchips erwarten. Um einen Halbleiterchip mit solchen Merkmalen in eine Vorrichtung zu integrieren, ist es, gerade wenn der Halbleiterchip bei einer Temperatur von bis zu 150°C oder höher arbeitet, notwendig, ein Abblättern bzw. Ablösen eines Versiegelungsharzes, eine Schädigung von Drähten und eine Rissbildung eines Verbindungsmaterials zu unterdrücken, um einen stabilen Betrieb der Halbleitervorrichtung sicherzustellen.
  • Demgegenüber wurde, um die Reduzierung der Feuchtigkeitsbeständigkeit zu verhindern, die durch das Ablösen an einer Grenzfläche zwischen einem Versiegelungsharz aus einem Epoxidharz und einem Leiterrahmen verursacht wird, eine Halbleitervorrichtung vorgeschlagen, in der eine Harzschicht mit einer geringen Härte wie etwa ein Silikonharz auf der oberen Oberfläche des Leiterrahmens vorgesehen wird, um die Haftung dazwischen zu verbessern (z.B. siehe PTL 1). Indes wurde eine Halbleitervorrichtung vorgeschlagen, die mit einem Polyimidharz, das eine ausgezeichnete Wärmebeständigkeit und Feuchtigkeitsbeständigkeit aufweist, vorbeschichtet wird, bevor sie mit einem Epoxidharz versiegelt wird, wodurch gleichzeitig die Lebensdauer gegenüber thermischer Ermüdung und die Feuchtigkeitsbeständigkeit des Lotverbindungsteils verbessert werden (z.B. siehe PTL 2).
  • Zitatliste
  • Patentliteratur
    • [PTL 1] Japanisches Patent Nr. 2972679
    • [PTL 2] Japanisches Patent Nr. 4492448
  • Zusammenfassung
  • Technisches Problem
  • Eine Halbleitervorrichtung weist ein Bauteil bzw. Element mit einem niedrigen linearen Ausdehnungskoeffizienten wie etwa einen Halbleiterchip oder ein Isolierungssubstrat auf. Aus diesem Grund wird das Ablösen zwischen einem Element mit einem niedrigen linearen Ausdehnungskoeffizienten und einem Epoxidharz ein Problem, infolge eines Wärmezyklus, im Hinblick auf eine Zuverlässigkeit der Isolierung für eine mit Epoxidharz versiegelte Halbleitervorrichtung, obgleich das Ablösen kein Problem für eine mit Silikongel versiegelte Halbleitervorrichtung nach dem Stand der Technik wurde. Aus diesem Grund wurde in den letzten Jahren ein Versiegelungsharz mit einer Charakteristik eines niedrigen linearen Ausdehnungskoeffizienten verwendet, die erhalten wird, indem ein aus Keramik bestehender Füllstoff einem Epoxidharz stark zugesetzt wird.
  • Ein Versiegelungsharz, in welchem ein Füllstoff stark zugesetzt ist, weist jedoch einen erhöhten Elastizitätsmodul und eine verringerte Belastbarkeit bzw. Robustheit auf. Ferner enthält der Leiterrahmen ein Metallelement und hat einen höheren linearen Ausdehnungskoeffizienten als denjenigen eines Halbleiterchips oder eines Isolierungssubstrats. Aus diesem Grund wird an der Grenzfläche zwischen dem Versiegelungsharz mit einem niedrigen linearen Ausdehnungskoeffizienten und dem Leiterrahmen ein Ablösen verursacht. Dies hat in unerwünschter Weise das Auftreten einer Rissbildung im Harz zur Folge. Darüber hinaus nimmt die Viskosität des Harzes infolge einer Zunahme einer Menge eines zugesetzten Füllstoffs tendenziell zu, und eine Durchmischung bzw. Einbringung von Hohlräumen im Versiegelungsharz wird ebenfalls in unerwünschter Weise bewirkt.
  • Die in PTL 1 und 2 offenbarten Verfahren haben einen Effekt auf die Verbesserung der Haftung zwischen einem Epoxidharz und anderen Elementen und die Verbesserung der Feuchtigkeitsbeständigkeit. Jedoch ist in PTL 1 das Ende des Leiterrahmens, an welchem tendenziell eine interne Spannung erzeugt wird, so dass eine Rissbildung im Harz hervorgerufen wird, nicht mit einem Harz zur Spannungsminderung beschichtet; dies bringt Bedenken hinsichtlich der Reduzierung der Isolierungseigenschaften im Zusammenhang mit der Rissbildung im Harz einer Halbleitervorrichtung mit sich. Indes ist in PTL 2 der gesamte Bereich einer Halbleitervorrichtung mit einem Harz zur Spannungsminderung beschichtet; dementsprechend ist ein schmaler Spaltbereich wie etwa die untere Seite des Leiterrahmens mit dem Harz zur Spannungsminderung ebenfalls beschichtet, was einen noch engeren schmalen Spaltbereich zur Folge hat. Daher strömt das Versiegelungsharz nicht im schmalen Spaltbereich, so dass Hohlräume darin zurückbleiben. Dies beeinträchtigt in ungünstiger Weise die Zuverlässigkeit der Isolierung der Halbleitervorrichtung erheblich.
  • Die vorliegende Erfindung wurde ausgeführt, um das vorstehende Problem zu lösen. Es ist ihre Aufgabe, eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung mit hoher Zuverlässigkeit der Isolierung zu erhalten, die erhalten wird, indem ein Ablösen und eine Rissbildung des Versiegelungsharzes unterdrückt werden und im Versiegelungsharz zurückgebliebene Hohlräume reduziert werden.
  • Lösung für das Problem
  • Eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: ein Isolierungssubstrat; einen Halbleiterchip, der auf dem Isolierungssubstrat angeordnet ist; einen Leiterrahmen, der an eine obere Oberfläche des Halbleiterchips gebondet ist; ein Versiegelungsharz, das den Halbleiterchip, das Isolierungssubstrat und den Leiterrahmen bedeckt; und ein Harz zur Spannungsminderung, das auf ein Ende des Leiterrahmens partiell aufgetragen ist und einen niedrigeren Elastizitätsmodul als denjenigen des Versiegelungsharzes aufweist.
  • Vorteilhafte Effekte der Erfindung
  • In der vorliegenden Erfindung ist das Ende des Leiterrahmens mit einem Harz zur Spannungsminderung mit einem niedrigeren Elastizitätsmodul als demjenigen des Versiegelungsharzes beschichtet. Daher können eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung mit einer hohen Zuverlässigkeit der Isolierung erhalten werden, indem ein Ablösen und eine Rissbildung des Versiegelungsharzes unterdrückt werden und im Versiegelungsharz zurückgebliebene Hohlräume reduziert werden.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • 2 ist eine Querschnittsansicht entlang I-II von 1.
    • 3 ist eine perspektivische Ansicht, die einen Leiterrahmen gemäß der Ausführungsform 1 der vorliegenden Erfindung zeigt.
    • 4 ist eine perspektivische Ansicht, um die Dammstruktur gemäß der Ausführungsform 1 der vorliegenden Erfindung zu veranschaulichen.
    • 5 ist eine Querschnittsansicht, um den Einströmweg eines Versiegelungsharzes in einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel darzustellen.
    • 6 ist eine Querschnittsansicht, die den Einströmweg des Versiegelungsharzes in der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt.
    • 7 ist eine Querschnittsansicht, die das Ende eines Leiterrahmens gemäß einer Ausführungsform 2 der vorliegenden Erfindung veranschaulicht.
    • 8 ist eine Querschnittsansicht, die das Ende des Leiterrahmens gemäß einem Vergleichsbeispiel veranschaulicht.
    • 9 ist eine Querschnittsansicht, die ein modifiziertes Beispiel 1 des Endes des Leiterrahmens gemäß der Ausführungsform 2 der vorliegenden Erfindung veranschaulicht.
    • 10 ist eine perspektivische Ansicht, die ein modifiziertes Beispiel 2 des Endes des Leiterrahmens gemäß der Ausführungsform 2 der vorliegenden Erfindung veranschaulicht.
    • 11 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 3 darstellt.
    • 12 ist eine Draufsicht, die die Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung darstellt.
    • 13 ist ein Blockdiagramm, das eine Konfiguration eines elektrischen Leistungsumwandlungssystems veranschaulicht, für das die elektrische Leistungsumwandlungsvorrichtung gemäß der vierten Ausführungsform verwendet wird.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen werden eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden durch die gleichen Symbole bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
  • Ausführungsform 1
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 1 der vorliegenden Erfindung darstellt. 2 ist eine Querschnittsansicht entlang I-II von 1. Die Halbleitervorrichtung der vorliegenden Ausführungsform ist ein Halbleiter-Leistungsmodul, das weithin für beispielsweise elektrische Haushaltsgeräte, für die Industrie, für Automobile, für Züge und dergleichen verwendet werden soll.
  • Ein Isolierungssubstrat 2 ist auf einer Basisplatte 1 vorgesehen. Ein Elektrodenmuster 3 ist auf der unteren Oberfläche des Isolierungssubstrats 2 vorgesehen, und ein Elektrodenmuster 4 ist auf dessen oberer Oberfläche vorgesehen. Das Elektrodenmuster 3 des Isolierungssubstrats 2 ist durch ein Verbindungsmaterial 5 wie etwa Lot mit der Basisplatte 1 verbunden.
  • Das Isolierungssubstrat 2 ist eine Keramikplatte aus Al2O3, SiO2, AIN, BN, Si3N4 oder dergleichen. Das Isolierungssubstrat 2 muss eine Wärme abgebende Eigenschaft und eine isolierende Eigenschaft aufweisen und kann, nicht auf die obige Beschreibung beschränkt, ein Produkt aus gehärtetem Harz, das ein darin dispergiertes Keramikpulver enthält, oder ein Produkt aus gehärtetem Harz sein, das eine darin vergrabene Keramikplatte enthält. Eine Struktur, in der das Isolierungssubstrat 2 und die Basisplatte 1 in einer integralen bzw. einstückigen Form vorliegen, ist ebenfalls zulässig. Die für das Isolierungssubstrat 2 zu verwendenden Keramikpulver sind jene von Al2O3, SiO2, AIN, BN, Si3N4 und dergleichen. Jedoch sind auch, nicht darauf beschränkt, Diamant, SiC, B2O3 und dergleichen ebenfalls zulässig. Die Harze zur Verwendung im Isolierungssubstrat 2 sind gewöhnlich Epoxidharze, sind aber nicht auf diese beschränkt. Ein Polyimidharz, ein Silikonharz, ein Acrylharz und dergleichen sind ebenfalls zulässig, und beliebige Materialien sind zulässig, solange sie Materialien mit sowohl der isolierenden Eigenschaft als auch der Haftungseigenschaft sind.
  • Ein Halbleiterchip 6 ist auf dem Isolierungssubstrat 2 angeordnet. Der Halbleiterchip 6 ist ein IGBT, ein MOSFET, eine Diode oder dergleichen. Die Hauptelektrode auf der unteren Oberfläche des Halbleiterchips 6 ist durch ein Verbindungsmaterial 7 mit dem Elektrodenmuster 4 des Isolierungssubstrats 2 verbunden. Ferner sind in der Zeichnung nur zwei Halbleiterchips 6 auf einem Elektrodenmuster 4 montiert. Jedoch können, nicht hierauf beschränkt, die Halbleiterchips 6 in einer gemäß deren Verwendung erforderlichen Anzahl montiert sein.
  • Ein Leiterrahmen 8 ist durch ein Verbindungsmaterial 9 an die Hauptelektrode auf der oberen Oberfläche des Halbleiterchips 6 gebondet. Ein Draht 10 ist mit einer Steuerelektrode auf der oberen Oberfläche des Halbleiterchips 6 verbunden. Der Halbleiterchip 6 ist über den Leiterrahmen 8 und den Draht 10 mit der äußeren Umgebung elektrisch verbunden.
  • Für die Basisplatte 1, die Elektrodenmuster 3 und 4 und den Leiterrahmen 8 wird gewöhnlich Kupfer verwendet. Jedoch kann, nicht hierauf beschränkt, jedes beliebige Material verwendet werden, solange das Material eine Wärme abgebende Charakteristik aufweist. Beispielsweise kann Aluminium oder Eisen verwendet werden, oder ein Verbundmaterial davon kann verwendet werden. Alternativ dazu kann ein Verbundmaterial wie etwa Kupfer/Invar/Kupfer verwendet werden, oder eine Legierung wie etwa SiCAl oder CuMo kann genutzt werden. Überdies wird deren Oberfläche gewöhnlich einer Nickelplattierung unterzogen. Jedoch kann, nicht hierauf beschränkt, eine Gold- oder Zinnplattierung durchgeführt werden. Jede beliebige Struktur ist zulässig, solange sie eine Struktur ist, die imstande ist, dem Halbleiterchip 6 notwendigen Strom und Spannung zuzuführen.
  • Der Draht 10 ist ein linearer Körper mit kreisförmigem Querschnitt, der aus Aluminium oder Gold besteht, kann aber, nicht hierauf beschränkt, zum Beispiel eine bandartige Kupferplatte mit rechtwinkligem Querschnitt sein. Ferner sind in der Zeichnung vier Drähte 10 mit dem Halbleiterchip 6 verbunden; aber, nicht hierauf beschränkt, sind die Drähte 10 in einer gemäß der Stromdichte des Halbleiterchips 6 oder dergleichen erforderlichen Anzahl vorgesehen. Zum Bonden des Drahts 10 können geschmolzenes Metall aus Kupfer, Zinn oder dergleichen, Ultraschallbonden und dergleichen genutzt werden. Das Verfahren/Die Struktur weist jedoch keine besondere Einschränkung auf, solange es/sie ein Verfahren/eine Struktur ist, die imstande ist, dem Halbleiterchip 6 notwendigen Strom und Spannung zuzuführen.
  • Ein Gehäuse 11 ist auf dem äußeren Umfang der Basisplatte 1 angeordnet und umgibt den Halbleiterchip 6, das Isolierungssubstrat 2 und den Leiterrahmen 8. Das Gehäuse 11 ist wünschenswerterweise ein Harzmaterial mit einer hohen Wärme-Erweichungstemperatur und ist beispielsweise ein PPS-(Polyphenylensulfid-)Harz. Das Material weist jedoch keine besondere Einschränkung auf, solange es ein Material ist, das innerhalb des Bereichs der Betriebstemperatur der Halbleitervorrichtung nicht thermisch verformt wird und eine isolierende Eigenschaft aufweist. Jede beliebige Struktur ist zulässig, solange sie eine Struktur ist, die durch Kombinieren des Leiterrahmens 8 mittels Insert-Formung oder Outsert-Formung erhalten wird.
  • Das Gehäuse 11 ist mit einem Versiegelungsharz 12 gefüllt und bedeckt den Halbleiterchip 6, das Isolierungssubstrat 2 und den Leiterrahmen 8. Das Versiegelungsharz 12 ist zum Beispiel ein Epoxidharz, kann aber, nicht hierauf beschränkt, nur ein Harz mit einem vorteilhaften Elastizitätsmodul und Wärmebeständigkeit sein. Im Übrigen kann, um die Haftung mit dem Versiegelungsharz 12 zu verbessern, zumindest ein Teil der Oberflächen der Elektrodenmuster 3 und 4 und des Leiterrahmens 8 mit mikroskopischen Unebenheiten versehen sein oder kann mit einem Haftverstärker wie etwa einer Grundierung versehen sein. Im Übrigen ist auch eine Halbleitervorrichtung mit einer Struktur vom Gussformtyp ohne das darin ausgebildete Gehäuse 11 zulässig.
  • 3 ist eine perspektivische Ansicht, die einen Leiterrahmen gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt. Die durch den Unterschied im linearen Ausdehnungskoeffizienten zwischen dem Versiegelungsharz 12 und dem Leiterrahmen 8 verursachte Spannung konzentriert sich auf dem Ende des Leiterrahmens 8. Folglich ist in der vorliegenden Ausführungsform das Ende des Leiterrahmens 8, das der Teilbereich mit konzentrierter Spannung ist, mit einem Harz 13 zur Spannungsminderung mit einem niedrigeren Elastizitätsmodul als demjenigen des Versiegelungsharzes 12 beschichtet. Dieses kann die auf das Versiegelungsharz 12 angewendete Spannung mindern. Aus diesem Grund ist es möglich, ein Ablösen und eine Rissbildung im Harz des Versiegelungsharzes 12, im Zusammenhang mit dem Wärmezyklus, an der Grenzfläche zwischen dem Leiterrahmen 8 und dem Versiegelungsharz 12 zu unterdrücken. Das Ende des Leiterrahmens 8 ist hierin der äußere umlaufende Teil des Leiterrahmens 8, der Eckteil des Biegeteils des Leiterrahmens 8 und der Umfang einer Öffnung oder eines Schlitzes, die oder der im Leiterrahmen 8 ausgebildet ist. Ferner bedeckt das Harz 13 zur Spannungsminderung nicht nur die obere Oberfläche, sondern auch die seitliche Oberfläche des Endes des Leiterrahmens 8. Als Folge wird der Effekt einer Unterdrückung einer Rissbildung im Harz weiter verbessert.
  • Die Materialien für das Harz 13 zur Spannungsminderung sind Silikonharze, Urethanharze, Polyimidharze, Polyamidharze, Polyamidimidharze, Acrylharze und dergleichen. Jedoch sind, nicht hierauf beschränkt, beliebige Materialien zulässig, solange sie die Materialien mit sowohl der isolierenden Eigenschaft als auch der Hafteigenschaft sind.
  • Das Beschichtungsverfahren des Harzes 13 zur Spannungsminderung ist im Allgemeinen eine Auftragung mittels eines Spenders. Verschiedene Elemente wie etwa der Halbleiterchip 6 oder das Isolierungssubstrat 2 werden an die Basisplatte 1 gebondet. Nach einem Anhaften bzw. einer Verklebung der Basisplatte 1 und des Gehäuses 11 und vor einer Befüllung mit dem Versiegelungsharz 12 wird das Harz 13 zur Spannungsminderung aufgetragen. Alternativ dazu kann vor einer Verklebung der Basisplatte 1, des Gehäuses 11 und des Leiterrahmens 8 das Harz 13 zur Spannungsminderung aufgetragen werden. Wenn die Härtungsbedingungen für das Harz 13 zur Spannungsminderung und die Härtungsbedingungen für das Haftmittel zur Verwendung beim Verkleben zwischen dem Gehäuse 11 und der Basisplatte 1 in Kombination genutzt werden können, kann das Harz 13 zur Spannungsminderung auch gleichzeitig mit deren Verklebung gehärtet werden. Alternativ dazu kann unter Verwendung einer Maske, falls erforderlich, das Harz 13 zur Spannungsminderung nur an einer vorgegebenen Stelle des Leiterrahmens 8 beschichtet werden. Falls eine Maske verwendet wird, sind nicht nur eine Auftragung mittels eines Spenders, sondern auch eine Sprühbeschichtung mittels eines Sprühverfahrens oder ein direktes Tauchen in die Lösung des Harzes 13 zur Spannungsminderung ebenfalls zulässig.
  • Das Harz 13 zur Spannungsminderung wird auf das Ende des Leiterrahmens 8 partiell aufgetragen, und die obere Oberfläche des Leiterrahmens 8 weist einen mit dem Harz 13 zur Spannungsminderung nicht bedeckten freigelegten Teil auf. Der freigelegte Teil ist von dem Harz 13 zur Spannungsminderung umgeben, wodurch eine Dammstruktur ausgebildet wird. Konkret ist in der Dammstruktur der freigelegte Teil der oberen Oberfläche des Leiterrahmens 8 von allein dem Harz 13 zur Spannungsminderung umgeben, das entlang den vier Seiten dort herum vorgesehen ist, ist von dem Harz 13 zur Spannungsminderung, das entlang den drei Seiten vorgesehen ist, und dem Biegeteil des Leiterrahmens 8 umgeben, der entlang einer Seite vorgesehen ist, oder ist von dem Harz 13 zur Spannungsminderung, das entlang der drei Seiten vorgesehen ist, und der entlang einer Seite vorgesehenen inneren Wand des Gehäuses 11 umgeben.
  • 4 ist eine perspektivische Ansicht, um die Dammstruktur gemäß der Ausführungsform 1 der vorliegenden Erfindung zu veranschaulichen. Die aus dem Harz 13 zur Spannungsminderung gebildete Dammstruktur staut das über die obere Oberfläche des Leiterrahmens 8 strömende Versiegelungsharz 12 auf. Wenn die gesamte Oberfläche des Leiterrahmens 8 mit dem Harz 13 zur Spannungsminderung bedeckt ist, ist nebenbei bemerkt solch eine Dammstruktur nicht ausgebildet. Folglich kann das auf der oberen Oberfläche des Leiterrahmens 8 strömende Versiegelungsharz 12 nicht aufgestaut werden.
  • Anschließend wird mittels eines Vergleichs mit einem Vergleichsbeispiel die Art und Weise einer Einspritzung des Versiegelungsharzes der Halbleitervorrichtung gemäß der vorliegenden Ausführungsform beschrieben. 5 ist eine Querschnittsansicht, um den Einströmweg eines Versiegelungsharzes in einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel darzustellen. 6 ist eine Querschnittsansicht, die den Einströmweg des Versiegelungsharzes in der Halbleitervorrichtung gemäß der Ausführungsform 1 der vorliegenden Erfindung darstellt. Im Vergleichsbeispiel ist das Harz 13 zur Spannungsminderung nicht vorgesehen.
  • Beispiele von Verfahren zum Verfüllen mit dem Versiegelungsharz 12 umfassen ein Verfahren, in welchem das Versiegelungsharz 12 von einem vorgeschriebenen Punkt aus eingespritzt wird, um das Innere des Gehäuses 11 mit dem Versiegelungsharz 12 zu füllen. In der Umgebung des Halbleiterchips 6 vom Einlass R1 auf der unteren Seite des Leiterrahmens 8 ist ein schmaler Spaltbereich mit einer Höhe von etwa 1 bis 3 mm vorhanden. Das Isolierungssubstrat 2 ist hier im Allgemeinen eine Keramik mit einem niedrigen linearen Ausdehnungskoeffizienten. Bei einem hochelastischen Typ des Versiegelungsharzes 12, wovon ein typisches Beispiel ein Epoxidharz ist, wird, um eine Ablösung des Isolierungssubstrats 2 vom Versiegelungsharz 12, im Zusammenhang mit einem Wärmezyklus zu unterdrücken, ein Füllstoff stark zugesetzt, um einen niedrigen linearen Ausdehnungskoeffizienten zu erreichen. Dementsprechend werden der Elastizitätsmodul und die Viskosität des Versiegelungsharzes 12 erhöht, und daher weist das Versiegelungsharz 12 eine geringe Fließfähigkeit auf, und es kann schwierig sein, das Versiegelungsharz 12 in den schmalen Spaltbereich zu füllen.
  • Wenn die Viskosität des Versiegelungsharzes 12 gering ist, strömt das gefüllte Versiegelungsharz 12 in den schmalen Spaltbereich und versiegelt nacheinander die obere Oberfläche des Isolierungssubstrats 2, den Halbleiterchip 6 und das Verbindungsmaterial 9. Aus diesem Grund ist auch im Vergleichsbeispiel eine sehr zuverlässige Versiegelung, die keine Hohlräume im Versiegelungsharz 12 zurücklässt, möglich. Wenn auf der anderen Seite die Viskosität des Versiegelungsharzes 12 hoch ist, benötigt das Versiegelungsharz 12 Zeit, um durch den Einlass R1 des schmalen Spaltbereichs zu gelangen, so dass das Versiegelungsharz 12 am Einlass R1 akkumuliert wird. Das angehäufte bzw. aufgestaute Versiegelungsharz 12 beginnt, sich von dem Einströmweg R2 aus auf der oberen Oberfläche des Leiterrahmens 8 auszudehnen. Aus diesem Grund läuft im Vergleichsbeispiel, bevor das Versiegelungsharz 12 durch den schmalen Spaltbereich gelangt, das auf die obere Oberfläche des Leiterrahmens 8 geströmte Versiegelungsharz 12 herum, um vom dem Einlass R1 gegenüberliegenden Einlass R3 aus in den schmalen Spaltbereich zu strömen. Das von den gegenüberliegenden Seiten aus geströmte Versiegelungsharz 12 unterbindet das Entweichen von Luft auf der unteren Seite des Leiterrahmens 8, so dass Hohlräume im Versiegelungsharz 12 eingeschlossen werden. Hohlraumeinschlüsse zur Zeit einer Harzeinspritzung werden tendenziell insbesondere im schmalen Spaltbereich zwischen den Halbleiterchips 6 oder zwischen den Verbindungsmaterialien auf dem oberen Teil der Halbleiterchips 6 hervorgerufen und werden tendenziell insbesondere in der Struktur hervorgerufen, in der der Leiterrahmen 8 50 % oder mehr der Oberfläche der oberen Oberfläche des Halbleiterchips 6 bedeckt.
  • Auch in der vorliegenden Ausführungsform dehnt sich wie beim Vergleichsbeispiel das Versiegelungsharz 12 vom Einströmweg R2 auf der oberen Oberfläche des Leiterrahmens 8 aus. Das Versiegelungsharz 12 wird jedoch durch die Dammstruktur des Harzes 13 zur Spannungsminderung aufgestaut und verbleibt auf der oberen Oberfläche des Leiterrahmens 8, bis die Höhe des Versiegelungsharzes 12 die Höhe des Harzes 13 zur Spannungsminderung erreicht. Aus diesem Grund kann unterdrückt werden, dass das Versiegelungsharz 12 vom Einlass R3 aus zur unteren oberen Oberfläche des Leiterrahmens 8 herumläuft, so dass man das Versiegelungsharz 12 aus einer Richtung in den schmalen Spaltbereich auf der Seite der unteren Oberfläche des Leiterrahmens 8 einströmen lassen kann. Dies kann das Auftreten von Hohlraumeinschlüssen im Versiegelungsharz 12 unterdrücken. Aus diesem Grund ist es möglich, eine Halbleitervorrichtung mit einer hohen Zuverlässigkeit in Bezug auf die elektrische Isolierungseigenschaft zu erhalten.
  • Sodann wurde eine Halbleitervorrichtung für einen Auswertungstest hergestellt, und ein Wärmezyklustest wurde durchgeführt. Dessen Ergebnisse werden beschrieben. Der Leiterrahmen 8 wurde von einer mit dem Halbleiterchip 6 über ein Lotverbindungsmaterial verbundenen Kupferplatte gebildet, und das Gehäuse 11 wurde durch ein Haftmittel daran angebracht. Danach wurden mit vorgeschriebenen Elastizitätsmodulen verteilte Harze 13 zur Spannungsminderung gebildet. Dann wurde eine Versiegelung mit dem flüssigen Versiegelungsharz 12 durchgeführt, das ein Epoxidharz enthielt, worin ein Elastizitätsmodul eingestellt wurde, indem die Füllrate eines Füllstoffs erhöht oder verringert wurde, und das versiegelte Produkt wurde für zwei Stunden auf 160°C erhitzt. Als Ergebnis wurden Halbleitervorrichtungen zur Auswertung hergestellt. Die gesamte Halbleitervorrichtung wurde in einem für eine Temperatursteuerung tauglichen Thermostaten platziert. Die Temperatur des Thermostaten wurde wiederholt zwischen -40°C und 160°C geändert, um einen Wärmezyklustest auszuführen. Im Wärmezyklustest wurde die Auswertungsprobe für 30 Minuten bei -40°C gehalten, gefolgt von einem Halten für 30 Minuten bei 160°C. Mit dieser Prozedur als ein Zyklus wurde der Zyklus 1000-mal wiederholt. Nach dem Wärmezyklustest wurden als der Defekt-Modus eine zerstörungsfreie Beobachtung einer Ablösung mittels eines Ultraschall-Reflektoskops und die Beobachtung einer Rissbildung im Harz mittels einer Querschnittsbetrachtung ausgeführt.
  • Eine Vielzahl von der Ausführungsform 1 entsprechenden Auswertungsproben und eine Referenzprobe mit einem nicht mit dem Harz 13 zur Spannungsminderung beschichteten Leiterrahmen 8 wurden gebildet. Tabelle 1 zeigt die Ergebnisse des Wärmezyklustests der Proben entsprechend der Ausführungsform 1 und der Referenzprobe. Als die Harze 13 zur Spannungsminderung wurden mittels eines Spenders Polyimidharze mit vier Arten von Elastizitätsmodulen beschichtet, um eine Filmdicke von 20 µm oder mehr zu erreichen. Als die Versiegelungsharze 12 wurden drei Arten von Epoxidharzen mit Elastizitätsmodulen 10 GPa, 12 GPa und 15 GPa verwendet. Jede Auswertung wurde für zwei Halbleitervorrichtungen ausgeführt. Nach 1000 Zyklen des Wärmezyklustests ist der Eintrag dafür, dass alle beide Vorrichtungen bestanden, als „◯“ wiedergegeben; ist der Eintrag dafür, dass eine Vorrichtung bestand, als „△“ wiedergegeben; und ist der Eintrag dafür, dass keine Vorrichtung bestand, als „ד wiedergegeben. [Tabelle 1]
    Kein 2 GPa 5 GPa 8 GPa 10 GPa
    10 GPa Ablösung ◯ ◯ ◯ ◯ ◯
    Rissbildung ◯ ◯ ◯ ◯ ◯
    12 GPa Ablösung × ◯ ◯ ◯ △
    Rissbildung △ ◯ ◯ ◯ ◯
    15 GPa Ablösung × ◯ ◯ ◯ ×
    Rissbildung × ◯ ◯ ◯ △
  • Für die Referenzprobe, in der der Leiterrahmen 8 mit dem Harz 13 zur Spannungsminderung nicht beschichtet war, wurden, wenn der Elastizitätsmodul des Versiegelungsharzes 12 10 GPa betrug, weder Ablösung noch Rissbildung beobachtet. Wenn jedoch der Elastizitätsmodul des Versiegelungsharzes 12 12 GPa oder mehr betrug, wurden eine Ablösung und Rissbildung hervorgerufen.
  • Für die mit dem Harz 13 zur Spannungsminderung mit einem Elastizitätsmodul von 2 GPa bis 8 GPa beschichtete Halbleitervorrichtung wurde festgestellt, dass eine Ablösung und Rissbildung selbst nach 1000 Zyklen des Wärmezyklustests nicht hervorgerufen wurden. Indes wurde für die mit dem Harz 13 zur Spannungsminderung mit 10 GPa beschichtete Halbleitervorrichtung Folgendes festgestellt: Wenn der Elastizitätsmodul des Versiegelungsharzes 12 10 GPa betrug, wurden nach dem Wärmezyklustest eine Ablösung und Rissbildung ebenfalls nicht beobachtet; wenn jedoch der Elastizitätsmodul des Versiegelungsharzes 12 12 GPa betrug, wurde eine Ablösung hervorgerufen; und wenn der Elastizitätsmodul des Versiegelungsharzes 15 GPa betrug, wurden eine Ablösung und Rissbildung hervorgerufen.
  • Als Ergebnis des Experiments wurde gezeigt, dass es durch Beschichten des Leiterrahmens 8 mit dem Harz 13 zur Spannungsminderung möglich ist, eine Ablösung und Rissbildung des Versiegelungsharzes 12 infolge des Wärmezyklus in einem Hochtemperaturbereich zu unterdrücken. Ferner wurde bewiesen, dass, wenn der Elastizitätsmodul des Harzes 13 zur Spannungsminderung 8 GPa oder weniger beträgt, eine Halbleitervorrichtung mit höherer Zuverlässigkeit hergestellt werden kann.
  • Ferner ist die obere Oberfläche des Harzes 13 zur Spannungsminderung um 5 µm bis 5 mm höher als die obere Oberfläche des Leiterrahmens 8. Das Harz 13 zur Spannungsminderung ist um 5 µm oder mehr höher. Dies kann die Erzeugung von Hohlraumeinschlüssen im Versiegelungsharz 12 unterdrücken. Überdies weist das Harz 13 zur Spannungsminderung vorzugsweise eine Dicke von 5 µm oder mehr auch auf, um den nicht beschichteten Teilbereich des Endes des Leiterrahmens 8 nicht vom Harz 13 zur Spannungsminderung frei bzw. unbedeckt zu lassen. Das Harz 13 zur Spannungsminderung ist jedoch vorzugsweise niedriger als die Höhe des Versiegelungsharzes 12 auf dem Leiterrahmen 8. Wenn das Harz 13 zur Spannungsminderung höher als 5 mm ist, wird auf dem Leiterrahmen 8 oft eine nasse Spreitung bewirkt, so dass das Harz 13 zur Spannungsminderung selbst infolge eines Wärmezyklus eine Rissbildung erfährt. Aus diesem Grund ist 5 mm oder weniger vorzuziehen.
  • In der vorliegenden Ausführungsform wurden ferner eine Erhöhung der Stromdichte und Trennung, im Zusammenhang mit der Wärmezyklusumgebung, des Drahts unterdrückt, wodurch die Zuverlässigkeit der Halbleitervorrichtung verbessert wurde. Zu diesem Zweck wird der Leiterrahmen 8 genutzt. Ein Draht 10 kann jedoch in solch einem Bereich partiell genutzt werden, um die Zuverlässigkeitseigenschaften der Halbleitervorrichtung nicht zu beeinträchtigen. Wenn die Fließfähigkeit des Versiegelungsharzes 12 gering ist, bestehen Bedenken, dass Hohlräume in den unteren Teil des Leiterrahmens 8 gemischt bzw. eingebracht werden. Indem man den Draht 10 teilweise nutzt, werden jedoch die restlichen Hohlräume wahrscheinlicher entweichen.
  • Ausführungsform 2
  • 7 ist eine Querschnittsansicht, die das Ende eines Leiterrahmens gemäß einer Ausführungsform 2 der vorliegenden Erfindung veranschaulicht. Die vorliegende Ausführungsform ist in der Struktur des Endes des Leiterrahmens 8 von der Ausführungsform 1 verschieden und ist in sonstigen Ausbildungen die gleiche wie die Ausführungsform 1. Eine dünne Struktur der oberen Oberfläche ist ausgebildet, in der eine Stufe 14, die eine geringere Dicke des Leiterrahmens 8 zur Folge hat, auf der oberen Oberfläche des Endes des Leiterrahmens 8 vorgesehen ist. Das Harz 13 zur Spannungsminderung wird auf den oberen Teil der Stufe 14 aufgetragen.
  • Nachfolgend werden die Effekte der vorliegenden Ausführungsform mittels eines Vergleichs mit einem Vergleichsbeispiel beschrieben. 8 ist eine Querschnittsansicht, die das Ende des Leiterrahmens gemäß dem Vergleichsbeispiel veranschaulicht. Im Vergleichsbeispiel ist die Stufe 14 nicht vorhanden. Eine Spannung infolge eines Wärmezyklus wird insbesondere an den Eckteilen C1 und C2 des Endes des Leiterrahmens 8 hervorgerufen. Daher werden zur Minderung der Spannung am Ende des Leiterrahmens 8 die Eckteile C1 und C2 vorzugsweise mit dem Harz 13 zur Spannungsminderung beschichtet.
  • Die am Eckteil C2 des Vergleichsbeispiels erzeugte Spannung wird in der vorliegenden Ausführungsform auf die Eckteile C3 und C4 verteilt. Aus diesem Grund erzeugt die vorliegende Ausführungsform einen höheren Effekt einer Spannungsminderung als denjenigen des Vergleichsbeispiels. Ferner wird das Harz 13 zur Spannungsminderung auf die Stufe 14 aufgetragen, wenn es auf das Ende des Leiterrahmens 8 aufgetragen wird. Dies kann eine nasse Spreitung unterdrücken.
  • Wenn nach einer Verklebung des Gehäuses 11 und der Basisplatte 1 das Harz 13 zur Spannungsminderung von der oberen Oberfläche der Vorrichtung aus aufgetragen wird, ist im Vergleichsbeispiel ein Bedecken des Eckteils C1 einfach, aber ein Bedecken des Eckteils C2 ist schwierig. Im Gegensatz dazu ist in der vorliegenden Ausführungsform der Abstand zwischen dem Eckteil C3 und dem Eckteil C4 kurz. Aus diesem Grund können beide Auftragungen zur gleichen Zeit durchgeführt werden, wenn die Auftragung an der Stufe 14 durchgeführt wird. Im Übrigen sind die Dicke und Länge der Stufe 14, nämlich der Abstand zwischen C3 und C4 und der Abstand zwischen C3 und C5, nicht beschränkt und können auf den je nach Viskosität des Harzes 13 zur Spannungsminderung geeigneten Abstand eingestellt werden.
  • 9 ist eine Querschnittsansicht, die ein modifiziertes Beispiel 1 des Endes des Leiterrahmens gemäß der Ausführungsform 2 der vorliegenden Erfindung veranschaulicht. Eine dünne Struktur mit oberer/unterer Oberfläche ist ausgebildet, in der Stufen 14 und 15, die eine geringere Dicke des Leiterrahmens 8 zur Folge haben, auf der oberen Oberfläche bzw. unteren Oberfläche des Endes des Leiterrahmens 8 angeordnet sind. Das Harz 13 zur Spannungsminderung wird auf den oberen Teil der Stufe 14 und den unteren Teil der Stufe 15 aufgetragen. Als Folge können die Stufen 14 und 15 des Endes des Leiterrahmens 8 mit dem Harz 13 zur Spannungsminderung bedeckt werden.
  • Es ist jedoch schwierig, das Harz 13 zur Spannungsminderung nach einer Verklebung des Gehäuses 11 und der Basisplatte 1 auf den Eckteil C2 aufzutragen. Wenn das Harz 13 zur Spannungsminderung vor einer Verklebung des Gehäuses 11 aufgetragen wird, können somit die Abstände zwischen C1 und C2 und C3 und C4 gemäß der Viskosität des Harzes 13 zur Spannungsminderung eingestellt werden, wodurch das Harz 13 zur Spannungsminderung auf die Eckteile aufgetragen wird. Aus diesem Grund ist es möglich, eine Halbleitervorrichtung mit hoher Zuverlässigkeit zu erhalten. Im Übrigen versteht man natürlich, dass die Effekte nicht beeinflusst werden, selbst wenn das Harz 13 zur Spannungsminderung nicht nur auf die Stufen 14 und 15, sondern auch auf andere Teilbereiche aufgetragen wird.
  • 10 ist eine perspektivische Ansicht, die ein modifiziertes Beispiel 2 des Endes des Leiterrahmens gemäß der Ausführungsform 2 der vorliegenden Erfindung veranschaulicht. Je nach der Art des Harzes 13 zur Spannungsminderung ist es schwierig, die Filmdicke des auf den oberen Teil der Stufe 14 aufzutragenden Harzes 13 zur Spannungsminderung sicherzustellen. Folglich wird das Harz 13 zur Spannungsminderung in einer Vielzahl von Linien parallel zueinander auf der oberen Oberfläche des Leiterrahmens 8 aufgetragen. Dies hat einen längeren Laufweg des zur oberen Oberfläche des Leiterrahmens 8 aus einer Richtung unter rechten Winkeln dazu geströmten Versiegelungsharzes 12 zur Folge. Aus diesem Grund kann ein Umrlaufen des Versiegelungsharzes 12 unterdrückt werden, wodurch eine Erzeugung von Lufteinschlüssen im Versiegelungsharz 12 verhindert wird.
  • In der Zeichnung beträgt die Anzahl der linearen Harze 13 zur Spannungsminderung 4. Man versteht jedoch natürlich, dass die Anzahl je nach der Viskosität des Versiegelungsharzes 12 und der Dicke des Harzes 13 zur Spannungsminderung erhöht oder verringert werden kann. Die Form des Harzes 13 zur Spannungsminderung ist nicht auf eine lineare Form beschränkt und kann eine gekrümmte Form sein. Im Übrigen ist die Ausgestaltung, in der das Harz 13 zur Spannungsminderung in einer Vielzahl von Linien aufgetragen wird, nicht auf die Ausführungsform 2 beschränkt und ist auch auf andere Ausführungsformen anwendbar.
  • Ausführungsform 3
  • 11 ist eine Querschnittsansicht, die eine Halbleitervorrichtung gemäß einer Ausführungsform 3 darstellt. Auf der oberen Oberfläche des Halbleiterchips 6 wird ein Temperatursensor oder ein Draht wie etwa ein Gate angeordnet. Aus diesem Grund ist eine Emitterelektrode in voneinander beabstandete obere Elektroden 16 und 17 geteilt. Unter Verwendung von Verbindungsmaterialien 9, wie etwa eines Lots, wird der Leiterrahmen 8 an die oberen Elektroden 16 und 17 gebondet. Ein mit dem Leiterrahmen 8 nicht verbundener Tunnel R4 ist zwischen den Verbindungsmaterialien 9 der oberen Elektroden 16 und 17 vorhanden.
  • 12 ist eine Draufsicht, die die Halbleitervorrichtung gemäß der Ausführungsform 3 der vorliegenden Erfindung darstellt. Das Versiegelungsharz 12 strömt weniger wahrscheinlich in den Tunnel R4. Aus diesem Grund werden im Versiegelungsharz 12 tendenziell Hohlräume akkumuliert. Daher weist der Leiterrahmen 8 in einer Draufsicht senkrecht zur oberen Oberfläche des Halbleiterchips 6 eine Aussparung 18 zwischen der oberen Elektrode 16 und der oberen Elektrode 17 auf. Das Harz 13 zur Spannungsminderung ist ebenfalls um die Aussparung 18 herum angeordnet.
  • Der Aussparung 18 eliminiert einen als Abdeckung auf dem Tunnel R4 dienenden Teil des Leiterrahmens 8. Aus diesem Grund wird das Versiegelungsharz 12 wahrscheinlicher bzw. eher in den Tunnel R4 strömen, so dass Hohlräume unterdrückt werden können. Als Folge ist es, indem man die Steuerung der Fließfähigkeit des Versiegelungsharzes 12 durch jedes Harz 13 zur Spannungsminderung der Ausführungsformen 1 und 2 kombiniert, möglich, die Hohlräume weiter zu unterdrücken.
  • Im Übrigen ist der Halbleiterchip 6 nicht auf den aus Silizium gebildeten beschränkt und kann derjenige sein, der aus einem Halbleiter mit breiter Bandlücke gebildet ist, der eine größere Bandlücke als diejenige von Silizium aufweist. Der Halbleiter mit breiter Bandlücke ist zum Beispiel Siliziumcarbid, ein Material vom Galliumnitrid-Typ oder Diamant. Die vorliegende Ausführungsform unterdrückt eine Rissbildung im Harz, die durch den Unterschied im linearen Ausdehnungskoeffizienten zwischen Elementen hervorgerufen wird, wenn die Halbleitervorrichtung in einem Temperaturbereich von bis zu 150°C oder höher verwendet wird, und ist daher insbesondere für den Fall effektiv, in dem der aus dem Halbleiter mit breiter Bandlücke gebildete Halbleiterchip 6 verwendet wird.
  • Ein aus solch einem Halbleiter mit breiter Bandlücke gebildeter Halbleiterchip 6 weist eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann somit miniaturisiert werden. Die Verwendung solch eines miniaturisierten Halbleiterchips 6 ermöglicht die Miniaturisierung und hohe Integration der Halbleitervorrichtung, in der der Halbleiterchip 6 eingebaut ist. Da der Halbleiterchip 6 eine hohe Wärmebeständigkeit aufweist, kann ferner eine Abstrahllamelle eines Kühlkörpers miniaturisiert werden, und ein wassergekühlter Teil kann luftgekühlt werden, was zu einer weiteren Miniaturisierung der Halbleitervorrichtung führt. Da der Halbleiterchip 6 einen niedrigen Leistungsverlust und eine hohe Effizienz aufweist, kann überdies eine hocheffiziente Halbleitervorrichtung erzielt werden.
  • Vierte Ausführungsform
  • In dieser Ausführungsform werden die Halbleitervorrichtungen gemäß den oben beschriebenen ersten bis dritten Ausführungsformen für eine elektrische Leistungsumwandlungsvorrichtung verwendet. Beispielsweise ist die elektrische Leistungsumwandlungsvorrichtung eine Invertervorrichtung, eine Wandlervorrichtung, ein Servoverstärker oder eine Stromversorgungseinheit. Obgleich die vorliegende Erfindung nicht auf eine spezifische Leistungsumwandlungsvorrichtung beschränkt ist, wird im Folgenden ein Fall beschrieben, in dem die vorliegende Erfindung für einen Dreiphasen-Inverter verwendet wird.
  • 13 ist ein Blockdiagramm, das eine Konfiguration eines elektrischen Leistungsumwandlungssystems veranschaulicht, für das die elektrische Leistungsumwandlungsvorrichtung gemäß der vierten Ausführungsform verwendet wird. Dieses elektrische Leistungsumwandlungssystem umfasst eine Stromversorgung 100, eine elektrische Leistungsumwandlungsvorrichtung 200 und eine Last 300. Die Stromversorgung 100 ist eine DC-Stromversorgung und stellt der elektrischen Leistungsumwandlungsvorrichtung 200 DC-Leistung bereit. Die Stromversorgung 100 kann aus verschiedenen Komponenten bestehen. Beispielsweise kann die Stromversorgung 100 aus einem DC-System, einer Solarzelle oder einer Speicherbatterie bestehen oder kann aus einem Gleichrichter oder einem AC/DC-Wandler bestehen, der mit einem AC-System verbunden ist. Alternativ dazu kann die Stromversorgung 100 aus einem DC/DC-Wandler bestehen, der von einem DC-System abgegebene DC-Leistung in eine vorbestimmte Leistung umwandelt.
  • Die elektrische Leistungsumwandlungsvorrichtung 200 ist ein Dreiphasen-Inverter, der mit einem Knoten zwischen der Stromversorgung 100 und der Last 300 verbunden ist, wandelt von der Stromversorgung 100 bereitgestellte DC-Leistung in AC-Leistung um und stellt der Last 300 die AC-Leistung bereit. Die elektrische Leistungsumwandlungsvorrichtung 200 enthält eine Hauptumwandlungsschaltung 201, die DC-Leistung in AC-Leistung umwandelt und die AC-Leistung abgibt, und eine Steuerschaltung 203, die ein Steuersignal zum Steuern der Hauptumwandlungsschaltung 201 an die Hauptumwandlungsschaltung 201 abgibt.
  • Die Last 300 ist ein Dreiphasen-Elektromotor, der durch von der elektrischen Leistungsumwandlungsvorrichtung 200 bereitgestellte AC-Leistung angetrieben wird. Die Last 300 ist nicht auf eine spezifische Anwendung beschränkt. Die Last wird als ein Elektromotor verwendet, der auf verschiedenen elektrischen Einrichtungen montiert ist, wie etwa ein Elektromotor für beispielsweise ein Hybridfahrzeug, ein Elektrofahrzeug, ein Schienenfahrzeug, einen Lift oder eine Klimaanlage.
  • Im Folgenden wird die elektrische Leistungsumwandlungsvorrichtung 200 im Detail beschrieben. Die Hauptumwandlungsschaltung 201 enthält eine Schaltvorrichtung und eine Reflux-Diode (nicht veranschaulicht). Wenn die Schaltvorrichtung geschaltet wird, wandelt die Hauptumwandlungsschaltung 201 von der Stromversorgung 100 bereitgestellte DC-Leistung in AC-Leistung um und stellt der Last 300 die AC-Leistung bereit. Die Hauptumwandlungsschaltung 201 kann verschiedene Arten spezifischer Schaltungskonfigurationen aufweisen. Die Hauptumwandlungsschaltung 201 gemäß dieser Ausführungsform ist eine Dreiphasen-Vollbrückenschaltung mit zwei Niveaus, die aus sechs Schaltvorrichtungen und sechs Reflux-Dioden bestehen kann, die mit den jeweiligen Schaltvorrichtungen antiparallel verbunden sind. Jede Schaltvorrichtung und jede Reflux-Diode der Hauptumwandlungsschaltung 201 bestehen aus einer Halbleitervorrichtung 202 entsprechend einer beliebigen der oben beschriebenen ersten bis dritten Ausführungsformen. Je zwei Schaltvorrichtungen der sechs Schaltvorrichtungen sind in Reihe geschaltet und bilden einen vertikalen Arm. Jeder vertikale Arm bildet je eine Phase (U-Phase, V-Phase, W-Phase) der Vollbrückenschaltung. Ausgangsanschlüsse jedes vertikalen Arms, d.h. drei Ausgangsanschlüsse der Hauptumwandlungsschaltung 201, sind mit der Last 300 verbunden.
  • Ferner enthält die Hauptumwandlungsschaltung 201 eine (nicht veranschaulichte) Ansteuerschaltung, die jede Schaltvorrichtung ansteuert. Die Ansteuerschaltung kann in der Halbleitervorrichtung 202 eingebaut sein. Eine andere, von der Halbleitervorrichtung 202 verschiedene Ansteuerschaltung kann vorgesehen sein. Die Ansteuerschaltung erzeugt ein Ansteuersignal zum Ansteuern jeder Schaltvorrichtung der Hauptumwandlungsschaltung 201 und stellt das erzeugte Ansteuersignal einer Steuerelektrode jeder Schaltvorrichtung der Hauptumwandlungsschaltung 201 bereit. Konkret gibt die Ansteuerschaltung an die Steuerelektrode jeder Schaltvorrichtung ein Ansteuersignal, um jede Schaltvorrichtung einzuschalten, und ein Ansteuersignal, um jede Schaltvorrichtung auszuschalten, gemäß dem Steuersignal ab, das von der Steuerschaltung 203 abgegeben wird, welche später beschrieben wird. Wenn der EIN-Zustand jeder Schaltvorrichtung beibehalten wird, ist das Ansteuersignal ein Spannungssignal (EIN-Signal) mit einer Spannung gleich einer Schwellenspannung der Schaltvorrichtung oder höher. Wenn der AUS-Zustand jeder Schaltvorrichtung beibehalten wird, ist das Ansteuersignal ein Spannungssignal (AUS-Signal) mit einer Spannung gleich der Schwellenspannung der Schaltvorrichtung oder niedriger.
  • Die Steuerschaltung 203 steuert jede Schaltvorrichtung der Hauptumwandlungsschaltung 201, um der Last 300 eine gewünschte Leistung bereitzustellen. Konkret berechnet die Steuerschaltung 203 eine Periode (EIN-Periode), in der jede Schaltvorrichtung der Hauptumwandlungsschaltung 201 im EIN-Zustand ist, basierend auf der der Last 300 bereitzustellenden Leistung. Beispielsweise kann die Hauptumwandlungsschaltung 201 mittels einer PWM-Steuerung zum Modulieren der EIN-Periode jeder Schaltvorrichtung in Abhängigkeit von der abzugebenden Spannung gesteuert werden. Ferner gibt die Steuerschaltung 203 einen Steuerbefehl (Steuersignal) an die in der Hauptumwandlungsschaltung 201 enthaltene Ansteuerschaltung ab, so dass zu jedem Zeitpunkt das EIN-Signal an jede einzuschaltende Schaltvorrichtung abgegeben wird und ein AUS-Signal an jede auszuschaltende Schaltvorrichtung abgegeben wird. Die Ansteuerschaltung gibt gemäß dem Steuersignal das EIN-Signal oder AUS-Signal als das Ansteuersignal an die Steuerelektrode jeder Schaltvorrichtung ab.
  • In dieser Ausführungsform werden die Halbleitervorrichtungen gemäß den ersten bis dritten Ausführungsformen als die Halbleitervorrichtung 202 verwendet. Dementsprechend können eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung mit hoher Zuverlässigkeit der Isolierung erhalten werden, indem eine Ablösung und Rissbildung des Versiegelungsharzes unterdrückt werden und im Versiegelungsharz zurückgebliebene Hohlräume reduziert werden.
  • Während diese Ausführungsform ein Beispiel veranschaulicht, in welchem die vorliegende Erfindung für einen Dreiphasen-Inverter mit zwei Niveaus verwendet wird, ist die vorliegende Erfindung nicht auf diesen beschränkt und kann für verschiedene Leistungsumwandlungsvorrichtungen verwendet werden. Während diese Ausführungsform eine elektrische Leistungsumwandlungsvorrichtung mit zwei Niveaus veranschaulicht, kann die vorliegende Erfindung auch für eine elektrische Leistungsumwandlungsvorrichtung mit drei Niveaus oder mehr Niveaus verwendet werden. Wenn einer einphasigen Last Leistung bereitgestellt wird, kann die vorliegende Erfindung für einen einphasigen Inverter verwendet werden. Die vorliegende Erfindung kann auch für einen DC/DC-Wandler oder einen AC/DC-Wandler verwendet werden, wenn einer DC-Last oder dergleichen Leistung bereitgestellt wird.
  • In der elektrischen Leistungsumwandlungsvorrichtung, für die die vorliegende Erfindung verwendet wird, ist ferner die oben erwähnte Last nicht auf einen Elektromotor beschränkt. Beispielsweise kann die Last auch als eine Stromversorgungsvorrichtung für eine Elektroerosionsmaschine, eine Laserstrahlmaschine, eine Kocheinrichtung mit Induktionsheizung oder ein System zur kontaktlosen Einspeisung einer Vorrichtungsleistung verwendet werden. Weiterhin kann alternativ dazu die elektrische Leistungsumwandlungsvorrichtung als ein Leistungskonditionierer für ein System zur photovoltaischen Energieerzeugung, ein System zur Elektrizitätsspeicherung oder dergleichen verwendet werden.
  • Bezugszeichenliste
  • 2 Isolierungssubstrat; 6 Halbleiterchip; 8 Leiterrahmen; 11 Gehäuse; 12 Versiegelungsharz; 13 Harz zur Spannungsminderung; 14, 15 Stufe; 16, 17 obere Elektrode; 18 Aussparung; 200 elektrische Leistungsumwandlungsvorrichtung; 201 Hauptumwandlungsschaltung; 202 Halbleitervorrichtung; 203 Steuerschaltung
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2972679 [0003]
    • JP 4492448 [0003]

Claims (12)

  1. Halbleitervorrichtung, umfassend: ein Isolierungssubstrat; einen Halbleiterchip, der auf dem Isolierungssubstrat angeordnet ist; einen Leiterrahmen, der an eine obere Oberfläche des Halbleiterchips gebondet ist; ein Versiegelungsharz, das den Halbleiterchip, das Isolierungssubstrat und den Leiterrahmen bedeckt; und ein Harz zur Spannungsminderung, das auf ein Ende des Leiterrahmens partiell aufgetragen ist und einen niedrigeren Elastizitätsmodul als denjenigen des Versiegelungsharzes aufweist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine obere Oberfläche des Leiterrahmens einen freigelegten Teil aufweist, der nicht mit dem Harz zur Spannungsminderung bedeckt ist, und der freigelegte Teil von dem Harz zur Spannungsminderung umgeben ist, um eine Dammstruktur auszubilden.
  3. Halbleitervorrichtung nach Anspruch 2, ferner umfassend ein Gehäuse, das den Halbleiterchip, das Isolierungssubstrat und den Leiterrahmen umgibt; wobei in der Dammstruktur der freigelegte Teil von nur dem Harz zur Spannungsminderung umgeben ist, von dem Harz zur Spannungsminderung und einem Biegeteil des Leiterrahmens umgeben ist oder von dem Harz zur Spannungsminderung und einer inneren Wand des Gehäuses umgeben ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei eine Stufe, die eine geringere Dicke des Leiterrahmens zur Folge hat, auf einer oberen Oberfläche des Endes des Leiterrahmens vorgesehen ist und das Harz zur Spannungsminderung auf einen oberen Teil der Stufe aufgetragen ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei Stufen, die eine geringere Dicke des Leiterrahmens zur Folge haben, auf einer oberen Oberfläche und einer unteren Oberfläche des Endes des Leiterrahmens angeordnet sind und das Harz zur Spannungsminderung auf einen oberen Teil und einen unteren Teil der Stufen aufgetragen ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Harz zur Spannungsminderung in einer Vielzahl von Linien parallel zueinander auf der oberen Oberfläche des Leiterrahmens aufgetragen ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei der Halbleiterchip erste und zweite obere Elektroden enthält, die auf der oberen Oberfläche des Halbleiterchips vorgesehen, voneinander beabstandet und an den Leiterrahmen gebondet sind, und der Leiterrahmen eine Aussparung zwischen der ersten oberen Elektrode und der zweiten oberen Elektrode in einer Draufsicht senkrecht zur oberen Oberfläche des Halbleiterchips aufweist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei das Harz zur Spannungsminderung nicht nur eine obere Oberfläche, sondern auch eine seitliche Oberfläche des Endes des Leiterrahmens bedeckt.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei eine obere Oberfläche des Harzes zur Spannungsminderung um 5 µm bis 5 mm höher ist als eine obere Oberfläche des Leiterrahmens.
  10. Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei der Elastizitätsmodul des Harzes zur Spannungsminderung 2 GPa bis 8 GPa beträgt.
  11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei der Halbleiterchip aus einem Halbleiter mit breiter Bandlücke besteht.
  12. Elektrische Leistungsumwandlungsvorrichtung, umfassend: eine Hauptumwandlungsschaltung, die die Halbleitervorrichtung nach einem der Ansprüche 1 bis 11 enthält, eingespeiste Leistung umwandelt und umgewandelte Leistung abgibt; und eine Steuerschaltung, die an die Hauptumwandlungsschaltung ein Steuersignal zum Steuern der Hauptumwandlungsschaltung abgibt.
DE112017007029.5T 2017-02-09 2017-02-09 Halbleitervorrichtung und Leistungsumwandlungsvorrichtung Pending DE112017007029T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/004799 WO2018146780A1 (ja) 2017-02-09 2017-02-09 半導体装置及び電力変換装置

Publications (1)

Publication Number Publication Date
DE112017007029T5 true DE112017007029T5 (de) 2019-10-31

Family

ID=63107996

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112017007029.5T Pending DE112017007029T5 (de) 2017-02-09 2017-02-09 Halbleitervorrichtung und Leistungsumwandlungsvorrichtung

Country Status (5)

Country Link
US (1) US11101225B2 (de)
JP (1) JP6806170B2 (de)
CN (1) CN110249426B (de)
DE (1) DE112017007029T5 (de)
WO (1) WO2018146780A1 (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor
DE102020202957B4 (de) 2019-03-20 2023-08-24 Kabushiki Kaisha Toshiba Leistungsmodul

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7052426B2 (ja) * 2018-03-02 2022-04-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7124637B2 (ja) * 2018-10-26 2022-08-24 トヨタ自動車株式会社 半導体装置
JP7109347B2 (ja) * 2018-12-03 2022-07-29 三菱電機株式会社 半導体装置および電力変換装置
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
CN117015854A (zh) 2021-03-05 2023-11-07 三菱电机株式会社 半导体装置的制造方法、半导体装置、电力转换装置及移动体
EP4075484A1 (de) * 2021-04-12 2022-10-19 Hitachi Energy Switzerland AG Leistungshalbleitermodul mit einem formkörper und verfahren zur herstellung eines leistungshalbleitermoduls

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6112050A (ja) * 1984-06-27 1986-01-20 Toshiba Corp 樹脂封止型半導体装置
JPH07118514B2 (ja) * 1989-04-24 1995-12-18 株式会社東芝 半田バンプ型半導体装置
JPH04307760A (ja) * 1991-04-04 1992-10-29 Mitsubishi Electric Corp 樹脂封止形半導体装置
JP2972679B2 (ja) 1997-11-27 1999-11-08 九州日本電気株式会社 リードフレーム並びに樹脂封止型半導体装置及びその製造方法
JP4492448B2 (ja) 2005-06-15 2010-06-30 株式会社日立製作所 半導体パワーモジュール
JP2008288566A (ja) * 2007-04-20 2008-11-27 Nec Electronics Corp 半導体装置
US20080258318A1 (en) 2007-04-20 2008-10-23 Nec Electronics Corporation Semiconductor device
US7692311B2 (en) * 2007-11-21 2010-04-06 Powertech Technology Inc. POP (package-on-package) device encapsulating soldered joints between external leads
JP2011228336A (ja) * 2010-04-15 2011-11-10 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US9147637B2 (en) * 2011-12-23 2015-09-29 Infineon Technologies Ag Module including a discrete device mounted on a DCB substrate
US8998454B2 (en) * 2013-03-15 2015-04-07 Sumitomo Electric Printed Circuits, Inc. Flexible electronic assembly and method of manufacturing the same
JP6304974B2 (ja) * 2013-08-27 2018-04-04 三菱電機株式会社 半導体装置
US9056763B2 (en) * 2013-09-27 2015-06-16 Intel Corporation Stress buffer layer for integrated microelectromechanical systems (MEMS)
JP6385234B2 (ja) * 2014-10-16 2018-09-05 三菱電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor
DE102020202957B4 (de) 2019-03-20 2023-08-24 Kabushiki Kaisha Toshiba Leistungsmodul

Also Published As

Publication number Publication date
CN110249426A (zh) 2019-09-17
US20200098701A1 (en) 2020-03-26
JPWO2018146780A1 (ja) 2019-11-07
JP6806170B2 (ja) 2021-01-06
CN110249426B (zh) 2023-10-17
WO2018146780A1 (ja) 2018-08-16
US11101225B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
DE112017007029T5 (de) Halbleitervorrichtung und Leistungsumwandlungsvorrichtung
DE102014213564B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE102012224355B4 (de) Leistungsmodul
DE112017007415B4 (de) Halbleiterbauelement, Verfahren zur Herstellung desselben und Leistungswandlervorrichtung
DE112017004739B4 (de) Halbleitereinheit und Leistungswandler
DE112018002403B4 (de) Leistungsmodul, elektroenergie-umwandlungseinrichtung, sowie verfahren zum herstellen eines leistungsmoduls
DE102018210721A1 (de) Semiconductor module, method for manufacturing the same and electric power conversion device
DE112011103926T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102018115957A1 (de) Gemoldete Package mit einem Chipträger, der hartgelötete elektrisch leitfähige Schichten aufweist
DE102019210172A1 (de) Halbleitervorrichtung, Leistungswandler, Verfahren zum Herstellen einer Halbleitervorrichtung und Verfahren zum Herstellen eines Leistungswandlers
DE112014006759B4 (de) Halbleitervorrichtung, Verfahren zum Herstellen einer Halbleitervorrichtung und Leistungsumsetzungsvorrichtung
DE102019208826B4 (de) Leistungsmodul und Leistungsumwandlungsvorrichtung
DE112020006116T5 (de) Körper einer elektrischen schaltung, leistungsumsetzungsvorrichtung und herstellungsverfahren für körper einer elektrischen schaltung
DE102019211221A1 (de) Leistungs-Halbleitervorrichtung und deren Herstellungsverfahren und Leistungsumwandlungsvorrichtung
DE102019218322B4 (de) Halbleitervorrichtung und Leistungswandler
DE102018211826A1 (de) Halbleitermodul, Verfahren zu dessen Herstellung und Leistungswandlervorrichtung
DE102019220222A1 (de) Halbleitermodul, Verfahren zum Herstellen desselben und Leistungsumwandlungsvorrichtung
DE112018008233T5 (de) Halbleiteranordnung, verfahren zur herstellung einer halbleiteranordnung und leistungswandler
DE102019132837A1 (de) Doppelseitiges kühlleistungsmodul und verfahren zu dessen herstellung
DE112017007960B4 (de) Halbleitermodul und Leistungsumwandlungsvorrichtung
DE112018004816T5 (de) Leistungsmodul, verfahren zur herstellung desselben und leistungswandler
DE112018003419T5 (de) Halbleiterbauelement
DE112016005885T5 (de) Metallrohlinge zum doppelseitigen Kühlen eines Leistungsmoduls
DE112019008007T5 (de) Leistungsmodul und leistungswandlereinheit
DE112019002333T5 (de) Leistungshalbleitermodul, Verfahren zum Herstellen desselben und Leistungswandlungsvorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: HOEFER & PARTNER PATENTANWAELTE MBB, DE

R016 Response to examination communication