DE112016005492B4 - Integrierte Schaltung mit Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration und Verfahren zum Bereitstellen einer integrierten Schaltung - Google Patents

Integrierte Schaltung mit Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration und Verfahren zum Bereitstellen einer integrierten Schaltung Download PDF

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Abstract

Integrierte Schaltung, umfassend:einen optischen Transceiver mit einer optoelektronischen Komponente, die in einem ersten Teil eines Dies nahe einer Oberfläche des Dies angeordnet ist; undwenigstens eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und nahe der Oberfläche des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, um eine elektrische Verbindung für die integrierte Schaltung und eine andere integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.

Description

  • Gebiet der Technik
  • Ausführungsformen der vorliegenden Offenbarung betreffen im Allgemeinen das Gebiet der integrierten Schaltungen und insbesondere integrierte Schaltungen, die optische Vorrichtungen einschließen und eine Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration aufweisen.
  • Hintergrund
  • Heutige Rechenvorrichtungen können mit verschiedenen Arten von Komponenten für die schnelle und hochvolumige Kommunikation innerhalb und zwischen den Vorrichtungen ausgestattet sein. Einige Rechenvorrichtungen können mit verschiedenen drahtlosen Eingabe/Ausgabe (E/A)-Komponentenausgestattet sein, wie beispielsweise integrierte Schaltungen (IC, Integrated Circuit), die elektrische und optische Komponenten, wie beispielsweise optische Transceiver, einschließen können. Eine effiziente Integration von optischen und elektrischen Schnittstellen, um eine ultrakompakte, mehrkanalige, integrierte Schaltungsarchitektur mit hoher Bitrate zu ermöglichen, kann einige technische Herausforderungen darstellen. Beispielsweise können
    aktuelle Designlösungen zum Integrieren ultrakompakter, mehrkanaliger optischer Transceiver-Module in integrierten Schaltungen im Allgemeinen komplexe optische Kopplungsschemata erfordern, die potenziell ineffizient seinkönnen. Dokument US 2013/0273672 A1 offenbart ein Halbleitersubstrat für eine optische Sendevorrichtung und ein Verfahren.
    Dokument DE 19748005 A 1 offenbart eine elektrische Signalübertragungsanordnung zwischen einem thermisch isolierten Modul auf einer Trägerplatte und benachbarten Modulen.
  • Figurenliste
  • Ausführungsformen lassen sich ohne Weiteres anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Um diese Beschreibung zu erleichtern, bezeichnen gleiche Bezugszeichen gleiche strukturelle Elemente. Ausführungsformen sind beispielhaft und keiner Weise einschränkend in den Figuren der beigefügten Zeichnungen veranschaulicht.
    • 1 ist ein Blockschaltbild, das einen beispielhaften Die mit einer integrierten Schaltung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration der vorliegenden Offenbarung veranschaulicht, gemäß einigen Ausführungsformen.
    • 2 veranschaulicht schematisch eine Querschnittsseitenansicht einer beispielhaften integrierten Schaltungsanordnung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen.
    • 3 veranschaulicht schematisch eine Querschnittsseitenansicht einer anderen beispielhaften integrierten Schaltungsanordnung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen.
    • 4 veranschaulicht schematisch eine Draufsicht einer beispielhaften integrierten Schaltungsanordnung, die gemäß Ausführungsformen bereitgestellt wird, die unter Bezugnahme auf 2 beschrieben werden.
    • 5 ist ein Prozessflussdiagramm zum Herstellen einer integrierten Schaltung mit Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen.
    • 6 veranschaulicht eine beispielhafte Rechenvorrichtung, die zur Verwendung zum Umsetzen von Aspekten der vorliegenden Offenbarung geeignet ist, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Ausführungsformen der vorliegenden Offenbarung umfassen eine Vorrichtung, die eine integrierte Schaltung mit einer Chip-auf Chip- und Chip-auf-Substrat-Konfiguration umfasst. In einigen Ausführungsformen kann die Vorrichtung einen optischen Transceiver mit einer optoelektronischen Komponente, die in einem ersten Teil eines Dies angeordnet ist, und eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und angeordnet ist, um sich im Wesentlichen zu einer Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, einschließen, um eine elektrische Verbindung für die integrierte Schaltung und eine andere integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll. Die Vorrichtung kann ferner eine zweite Leiterbahn einschließen, die im zweiten Teil des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil zu erstrecken, um eine elektrische Verbindung für die andere integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  • In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, wobei gleiche Bezugszeichen durchweg gleiche Teile bezeichnen, und in denen als Veranschaulichung Ausführungsformen gezeigt sind, in denen der Gegenstand der vorliegenden Offenbarung umgesetzt werden kann. Es versteht sich, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Offenbarung abzuweichen. Die folgende detaillierte Beschreibung ist daher nicht in einem begrenzenden Sinne aufzufassen.
  • Für die Zwecke der vorliegenden Offenbarung hat der Ausdruck „A und/oder B“ die Bedeutung (A), (B), (A) oder (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung hat der Ausdruck „A, B und/oder C“ die Bedeutung (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Die Beschreibung kann Beschreibungen auf perspektivischer Basis verwenden, wie beispielsweise oben/unten, innen/außen, oberhalb/unterhalb und dergleichen. Solche Beschreibungen werden lediglich verwendet, um die Erörterung zu erleichtern, und sind nicht dazu gedacht, die Anwendung von hierin beschriebenen Ausführungsformen auf eine bestimmte Orientierung zu beschränken.
  • In der Beschreibung können die Ausdrücke „in einer Ausführungsform“ oder „in Ausführungsformen“ verwendet werden, die sich jeweils entweder auf eine oder mehrere der gleichen oder verschiedene Ausführungsformen beziehen können. Ferner sind die Begriffe „umfassend“, „aufweisend“, „mit“ und dergleichen, wie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet, bedeutungsgleich.
  • Hierin wird möglicherweise der Begriff „gekoppelt mit“ zusammen mit seinen Ableitungen verwendet. „Gekoppelt“ kann eines oder mehr von Folgendem bedeuten. „Gekoppelt“ kann bedeuten, dass zwei oder mehr Elemente in direktem physischen, elektrischen oder optischen Kontakt stehen. „Gekoppelt“ kann jedoch auch bedeuten, dass zwei oder mehr Elemente indirekt miteinander in Kontakt stehen, aber trotzdem miteinander zusammenwirken oder interagieren, und es kann bedeuten, dass ein oder mehrere andere Elemente zwischen den Elementen, die als miteinander gekoppelt bezeichnet werden, gekoppelt oder verbunden sind.
  • 1 ist ein Blockschaltbild, das einen beispielhaften Die mit einer integrierten Schaltung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration der vorliegenden Offenbarung veranschaulicht, gemäß einigen Ausführungsformen. Insbesondere veranschaulicht 1 schematisch eine Draufsicht des Dies 102 in Waferform 10 und in vereinzelter Form 140 gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann der Die 102 einer von mehreren Dies (z. B. Die 102, 102a, 102b) eines Wafers 11 sein, der aus Halbleitermaterial wie beispielsweise Silizium oder einem anderen geeigneten Material besteht. Die Mehrzahl von Dies kann auf einer Oberfläche des Wafers 11 ausgebildet sein. Jede der Dies kann eine sich wiederholende Einheit eines Halbleiterprodukts sein, das eine hierin beschriebene integrierte Schaltungsvorrichtung einschließen kann. Der Die 102 oder die darauf ausgebildeten integrierten Schaltungen können Schaltungen 103 einschließen, z. B. Schaltungen eines Prozessors und/oder einer Speichervorrichtung, gemäß einigen Ausführungsformen.
  • Gemäß verschiedenen Ausführungsformen können die Schaltungen 103 auch einen optischen Transceiver 150, der in einem ersten Teil 152 des Dies 102 angeordnet ist, und wenigstens eine Leiterbahn 154, die mit dem optischen Transceiver 150 gekoppelt ist und angeordnet ist, um sich im Wesentlichen zu einer Oberfläche eines zweiten Teils 156 des Dies 102 benachbart zum ersten Teil 152 zu erstrecken, einschließen, um eine elektrische Verbindung für die integrierte Schaltung umfassend die Schaltungen 103 und eine andere integrierte Schaltung (nicht gezeigt) bereitzustellen, die mit dem zweiten Teil 156 des Dies 102 in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll. Die Schaltungen 103 können ferner eine Leiterbahn 160 einschließen, die im zweiten Teil 156 des Dies 102 angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil 156 zu erstrecken, um eine elektrische Verbindung für die andere integrierte Schaltung (nicht gezeigt) und ein Substrat (nicht gezeigt) bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll. Diese und andere Aspekte der Konfigurationen der integrierten Schaltungen werden nachstehend weiter beschrieben.
  • In einigen Ausführungsformen können die integrierten Schaltungen, einschließlich der Schaltungen 103, unter Verwendung geeigneter Halbleiterherstellungstechniken gebildet werden, von denen einige hierin beschrieben sind. Nachdem ein Herstellungsprozess des Halbleiterprodukts bzw. der integrierten Schaltung abgeschlossen ist, kann der Wafer 11 einem Vereinzelungsprozess unterzogen werden, in dem jeder der Dies (z. B. der Die 102 mit einer darauf ausgebildeten integrierten Schaltung) voneinander getrennt sein kann, um diskrete „Chips“ des Halbleiterprodukts bereitzustellen. Der Wafer 11 kann eine beliebige Vielzahl von Größen aufweisen. Gemäß verschiedenen Ausführungsformen kann die integrierte Schaltung, einschließlich der Schaltungen 103, auf einem Halbleitersubstrat in Waferform 10 oder vereinzelter Form 140 angeordnet sein. In einigen Ausführungsformen kann der Die 102 logische, elektrische, optische Komponenten oder Kombinationen davon einschließen.
  • 2 veranschaulicht schematisch eine Querschnittsseitenansicht einer beispielhaften Anordnung einer integrierten Schaltung (IC, Integrated Circuit) mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann die IC-Anordnung 200 einen oder mehrere Dies einschließen, z. B. den Die 102 aus 1 umfassend ein Halbleitersubstrat (z. B. Silizium oder Silizium-auf-Isolator-Substrat) 204 und eine dielektrische Schicht 206. In einigen Ausführungsformen kann der Die 102 einen IC mit einem Speicher, einem Prozessor, einem System-on-Chip (SoC) oder einer anwendungsspezifischen integrierten Schaltung (ASIC, Application-Specific Integrated Circuit) einschließen oder ein Teil davon sein. Beispielsweise kann der Die 102 Schaltungen (z. B. die Schaltungen 103 aus 1) einschließen, wie beispielsweise einen IC 210 mit Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration wie hierin beschrieben. Wie gezeigt, kann der Die 102 den ersten Teil 152 und den zweiten Teil 156 benachbart zum ersten Teil 152 einschließen, wie durch die imaginäre Linie 208 zwischen dem ersten und dem zweiten Teil des Dies 102 angezeigt ist.
  • Der IC 210 kann einen optischen Transceiver mit einer optoelektronischen Komponente 212 einschließen, die im ersten Teil 152 des Dies 102 nahe einer Oberfläche des Dies 102 angeordnet ist, z. B. innerhalb der dielektrischen Schicht 206. Während einige Komponenten eines optischen Transceivers in der gesamten Anordnung 200 verteilt sein können, kann der IC 210 zum leichteren Verständnis im Folgenden als „optischer Transceiver“ bezeichnet werden. In einigen Ausführungsformen kann die optoelektronische Komponente 212 einen Normalinzidenz-Photodetektor (NIPD) umfassen, der ausgelegt ist, um eine Beleuchtung (z. B. ein optisches Signal 214) über eine Anordnung von Linsen 216 zu empfangen, die optisch mit der optoelektronischen Komponente 212 gekoppelt sind. Zu Zwecken der Veranschaulichung ist in 2 nur eine Linse der Anordnung 216 gezeigt. Es sollte beachtet werden, dass die optoelektronische Komponente 212 andere Formen von optischen Vorrichtungen umfassen kann, wie beispielsweise einen optischen Modulator. Die optoelektronische Komponente 212, die einen Photodetektor umfasst, ist hierin als eine beispielhafte Ausführungsform beschrieben und soll die vorliegende Offenbarung nicht beschränken.
  • Der IC 210 kann ferner wenigstens eine Leiterbahn 220 umfassen, die mit der optoelektronischen Komponente 212 gekoppelt ist und im Die 102 angeordnet ist, um sich im Wesentlichen zu einer Oberfläche 230 des Dies 102 im zweiten Teil 156 des Dies 102 zu erstrecken, wie gezeigt. Die Leiterbahn 220 (die in einigen Ausführungsformen mehrere Leiterbahnen einschließen kann) kann im Die 102 bereitgestellt sein, um eine elektrische Verbindung zwischen der optoelektronischen Komponente 212 des IC 210 und einer anderen integrierten Schaltung, beispielsweise IC 222, zu ermöglichen, wie gezeigt. In Ausführungsformen kann der IC 222 einen Empfänger umfassen, der ausgelegt ist, um das elektrische Ausgangssignal zu verstärken, das als Reaktion auf den Empfang des optischen Signals 214 von der optoelektronischen Komponente 212 über die Leiterbahn 220 bereitgestellt wird.
  • Wie gezeigt, kann der IC 210 mit einem anderen IC 222 im zweiten Teil 156 des Dies 102 in einer Chip-auf-Chip-Konfiguration gekoppelt sein. Zu diesem Zweck kann die Leiterbahn 220 mit einem Kontaktpad 224 gekoppelt sein, das am Ende der Leiterbahn 220 angeordnet ist und sich zur Oberfläche 230 des Dies 102 erstreckt, um eine elektrische Konnektivität für den IC 210 und den anderen IC 222 bereitzustellen. Die elektrische Konnektivität zwischen dem IC 210 und dem IC 222 kann ferner mit anderen Zwischenverbindungskomponenten, beispielsweise einem Lötkontakthügel 226, bereitgestellt werden. Obgleich die Leiterbahn 220 zu Zwecken der Veranschaulichung gezeigt ist, ist anzumerken, dass mehrere Leiterbahnen 220 im Die 102 wie oben beschrieben angeordnet sein können, um eine elektrische Kopplung zwischen der optoelektronischen Komponente (z. B. NIPD) 212 und Eingängen des Signalverstärkungs-IC 222 (z. B. eines Empfänger-IC, im Folgenden „Empfänger“) bereitzustellen.
  • Der IC 210 kann ferner eine Mehrzahl von Leiterbahnen 232, 234 einschließen, die nahe der Oberfläche 230 im zweiten Teil 156 des Dies 102 angeordnet sind. Wie gezeigt, können sich die Leiterbahnen 232 (z. B. Masseleiterbahn) und 234 (z. B. Signalleiterbahn) im Wesentlichen zur Oberfläche im zweiten Teil 156 erstrecken, um eine elektrische Verbindung für den IC 222 und ein Substrat 240 bereitzustellen. In einigen Ausführungsformen kann das Substrat 240 ein Mehrschichtstapel mit alternierender Metallschicht und dielektrischer Schicht sein, der mit einer Aufbautechnologie bereitgestellt wird. In einigen Ausführungsformen kann das Substrat 240 eine gedruckte Leiterplatte (PCB, Printed Circuit Board) umfassen oder ein Teil davon sein. Das Substrat 240 kann mit dem zweiten Teil 156 des Dies 102 in einer Chip-auf-Substrat-Konfiguration unter Verwendung der elektrischen Kopplung gekoppelt sein, die durch die Leiterbahnen 232, 234 und andere Zwischenverbindungskomponenten, wie beispielsweise die Pads 238, 242 und Lötkontakthügel 244, ähnlich den oben beschriebenen Verbindungen, bereitgestellt wird. Wie gezeigt, kann das Substrat 240 im Wesentlichen über dem zweiten Teil 156 des Dies 102 angeordnet sein.
  • In einigen Ausführungsformen kann die Mehrzahl von Leiterbahnen 232, 234 im zweiten Teil 156 des Dies 102 in einer mehrschichtigen Weise angeordnet sein. Beispielsweise können die Signal- und Masseleiterbahnen und -pads mit unterschiedlichen Metallschichten in der dielektrischen Schicht 206 verbunden sein, z. B. Masse mit Metall-1 und Signal mit Metall-2, wobei Metall-1 und Metall-2 unterschiedliche Schichten oder Metallisierungsgrade sein können, und nicht notwendigerweise unterschiedlich in der Zusammensetzung. Diese Schichten können das Routing der Empfängerverstärkungs-IC-Masse- und Signalausgänge zum PCB ermöglichen. Mehrschichtige Leiterbahnen am Empfängerausgang können eine erwünschte Signalintegrität auf dem Die 102 ermöglichen.
  • Dementsprechend kann die IC-Anordnung 200 ausgelegt sein, um das optische Signal 214 an der optoelektronischen Komponente 212 des IC 210 zu empfangen. Die optoelektronische Komponente 212 kann das optische Signal in ein elektrisches Signal umwandeln und das elektrische Signal über die Leiterbahn 220 und die Zwischenverbindungskomponenten 224, 226 des IC 210 an den IC 222 (Empfänger) bereitstellen. Der IC 222 kann das von der optoelektronischen Komponente 212 bereitgestellte elektrische Ausgangssignal verstärken und kann das verstärkte elektrische Ausgangssignal über die Leiterbahnen 232, 234 und entsprechende Zwischenverbindungskomponenten des IC 210 an Schaltungen bereitstellen, die im Substrat 240 (z. B. PCB) angeordnet sind. Es ist anzumerken, dass das Substrat 240 als mit dem IC 222 in einer Chip-auf-Substrat-Konfiguration integriert gezeigt ist. Es sind jedoch auch andere Arten von Verbindungen möglich, wie beispielsweise durch Drahtbonden.
  • In einigen Ausführungsformen kann die Anordnung von Linsen 216 über dem ersten Teil 152 des Dies 102 angeordnet sein, wie gezeigt, um eine Vorderseitenbeleuchtung durch die Lichtquelle (nicht gezeigt) zu empfangen, die das optische Signal 214 bereitstellt. Jede der Linsen kann eine wie gezeigt abgewinkelte Facette 246 einschließen, um die Bildung von Resonanzhohlräumen zwischen den Linsen und dem NIPD zu verhindern. Das Halbleitersubstrat kann einen hochreflektierenden verteilten Bragg-Reflektor(DBR, Distributed Bragg Reflector)-Mehrschichtstapel integrieren, um eine bestimmte optische Antwort für den NIPD bereitzustellen, während eine gewünschte (z. B. hohe) Bandbreite beibehalten wird.
  • 3 veranschaulicht schematisch eine Querschnittsseitenansicht einer anderen beispielhaften integrierten Schaltungsanordnung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen. Wie gezeigt, kann die IC-Anordnung 300 ähnlich wie die IC-Anordnung 200 aus 2 ausgelegt sein. Zum leichteren Verständnis sind gleiche Elemente in 2 und 3 mit gleichen Bezugszeichen bezeichnet.
  • Wie gezeigt, kann die Anordnung von Linsen 216 auf einer hinteren Oberfläche 302 des Halbleitersubstrats 204 im ersten Teil 152 des Dies 102 integriert sein, um eine Rückseitenbeleuchtung zu ermöglichen. Für die Rückseitenbeleuchtung mit dem optischen Signal 214 kann eine Signalkontaktleiterbahn 304, die den IC 222 mit dem optischen Empfänger 212 (NIPD) koppelt, auch als ein Reflektor an der Oberseite 306 des IC 210 verwendet werden.
  • 4 veranschaulicht schematisch eine Draufsicht einer beispielhaften integrierten Schaltungsanordnung, die gemäß Ausführungsformen bereitgestellt wird, die unter Bezugnahme auf 2 beschrieben werden. Zum leichteren Verständnis sind gleiche Elemente der IC-Anordnung 200 in 2 und 4 mit gleichen Bezugszeichen bezeichnet. Auch zum leichteren Verständnis ist das Substrat 240 in 4 nicht gezeigt.
  • Die imaginäre Linie 208 zeigt die Teilung des Dies 102 in den ersten und zweiten Teil 152 und 156 an, so dass die Linsenanordnung 216 (mit einer gestrichelten Linie umrissen) durch den IC 222 nicht verdeckt ist, wodurch eine Oberseitenbeleuchtung ermöglicht wird. Die Metallleiterbahnen 220 können vom optischen Transceiver (der unterhalb der Anordnung 216 angeordnet ist) an jeweilige Eingänge des IC 222 (z. B. eines Empfängers) über die Pads 224 bereitgestellt werden. Die Metallpads 224 können eine Anordnung 402 von Pads ausbilden, die den Eingängen des IC 222 entsprechen, um eine Chip-auf-Chip-Konfiguration zwischen dem IC 222 und dem IC 210 zu ermöglichen. In ähnlicher Weise können die Metallpads 238 eine Anordnung 404 von Pads ausbilden, die den Ausgängen des IC 222 entsprechen, um ferner eine Chip-auf-Chip-Konfiguration zwischen dem IC 222 und dem IC 210 zu ermöglichen. Die mehrschichtigen Leiterbahnen 232 können die Ausgänge des IC 222 mit Pads 242 verbinden, um eine Chip-auf-Substrat-Konfiguration für den IC 222 und ein Substrat (z. B. PCB, nicht gezeigt) zu ermöglichen.
  • Wie in 2-4 gezeigt, können die Metallleiterbahnen und -pads für praktisch jeden Abstand und jede Größe ausgelegt werden, um eine breite Palette von Anforderungen an das Packaging der integrierten Schaltung mit minimaler Auswirkung auf die Hochfrequenzsignalintegrität zu erfüllen. Im Allgemeinen können die Ausführungsformen, die unter Bezugnahme auf 2-4 beschrieben sind, die Integration von mehrschichtigen Metallleiterbahnen und -pads auf dem Die 102 bereitstellen, wodurch sowohl Chip-auf-Chip- als auch auf Chip-auf-Substrat-Flip-Chip-Integration mit geringer Signalstrafe für das Hochgeschwindigkeits-Übertragungsleitungs-Routing ermöglicht werden kann. Die Metallleiterbahnen können mit einer elektrischen Übertragung mit hoher Bitrate durch Minimierung der Leiterbahnlänge kompatibel sein. Ferner können die beschriebenen Ausführungsformen die direkte Integration von optischen Kopplungskomponenten, wie beispielsweise Linsen, für eine optimierte optische Kopplung in die Photodetektoranordnung bereitstellen, ohne Längenbeschränkungen für die Metallleiterbahnen aufzuerlegen, die die Gesamtempfängerleistung bei hohen Bitraten pro Kanal, wie beispielsweise Raten von mehr als 25 Gb/s pro Kanal, beeinträchtigen können.
  • Zusammenfassend können die beschriebenen Ausführungsformen eine kompakte, hochintegrierte Integrationsschaltung mit hoher Kanalzahl bereitstellen, die einen optischen Transceiver mit einer Architektur mit hoher Bitrate (z. B. mehr als 25 Gb/s pro Kanal) einschließt. Ein derartiges ultrakompaktes optisches Transceiver-Modul mit hoher Kanalzahl und hoher Bitrate kann mit einem herkömmlichen Photodetektor-Die entweder durch Drahtbonden oder Flip-Chip-Integration schwierig zu erreichen sein. Die beschriebenen Ausführungsformen können ferner die Eliminierung von komplexen (und potenziell verlustbehafteten) optischen Kopplungsschemata bereitstellen, indem eine optische Kopplung mit Normalinzidenz (Single-Mode oder Multi-Mode) direkt in den Photodetektor ermöglicht wird, während die elektrischen Leiterbahnen kurz genug gehalten werden, um die HF-Signalintegrität bei sehr hohen Bitraten pro Kanal aufrechtzuerhalten.
  • 5 ist ein Prozessflussdiagramm zum Herstellen einer integrierten Schaltung mit Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration gemäß einigen Ausführungsformen. Der Prozess 500 kann mit den Ausführungsformen übereinstimmen, die unter Bezugnahme auf 1-4 beschrieben wurden. In alternativen Ausführungsformen kann der Prozess 500 mit mehr oder weniger Operationen oder einer anderen Reihenfolge der Operationen umgesetzt werden.
  • Der Prozess 500 kann bei Block 502 beginnen und das Anordnen einer optoelektronischen Komponente eines optischen Transceivers in einem ersten Teil eines Dies umfassend eine erste integrierte Schaltung nahe einer Oberfläche des Dies einschließen. Die Operationen von Block 502 können das Herstellen des Dies, wie beispielsweise eines NIPD-Dies, vor dem Anordnen der optoelektronischen Komponente im Die einschließen. Die Herstellung kann mit dem Bereitstellen eines Halbleitersubstrats (z. B. Silizium oder Silizium-auf-Isolator) beginnen. Als Nächstes kann die untere Kontaktschicht durch Implantieren von P-Typ- oder N-Typ-Dotierstoffen, abhängig von der Photodiodenpolarität, selektiv an bestimmten Stellen des Dies, wie beispielsweise in den ersten und zweiten Teilen des Chips, wie oben beschrieben, ausgebildet werden. Die Halbleiterschicht kann abgeschieden und strukturiert werden, um die Photodetektor-Mesas auszubilden. Die Passivierung der strukturierten Mesas kann durchgeführt werden, um jegliche Mesa-Oberflächendefektstellen zu passivieren. Dann kann die Oberseite der Mesa des aktiven Bereichs mit einem Dotierstoff mit einer Polarität entgegengesetzt zum Substratintimplantat implantiert werden, um die PIN- (oder NIP-) Photodiode auszubilden.
  • Bei Block 504 kann der Prozess 500 das Anordnen einer ersten Leiterbahn nahe der Oberfläche des Dies einschließen, einschließlich Erstrecken der wenigstens einen Leiterbahn im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil.
  • Bei Block 506 kann der Prozess 500 das Koppeln der optoelektronischen Komponente mit der ersten Leiterbahn einschließen, um eine elektrische Verbindung für den optischen Transceiver und eine zweite integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.
  • Bei Block 508 kann der Prozess 500 das Anordnen einer zweiten Leiterbahn nahe der Oberfläche im zweiten Teil des Dies einschließen, einschließlich Erstrecken der zweiten Leiterbahn im Wesentlichen zur Oberfläche im zweiten Teil, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  • Die unter Bezugnahme auf die Blöcke 504, 506 und 508 beschriebenen Operationen können durch die nachfolgenden Aktionen bereitgestellt werden. Eine dielektrische Schicht (z. B. Oxid, Nitrid oder dergleichen) kann auf der Oberseite des Halbleitersubstrats abgeschieden werden, um das Substrat zu planarisieren. Metallkontaktlöcher können durch das isolierende Dielektrikum bis zu den P- und N-Schichten geätzt und mit Metallisierung gefüllt werden. Die Metallisierung kann strukturiert werden, um die Photodioden-Metallleiterbahnen und -pads auszubilden.
  • Isolierendes Dielektrikum direkt über der Photodioden-Mesa kann geätzt werden, und eine Antireflexionsbeschichtung kann abgeschieden werden, um die Empfindlichkeit der Photodiode zu maximieren.
  • 6 veranschaulicht eine beispielhafte Rechenvorrichtung 600, die zur Verwendung mit verschiedenen Komponenten aus 1-4 geeignet ist, gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann die beispielhafte Rechenvorrichtung 600 verschiedene Komponenten einschließen, die unter Bezugnahme auf 1-4 beschrieben wurden.
  • Wie gezeigt, kann die Rechenvorrichtung 600 einen oder mehrere Prozessoren oder Prozessorkerne 602 und Systemspeicher 604 einschließen. Für den Zweck dieser Anmeldung, einschließlich der Ansprüche, können die Begriffe „Prozessor“ und „Prozessorkerne“ als Synonyme angesehen werden, es sei denn, der Kontext erfordert eindeutig etwas anderes. Der Prozessor 602 kann einen beliebigen Typ von Prozessoren einschließen, wie beispielsweise eine zentrale Verarbeitungseinheit (CPU, Central Processing Unit), einen Mikroprozessor und dergleichen. Der Prozessor 602 kann als eine integrierte Schaltung mit mehreren Kernen, z. B. ein Mehrkernmikroprozessor, implementiert sein.
  • Die Rechenvorrichtung 600 kann Massenspeichervorrichtungen 624 (wie beispielsweise Solid-State-Laufwerke, flüchtige Speicher (z. B. dynamischer Direktzugriffsspeicher (DRAM, Dynamic Random-Access Memory) und so weiter)) einschließen. Im Allgemeinen können der Systemspeicher 604 und/oder die Massenspeichervorrichtungen 624 temporäre und/oder persistente Speicher beliebiger Art sein, einschließlich, aber nicht darauf beschränkt, flüchtige und nichtflüchtige Speicher, optische, magnetische und/oder Solid-State-Massenspeicher und so weiter. Der flüchtige Speicher kann statischen und/oder dynamischen Direktzugriffsspeicher einschließen, ist aber nicht darauf beschränkt. Der nichtflüchtige Speicher kann elektrisch löschbaren programmierbaren Nur-Lese-Speicher, Phasenwechselspeicher, Widerstandsspeicher und so weiter einschließen, ist aber nicht darauf beschränkt.
  • Die Rechenvorrichtung 600 kann ferner Eingabe/Ausgabe(E/A)-Vorrichtungen 608 (wie beispielsweise Anzeige, Soft-Tastatur, berührungsempfindlicher Bildschirm, Bilderfassungsvorrichtung und so weiter) und Kommunikationsschnittstellen 610 (wie beispielsweise Netzwerkschnittstellenkarten, Modems, Infrarotempfänger, Funkempfänger (z. B. Near Field Communication (NFC), Bluetooth, WiFi, 4G/5G Long Term Evolution (LTE)) und so weiter) einschließen.
  • Die Kommunikationsschnittstellen 610 können Kommunikationschips (nicht gezeigt) einschließen, die ausgelegt sein können, um die Vorrichtung 600 gemäß einem Netz für Global System for Mobile Communication (GSM), General Packet Radio Service (GPRS), Universal Mobile Telecommunications System (UMTS), High Speed Packet Access (HSPA), Evolved HSPA (E-HSPA) oder LTE zu betreiben. Die Kommunikationschips können auch ausgelegt sein, um gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN) oder Evolved UTRAN (E-UTRAN) zu arbeiten. Die Kommunikationschips können ausgelegt sein, um gemäß Code Division Multiple Access (CDMA), Time Division Multiple Access (TDMA), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO), Ableitungen hiervon sowie anderen drahtlosen Protokollen, die als 3G, 4G, 5G und höher bezeichnet werden, zu arbeiten. Die Kommunikationsschnittstellen 610 können in anderen Ausführungsformen gemäß anderen drahtlosen Protokollen arbeiten.
  • In einigen Ausführungsformen können die Kommunikationsschnittstellen 610 die IC-Anordnung 200 aus 2 und 4 und/oder die IC-Anordnung 300 aus 3 umfassen. Insbesondere können die Kommunikationsschnittstellen 610 einen oder mehrere optische Transceiver 212 und den IC 222 (z. B. Empfänger), die in einer Chip-auf-Chip-Konfiguration miteinander gekoppelt sind, und das Substrat 240 (z. B. PCB), das mit dem IC 222 in einer Chip-auf-Substrat-Konfiguration gekoppelt ist, einschließen, wie unter Bezugnahme auf 2-4 beschrieben. Die IC-Anordnung 200 (300) kann beispielsweise bereitgestellt sein, um Kommunikationen zwischen den Prozessoren 602 und anderen Komponenten der Rechenvorrichtung 600 oder einer anderen (z. B. externen) Vorrichtung (nicht gezeigt) über die E/A-Vorrichtungen 608 zu ermöglichen.
  • Die oben beschriebenen Elemente der Rechenvorrichtung 600 können miteinander über den Systembus 612 gekoppelt sein, der einen oder mehrere Busse repräsentieren kann. Im Fall von mehreren Bussen können sie durch eine oder mehrere Busbrücken (nicht gezeigt) überbrückt werden. Jedes dieser Elemente kann seine herkömmlichen Funktionen durchführen, die in der Technik bekannt sind. Insbesondere können der Systemspeicher 604 und die Massenspeichervorrichtungen 624 verwendet werden, um eine Arbeitskopie und eine permanente Kopie der Programmieranweisungen zu speichern, die Firmware, ein Betriebssystem und/oder eine oder mehrere Anwendungen implementieren, die auf der Rechenvorrichtung ausgeführt werden sollen. Ein Teil der Firmware kann die integrierten Schaltungen, die mit der unter Bezugnahme auf 2-4 beschriebenen IC-Anordnung assoziiert sind, konfigurieren, steuern und/oder betreiben, die zusammen als Berechnungslogik 622 bezeichnet werden. Die Berechnungslogik 622 kann in Assembler-Anweisungen, die von dem/den Prozessor(en) 602 unterstützt werden, oder höheren Programmiersprachen, die in derartige Anweisungen kompiliert werden können, implementiert werden.
  • Die Anzahl, Fähigkeit und/oder Kapazität der Elemente 608, 610, 612 kann variieren, abhängig davon, ob die Rechenvorrichtung 600 als eine mobile Rechenvorrichtung, wie beispielsweise eine Tablet-Rechenvorrichtung, ein Laptop-Computer, eine Spielekonsole oder ein Smartphone, oder eine stationäre Rechenvorrichtung, wie beispielsweise eine Set-Top-Box oder ein Desktop-Computer, verwendet wird. Ihre Gestaltungen sind ansonsten bekannt und werden daher nicht weiter beschrieben.
  • Wenigstens einer der Prozessoren 602 kann zusammen mit einem Speicher mit einer Berechnungslogik 622 in einem Package sein, um ein System-in-Package (SiP) oder ein System-on-Chip (SoC) auszubilden. In verschiedenen Implementierungen kann die Rechenvorrichtung 600 eine mobile Rechenvorrichtung, wie beispielsweise ein Smartphone, ein Tablet, einen persönlichen digitalen Assistenten (PDA), einen ultramobilen PC oder eine beliebige andere mobile Rechenvorrichtung, umfassen. In verschiedenen Ausführungsformen kann die Rechenvorrichtung einen Laptop, ein Netbook, ein Notebook oder ein Ultrabook umfassen. In weiteren Implementierungen kann die Rechenvorrichtung 600 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Die hierin beschriebenen Ausführungsformen können durch die nachfolgenden Beispiele weiter veranschaulicht werden. Beispiel 1 ist eine integrierte Schaltung, umfassend: einen optischen Transceiver mit einer optoelektronischen Komponente, die in einem ersten Teil eines Dies nahe einer Oberfläche des Dies angeordnet ist; und wenigstens eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und nahe der Oberfläche des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, um eine elektrische Verbindung für die integrierte Schaltung und eine andere integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.
  • Beispiel 2 kann den Gegenstand von Beispiel 1 einschließen, wobei die integrierte Schaltung eine erste integrierte Schaltung ist, wobei die andere integrierte Schaltung eine zweite integrierte Schaltung ist, wobei wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn umfasst, und wobei die erste integrierte Schaltung ferner wenigstens eine zweite Leiterbahn umfasst, die nahe der Oberfläche im zweiten Teil des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil zu erstrecken, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  • Beispiel 3 kann den Gegenstand von Beispiel 2 einschließen, wobei die zweite integrierte Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration mit der ersten integrierten Schaltung angeordnet werden soll.
  • Beispiel 4 kann den Gegenstand von Beispiel 2 einschließen, wobei das Substrat über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration mit der zweiten integrierten Schaltung angeordnet werden soll.
  • Beispiel 5 kann den Gegenstand von Beispiel 2 einschließen, wobei die optoelektronische Komponente einen Normalinzidenz-Photodetektor (NIPD) umfasst, um ein optisches Signal zu empfangen und ein entsprechendes elektrisches Ausgangssignal über die wenigstens eine erste Leiterbahn zu senden, wobei die zweite integrierte Schaltung einen Empfänger umfasst, um das elektrische Ausgangssignal zu verstärken und Schaltungen, die im Substrat angeordnet sind, das verstärkte elektrische Ausgangssignal über die wenigstens eine zweite Leiterbahn bereitzustellen.
  • Beispiel 6 kann den Gegenstand von Beispiel 5 einschließen, ferner umfassend eine Anordnung von Linsen, die optisch mit dem NIPD gekoppelt sind, wobei die wenigstens eine erste Leiterbahn eine erste Mehrzahl von Leiterbahnen umfasst, um den NIPD elektrisch mit Eingängen des Empfängers zu koppeln.
  • Beispiel 7 kann den Gegenstand von Beispiel 6 einschließen, wobei die wenigstens eine zweite Leiterbahn eine zweite Mehrzahl von Leiterbahnen umfasst, um Ausgänge des Empfängers elektrisch mit den im Substrat angeordneten Schaltungen zu koppeln.
  • Beispiel 8 kann den Gegenstand von Beispiel 7 einschließen, wobei die zweite Mehrzahl von Leiterbahnen im zweiten Teil des Dies in einer mehrschichtigen Weise angeordnet sind.
  • Beispiel 9 kann den Gegenstand von Beispiel 7 einschließen, wobei die erste und zweite Mehrzahl von Leiterbahnen Kontaktpads einschließen, die an jeweiligen Enden von Leiterbahnen angeordnet sind, um sich zur Oberfläche des Dies zu erstrecken, um eine elektrische Konnektivität für die erste und zweite integrierte Schaltung und die im Substrat angeordneten Schaltungen bereitzustellen.
  • Beispiel 10 kann den Gegenstand von Beispiel 6 einschließen, wobei die Anordnung von Linsen über dem ersten Teil des Dies angeordnet ist, wobei jede der Linsen eine Facette einschließt, um die Bildung von Resonanzhohlräumen zwischen den Linsen und dem NIPD zu verhindern.
  • Beispiel 11 kann den Gegenstand von Beispiel 10 einschließen, wobei der Die einen verteilten Bragg-Reflektor-Mehrschichtstapel einschließt, um eine bestimmte optische Antwort für den NIPD bereitzustellen.
  • Beispiel 12 kann den Gegenstand von Beispiel 7 einschließen, wobei die Oberfläche eine erste Oberfläche ist, wobei der Die ein Halbleitersubstrat einschließt, das eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei die Anordnung von Linsen auf der zweiten Oberfläche im ersten Teil des Dies angeordnet ist.
  • Beispiel 13 kann den Gegenstand von Beispiel 12 einschließen, wobei wenigstens eine der zweiten Mehrzahl von Leiterbahnen einen Reflektor umfasst, um eine bestimmte optische Antwort für den NIPD bereitzustellen.
  • Beispiel 14 kann den Gegenstand eines der Beispiele 2 bis 13 einschließen, wobei das Substrat eine gedruckte Leiterplatte (PCB, Printed Circuit Board) umfasst.
  • Beispiel 15 ist eine Vorrichtung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration, umfassend: einen Prozessor; und einen optischen Transceiver, der kommunikativ mit dem Prozessor gekoppelt ist, und einschließlich einer optoelektronischen Komponente, die in einem ersten Teil eines Dies nahe einer Oberfläche des Dies angeordnet ist; und wenigstens eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und nahe der Oberfläche des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, um eine elektrische Verbindung für den optischen Transceiver und eine integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll, um eine kommunikative Verbindung zwischen der Vorrichtung und einer anderen Vorrichtung bereitzustellen.
  • Beispiel 16 kann den Gegenstand von Beispiel 15 einschließen, wobei der optische Transceiver eine erste integrierte Schaltung ist und wobei die integrierte Schaltung eine zweite integrierte Schaltung ist, wobei die wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn ist, wobei die erste integrierte Schaltung ferner wenigstens eine zweite Leiterbahn umfasst, die nahe der Oberfläche im zweiten Teil des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil zu erstrecken, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  • Beispiel 17 kann den Gegenstand von Beispiel 16 einschließen, wobei die zweite integrierte Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration mit der ersten integrierten Schaltung angeordnet werden soll, wobei das Substrat über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration mit der zweiten integrierten Schaltung angeordnet werden soll.
  • Beispiel 18 kann den Gegenstand von Beispiel 17 einschließen, wobei das Substrat eine gedruckte Leiterplatte (PCB, Printed Circuit Board) umfasst, wobei die Vorrichtung eine mobile Rechenvorrichtung umfasst.
  • Beispiel 19 ist ein Verfahren zum Bereitstellen einer integrierten Schaltung, umfassend: Anordnen einer optoelektronischen Komponente eines optischen Transceivers in einem ersten Teil eines Dies nahe einer Oberfläche des Dies; Anordnen von wenigstens einer Leiterbahn nahe der Oberfläche des Dies, einschließlich Erstrecken der wenigstens einen Leiterbahn im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil; und Koppeln der optoelektronischen Komponente mit der wenigstens einen Leiterbahn, um eine elektrische Verbindung für den optischen Transceiver und eine integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.
  • Beispiel 20 kann den Gegenstand von Beispiel 19 einschließen, wobei der optische Transceiver eine erste integrierte Schaltung umfasst, die im Die angeordnet ist, und wobei die integrierte Schaltung eine zweite integrierte Schaltung ist, wobei die wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn ist, wobei das Verfahren ferner umfasst: Anordnen von wenigstens einer zweiten Leiterbahn nahe der Oberfläche im zweiten Teil des Dies, einschließlich Erstrecken der wenigstens zweiten Leiterbahn im Wesentlichen zur Oberfläche im zweiten Teil, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  • Beispiel 21 kann den Gegenstand von Beispiel 20 einschließen, wobei die optoelektronische Komponente einen Normalinzidenz-Photodetektor (NIPD) umfasst, wobei die zweite integrierte Schaltung einen Empfänger umfasst, wobei das Verfahren ferner umfasst: Anordnen einer Anordnung von Linsen auf dem Die, um eine optische Kopplung für eine Lichtquelle, die mit der ersten integrierten Schaltung gekoppelt ist, mit dem NIPD bereitzustellen.
  • Beispiel 22 kann den Gegenstand von Beispiel 21 einschließen, wobei das Anordnen einer Anordnung von Linsen auf dem Die das Bereitstellen der Anordnung von Linsen über dem ersten Teil des Dies einschließt.
  • Beispiel 23 kann den Gegenstand von Beispiel 21 einschließen, wobei die Oberfläche eine erste Oberfläche ist, wobei der Die ein dielektrisches Substrat einschließt, das eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei das Anordnen einer Anordnung von Linsen auf dem Die das Bereitstellen der Anordnung von Linsen auf der zweiten Oberfläche im ersten Teil des Dies einschließt.
  • Beispiel 24 kann den Gegenstand von Beispiel 20 einschließen, ferner umfassend: Anordnen der zweiten integrierten Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration.
  • Beispiel 25 kann den Gegenstand eines der Beispiele 20 bis 24 einschließen, ferner umfassend: Anordnen des Substrats über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration.
  • Verschiedene Operationen werden als mehrere diskrete Operationen der Reihe nach in einer Weise beschrieben, die für das Verständnis des beanspruchten Gegenstands äußerst hilfreich ist. Die Reihenfolge der Beschreibung darf jedoch nicht so ausgelegt werden, als impliziere sie, dass diese Operationen notwendigerweise von der Reihenfolge abhängig sind. Ausführungsformen der vorliegenden Offenbarung können in einem System unter Verwendung beliebiger geeigneter Hardware und/oder Software für die gewünschte Konfiguration implementiert werden.

Claims (25)

  1. Integrierte Schaltung, umfassend: einen optischen Transceiver mit einer optoelektronischen Komponente, die in einem ersten Teil eines Dies nahe einer Oberfläche des Dies angeordnet ist; und wenigstens eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und nahe der Oberfläche des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, um eine elektrische Verbindung für die integrierte Schaltung und eine andere integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.
  2. Integrierte Schaltung nach Anspruch 1, wobei die integrierte Schaltung eine erste integrierte Schaltung ist, wobei die andere integrierte Schaltung eine zweite integrierte Schaltung ist, wobei wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn umfasst, und wobei die erste integrierte Schaltung ferner wenigstens eine zweite Leiterbahn umfasst, die nahe der Oberfläche im zweiten Teil des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil zu erstrecken, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  3. Integrierte Schaltung nach Anspruch 2, wobei die zweite integrierte Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration mit der ersten integrierten Schaltung angeordnet werden soll.
  4. Integrierte Schaltung nach Anspruch 2, wobei das Substrat über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration mit der zweiten integrierten Schaltung angeordnet werden soll.
  5. Integrierte Schaltung nach Anspruch 2, wobei die optoelektronische Komponente einen Normalinzidenz-Photodetektor (NIPD) umfasst, um ein optisches Signal zu empfangen und ein entsprechendes elektrisches Ausgangssignal über die wenigstens eine erste Leiterbahn zu senden, wobei die zweite integrierte Schaltung einen Empfänger umfasst, um das elektrische Ausgangssignal zu verstärken und Schaltungen, die im Substrat angeordnet sind, das verstärkte elektrische Ausgangssignal über die wenigstens eine zweite Leiterbahn bereitzustellen.
  6. Integrierte Schaltung nach Anspruch 5, ferner umfassend eine Anordnung von Linsen, die optisch mit dem NIPD gekoppelt sind, wobei die wenigstens eine erste Leiterbahn eine erste Mehrzahl von Leiterbahnen umfasst, um den NIPD elektrisch mit Eingängen des Empfängers zu koppeln.
  7. Integrierte Schaltung nach Anspruch 6, wobei die wenigstens eine zweite Leiterbahn eine zweite Mehrzahl von Leiterbahnen umfasst, um Ausgänge des Empfängers elektrisch mit den im Substrat angeordneten Schaltungen zu koppeln.
  8. Integrierte Schaltung nach Anspruch 7, wobei die zweite Mehrzahl von Leiterbahnen im zweiten Teil des Dies in einer mehrschichtigen Weise angeordnet sind.
  9. Integrierte Schaltung nach Anspruch 7, wobei die erste und zweite Mehrzahl von Leiterbahnen Kontaktpads einschließen, die an jeweiligen Enden von Leiterbahnen angeordnet sind, um sich zur Oberfläche des Dies zu erstrecken, um eine elektrische Konnektivität für die erste und zweite integrierte Schaltung und die im Substrat angeordneten Schaltungen bereitzustellen.
  10. Integrierte Schaltung nach Anspruch 6, wobei die Anordnung von Linsen über dem ersten Teil des Dies angeordnet ist, wobei jede der Linsen eine Facette einschließt, um die Bildung von Resonanzhohlräumen zwischen den Linsen und dem NIPD zu verhindern.
  11. Integrierte Schaltung nach Anspruch 10, wobei der Die einen verteilten Bragg-Reflektor-Mehrschichtstapel einschließt, um eine bestimmte optische Antwort für den NIPD bereitzustellen.
  12. Integrierte Schaltung nach Anspruch 7, wobei die Oberfläche eine erste Oberfläche ist, wobei der Die ein Halbleitersubstrat einschließt, das eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei die Anordnung von Linsen auf der zweiten Oberfläche im ersten Teil des Dies angeordnet ist.
  13. Integrierte Schaltung nach Anspruch 12, wobei wenigstens eine der zweiten Mehrzahl von Leiterbahnen einen Reflektor umfasst, um eine bestimmte optische Antwort für den NIPD bereitzustellen.
  14. Integrierte Schaltung nach einem der Ansprüche 2 bis 13, wobei das Substrat eine gedruckte Leiterplatte (PCB, Printed Circuit Board) umfasst.
  15. Vorrichtung mit einer Chip-auf-Chip- und Chip-auf-Substrat-Konfiguration, umfassend: einen Prozessor; und einen optischen Transceiver, der kommunikativ mit dem Prozessor gekoppelt ist, und einschließlich einer optoelektronischen Komponente, die in einem ersten Teil eines Dies nahe einer Oberfläche des Dies angeordnet ist; und wenigstens eine Leiterbahn, die mit der optoelektronischen Komponente gekoppelt ist und nahe der Oberfläche des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil zu erstrecken, um eine elektrische Verbindung für den optischen Transceiver und eine integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll, um eine kommunikative Verbindung zwischen der Vorrichtung und einer anderen Vorrichtung bereitzustellen.
  16. Vorrichtung nach Anspruch 15, wobei der optische Transceiver eine erste integrierte Schaltung ist und wobei die integrierte Schaltung eine zweite integrierte Schaltung ist, wobei die wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn ist, wobei die erste integrierte Schaltung ferner wenigstens eine zweite Leiterbahn umfasst, die nahe der Oberfläche im zweiten Teil des Dies angeordnet ist, um sich im Wesentlichen zur Oberfläche im zweiten Teil zu erstrecken, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  17. Vorrichtung nach Anspruch 16, wobei die zweite integrierte Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration mit der ersten integrierten Schaltung angeordnet werden soll, wobei das Substrat über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration mit der zweiten integrierten Schaltung angeordnet werden soll.
  18. Vorrichtung nach Anspruch 17, wobei das Substrat eine gedruckte Leiterplatte (PCB, Printed Circuit Board) umfasst, wobei die Vorrichtung eine mobile Rechenvorrichtung umfasst.
  19. Verfahren zum Bereitstellen einer integrierten Schaltung, umfassend: Anordnen einer optoelektronischen Komponente eines optischen Transceivers in einem ersten Teil eines Dies nahe einer Oberfläche des Dies; Anordnen von wenigstens einer Leiterbahn nahe der Oberfläche des Dies, einschließlich Erstrecken der wenigstens einen Leiterbahn im Wesentlichen zur Oberfläche in einem zweiten Teil des Dies benachbart zum ersten Teil; und Koppeln der optoelektronischen Komponente mit der wenigstens einen Leiterbahn, um eine elektrische Verbindung für den optischen Transceiver und eine integrierte Schaltung bereitzustellen, die mit dem zweiten Teil des Dies in einer Chip-auf-Chip-Konfiguration gekoppelt werden soll.
  20. Verfahren nach Anspruch 19, wobei der optische Transceiver eine erste integrierte Schaltung umfasst, die im Die angeordnet ist, und wobei die integrierte Schaltung eine zweite integrierte Schaltung ist, wobei die wenigstens eine Leiterbahn wenigstens eine erste Leiterbahn ist, wobei das Verfahren ferner umfasst: Anordnen von wenigstens einer zweiten Leiterbahn nahe der Oberfläche im zweiten Teil des Dies, einschließlich Erstrecken der wenigstens einen zweiten Leiterbahn im Wesentlichen zur Oberfläche im zweiten Teil, um eine elektrische Verbindung für die zweite integrierte Schaltung und ein Substrat bereitzustellen, das mit dem zweiten Teil des Dies in einer Chip-auf-Substrat-Konfiguration gekoppelt werden soll.
  21. Verfahren nach Anspruch 20, wobei die optoelektronische Komponente einen Normalinzidenz-Photodetektor (NIPD) umfasst, wobei die zweite integrierte Schaltung einen Empfänger umfasst, wobei das Verfahren ferner umfasst: Anordnen einer Anordnung von Linsen auf dem Die, um eine optische Kopplung für eine Lichtquelle, die mit der ersten integrierten Schaltung gekoppelt ist, mit dem NIPD bereitzustellen.
  22. Verfahren nach Anspruch 21, wobei das Anordnen einer Anordnung von Linsen auf dem Die das Bereitstellen der Anordnung von Linsen über dem ersten Teil des Dies einschließt.
  23. Verfahren nach Anspruch 21, wobei die Oberfläche eine erste Oberfläche ist, wobei der Die ein dielektrisches Substrat einschließt, das eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei das Anordnen einer Anordnung von Linsen auf dem Die das Bereitstellen der Anordnung von Linsen auf der zweiten Oberfläche im ersten Teil des Dies einschließt.
  24. Verfahren nach Anspruch 20, ferner umfassend: Anordnen der zweiten integrierten Schaltung auf dem zweiten Teil des Dies in der Chip-auf-Chip-Konfiguration.
  25. Verfahren nach einem der Ansprüche 20 bis 24, ferner umfassend: Anordnen des Substrats über dem zweiten Teil des Dies in der Chip-auf-Substrat-Konfiguration.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527482B2 (en) 2017-12-22 2022-12-13 Hrl Laboratories, Llc Hybrid integrated circuit architecture
US11536800B2 (en) 2017-12-22 2022-12-27 Hrl Laboratories, Llc Method and apparatus to increase radar range
US10866373B2 (en) 2018-06-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof
CN111916419B (zh) * 2019-05-08 2024-01-09 菲尼萨公司 用于光电模块的电耦合配件和方法
WO2022005542A1 (en) * 2020-06-29 2022-01-06 Hrl Laboratories, Llc Method and apparatus to increase radar range
US20220196931A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Micro-lens array optically coupled with a photonics die
US20230317694A1 (en) * 2022-04-04 2023-10-05 International Business Machines Corporation Architecture and device using optical element and computer chip for optical signal transmission
CN116093095B (zh) * 2022-12-14 2024-06-14 莱弗利科技(苏州)有限公司 光耦隔离器及其封装工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19748005A1 (de) 1997-10-30 1999-05-20 Siemens Ag Anordnung zum Übertragen von elektrischen Signalen zwischen einem auf einer Trägerplatte thermisch isoliertem Modul und angrenzenden Nachbarmodulen
US20130273672A1 (en) 2011-12-08 2013-10-17 John Heck Semiconductor substrate for an optical transmitter apparatus and method

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6749345B1 (en) * 2002-05-24 2004-06-15 National Semiconductor Corporation Apparatus and method for electro-optical packages that facilitate the coupling of optical cables to printed circuit boards
US6998709B2 (en) * 2003-11-05 2006-02-14 Broadcom Corp. RFIC die-package configuration
US7236666B2 (en) * 2004-09-30 2007-06-26 Intel Corporation On-substrate microlens to couple an off-substrate light emitter and/or receiver with an on-substrate optical device
US7304801B2 (en) * 2005-03-30 2007-12-04 Xerox Corporation Distributed Bragg reflector systems and methods
US7474815B2 (en) * 2006-03-14 2009-01-06 International Business Machines Corporation Interconnecting (mapping) a two-dimensional optoelectronic (OE) device array to a one-dimensional waveguide array
US8231284B2 (en) * 2007-03-26 2012-07-31 International Business Machines Corporation Ultra-high bandwidth, multiple-channel full-duplex, single-chip CMOS optical transceiver
US7539366B1 (en) * 2008-01-04 2009-05-26 International Business Machines Corporation Optical transceiver module
US8265432B2 (en) * 2008-03-10 2012-09-11 International Business Machines Corporation Optical transceiver module with optical windows
US9082745B2 (en) * 2010-04-30 2015-07-14 Hewlett-Packard Development Company, L.P. Circuit module
US20150062915A1 (en) * 2013-09-05 2015-03-05 Cree, Inc. Light emitting diode devices and methods with reflective material for increased light output
KR20120137867A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 상변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 제조 방법
CN103135182B (zh) * 2011-12-02 2016-09-14 鸿富锦精密工业（深圳）有限公司 光学元件封装结构及其封装方法
KR102009979B1 (ko) * 2012-06-07 2019-08-12 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 장치
US8938136B2 (en) 2012-08-08 2015-01-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Opto-electronic system having flip-chip substrate mounting
US9177884B2 (en) * 2012-10-09 2015-11-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Two-sided-access extended wafer-level ball grid array (eWLB) package, assembly and method
US20140212085A1 (en) 2013-01-29 2014-07-31 Georgios Margaritis Optocoupler
CN104766903B (zh) * 2013-12-03 2018-06-29 光澄科技股份有限公司 集成模块及其形成方法
US20150295098A1 (en) 2014-04-11 2015-10-15 Fujitsu Limited Chip package
US9671572B2 (en) * 2014-09-22 2017-06-06 Oracle International Corporation Integrated chip package with optical interface

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19748005A1 (de) 1997-10-30 1999-05-20 Siemens Ag Anordnung zum Übertragen von elektrischen Signalen zwischen einem auf einer Trägerplatte thermisch isoliertem Modul und angrenzenden Nachbarmodulen
US20130273672A1 (en) 2011-12-08 2013-10-17 John Heck Semiconductor substrate for an optical transmitter apparatus and method

Also Published As

Publication number Publication date
TW201729395A (zh) 2017-08-16
WO2017095548A1 (en) 2017-06-08
US20170155450A1 (en) 2017-06-01
TWI710102B (zh) 2020-11-11
DE112016005492T5 (de) 2018-08-09
CN108369945A (zh) 2018-08-03
CN108369945B (zh) 2022-06-07
US9900102B2 (en) 2018-02-20

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