TWI710102B - 具有晶片在晶片上及晶片在基體上組態之積體電路總成、 用於形成其之方法及運算設備 - Google Patents

具有晶片在晶片上及晶片在基體上組態之積體電路總成、 用於形成其之方法及運算設備 Download PDF

Info

Publication number
TWI710102B
TWI710102B TW105133526A TW105133526A TWI710102B TW I710102 B TWI710102 B TW I710102B TW 105133526 A TW105133526 A TW 105133526A TW 105133526 A TW105133526 A TW 105133526A TW I710102 B TWI710102 B TW I710102B
Authority
TW
Taiwan
Prior art keywords
die
integrated circuit
chip
substrate
trace
Prior art date
Application number
TW105133526A
Other languages
English (en)
Other versions
TW201729395A (zh
Inventor
奧魯菲米 I. 多尚瑪
任明鎮
安勝 劉
Original Assignee
美商英特爾公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾公司 filed Critical 美商英特爾公司
Publication of TW201729395A publication Critical patent/TW201729395A/zh
Application granted granted Critical
Publication of TWI710102B publication Critical patent/TWI710102B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/40—Transceivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4246—Bidirectionally operating package structures
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4274—Electrical aspects
    • G02B6/428—Electrical aspects containing printed circuit boards [PCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Optical Couplings Of Light Guides (AREA)

Abstract

本文揭示之實施例提出一種包含具有一晶片在晶片上及晶片在基材上組態之積體電路的設備。於一種情況下，該設備可包括具有設置於一晶粒的一第一部分中之一光電子組件的一光收發器，及耦合該光電子組件且設置而延伸實質上到該晶粒相鄰該第一部分的一第二部分中之表面的一跡線，來對該積體電路與有待呈一晶片在晶片上組態耦合該晶粒的該第二部分之另一積體電路提供電氣連結。該設備可包括設置於該晶粒的該第二部分中之一第二跡線來實質上延伸到於該第二部分中之該表面，來對該另一積體電路與有待呈一晶片在基材上組態耦合該晶粒的該第二部分之一基材提供電氣連結。其它實施例可經描述及/或請求專利。

Description

具有晶片在晶片上及晶片在基體上組態之積體電路總成、用於形成其之方法及運算設備 發明領域
本文揭示之實施例大致上係有關於積體電路領域，及更特別，係有關於包括光學裝置且具有晶片在晶片上及晶片在基材上組態之積體電路。
發明背景
今日計算裝置可裝配有用於高速及高容量裝置內及裝置間通訊的不同類型的組件。若干計算裝置可裝配有各種無線輸入/輸出(I/O)組件，諸如可包括電氣及光學組件諸如光收發器的積體電路(IC)。光學及電氣介面之有效整合使其獲得超緊密多通道的高位元率積體電路架構可能呈現若干工程挑戰。舉例言之，用於整合超緊密多通道的光收發器模組於積體電路的目前設計解決方案大致上要求潛在地可能無效的複雜的光耦合方案。
依據本發明之一實施例，係特地提出一種積體電路，其包含：一光收發器，其具有設置於一晶粒的一第一部分中，靠近該晶粒的一表面之一光電子組件；及至少一跡線，其與該光電子組件耦合且設置靠近該晶粒之該表面用以實質地延伸到相鄰該第一部分的該晶粒之一第二部分中之該表面，來提供用於該積體電路與另一積體電路之電氣連接，該另一積體電路以一晶片在晶片上組態而與該晶粒的該第二部分耦合。
10:晶圓形式
11:晶圓
102、102a-b:晶粒
103:電路
140:單一化形式
150:光收發器
152:第一部分
154、160、220、232、234:跡線
156:第二部分
200、300:IC總成
204:半導體基材
206:介電層
210、222:IC
212:光電子組件
214:光信號
216:透鏡陣列
224、238、242:接觸襯墊、金屬襯墊
226、244:焊料凸塊
230:表面
240:基材
246:小面
302:後表面
304:信號接觸跡線
306:頂側
402、404:襯墊陣列
500:方法
502-508:方塊
600:計算裝置
602:處理器
604:系統記憶體
608:輸入/輸出(I/O)裝置
610:通訊介面
612:系統匯流排
622:運算邏輯
624:大容量儲存裝置
藉由如下詳細說明部分結合附圖將更容易瞭解實施例。為了輔助本詳細說明部分，相似的元件符號標示相似的結構元件。於附圖之圖式中舉例說明例示實施例而非限制性。
圖1為方塊圖例示依據若干實施例一晶粒的實例，帶有本文揭示之晶片在晶片上及晶片在基材上組態的積體電路。
圖2示意地例示依據若干實施例，具有晶片在晶片上及晶片在基材上組態的積體電路總成的一實例。
圖3示意地例示依據若干實施例，具有晶片在晶片上及晶片在基材上組態的積體電路總成之另一實例的剖面側視圖。
圖4示意地例示依據參考圖2描述的實施例提供的積體電路總成之一實例的頂視圖。
圖5為依據若干實施例，用於製造具有晶片在晶片上及晶片在基材上組態的積體電路之方法流程圖。
圖6例示依據若干實施例適合用以實施本文揭示之面向的一計算裝置實例。
較佳實施例之詳細說明
本文揭示之實施例包括一種包含具有一晶片在晶片上及晶片在基材上組態之積體電路的設備。於若干實施例中，該設備可包括一光收發器，其具有設置於一晶粒的一第一部分中之一光電子組件，及一跡線，其與該光電子組件耦合且設置而實質地延伸到相鄰該第一部分的該晶粒之一第二部分中之表面，來提供用於該積體電路與另一積體電路之電氣連接，該另一積體電路以一晶片在晶片上組態而與該晶粒的該第二部分耦合。該設備可進一步包括設置於該晶粒的該第二部分中之一第二跡線來實質上延伸到於該第二部分中之該表面，來提供用於該另一積體電路與一基材之電氣連接，，該基材以一晶片在基材上組態而與該晶粒的該第二部分耦合。
於後文詳細說明部分中，參考構成本詳細說明部分之一部分的附圖，其中全文中相似的元件符號標示相似的部件，及其中顯示可實施本文揭示之主旨的具體實施例。須瞭解不背離本文揭示之範圍可運用其它實施例且可做出結構或邏輯變化。因此，後文詳細說明部分不取 作限制性意義，及實施例之範圍係由隨附之申請專利範圍及其相當範圍界定。
為了本文揭示之目的，用語「A及/或B」表示(A)、(B)、(A)或(B)、或(A及B)。為了本文揭示之目的，用語「A、B、及/或C」表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述可使用基於透視的描述，諸如頂/底、內/外、上/下等。此等描述僅用來輔助討論而非意圖限制本文描述的實施例應用於任何特定方位。
描述可使用片語「於一實施例中」或「於實施例中」，其可各自指稱相同或相異實施例中之一或多者。又復，如就本文揭示之實施例使用，術語「包含」、「包括」、「具有」等為同義詞。
術語「耦合」連同其衍生詞可於本文中使用。「耦合」可表示下列中之一或多者。「耦合」可表示二或多個元件彼此直接實體、電氣、或光學接觸。然而，「耦合」也可表示二或多個元件彼此間接接觸，但仍然彼此協作或互動，及可表示一或多個其它元件耦合於或連結於據稱彼此耦合的該等元件間。
圖1為方塊圖例示依據若干實施例晶粒的一實例，具有本文揭示之晶片在晶片上及晶片在基材上組態的積體電路。更明確言之，圖1示意地例示依據若干實施例呈晶圓形式10及呈單一化形式140的晶粒102之頂視圖。於若干實施例中，晶粒102可以是由半導體材料諸如 矽或其它適當材料組成的晶圓11之多個晶粒(例如，晶粒102、102a、102b)中之一者。多個晶粒可形成於晶圓11表面上。該等晶粒中之各者可以是可包括如本文描述的記憶體裝置之半導體產物的重複單元。依據若干實施例，晶粒102或形成其上的積體電路可包括記憶體裝置的電路103，例如處理器及/或記憶體裝置的電路。
依據各種實施例，電路103也可包括設置於晶粒102的第一部分152中之光收發器150，及至少一個跡線154，其耦合光收發器150及設置來實質上延伸至相鄰第一部分152的晶粒102的第二部分156表面，以提供呈晶片在晶片上組態之包含電路103的積體電路與有待耦合晶粒102的第二部分156之另一積體電路(未顯示於圖中)的電氣連結。電路103可進一步包括設置於晶粒102的第二部分156中的跡線160來實質上延伸至第二部分156表面，以提供呈晶片在基材上組態之另一個積體電路(未顯示於圖中)與有待耦合第二部分的基材(未顯示於圖中)的電氣連結。積體電路的組態之此等及其它面向將容後詳述。
於若干實施例中，積體電路包括電路103可使用合宜半導體製造技術製成，其中若干技術描述於本文中。於半導體產品/積體電路之製程完成後，晶圓11可進行單一化製程，其中該等晶粒(例如，有積體電路形成其上的晶粒102)中之各者可彼此分開以提供半導體產品的分開「晶片」。晶圓11可以是多種尺寸中之任一者。依據各種實施例，積體電路包括電路103可以晶圓形式10或單一 化形式140設置於半導體基材上。於若干實施例中，晶粒102可包括邏輯、電氣、光學組件、或其組合。
圖2示意地例示依據若干實施例具有晶片在晶片上及晶片在基材上組態的積體電路(IC)總成的一實例。於若干實施例中，IC總成200可包括一或多個晶粒，例如圖1之晶粒102包含半導體基材(例如，矽基材或絕緣體上矽基材)204及介電層206。於若干實施例中，晶粒102可包括IC或為IC的一部分，IC包括記憶體、處理器、單晶片系統(SoC)或特定應用積體電路(ASIC)。舉例言之，晶粒102可包括具有如本文描述的晶片在晶片上及晶片在基材上組態之電路(例如，圖1之電路103)，諸如IC 210。如圖顯示，晶粒102可包括第一部分152及相鄰第一部分152的第二部分156，如由晶粒102的第一與第二部分間之虛線208指示。
IC 210可包括光收發器，其具有例如在介電層206內部的晶粒102表面近端，設置於晶粒102的第一部分152的光電子組件212。雖然光收發器的若干組件可分布遍及總成200，但後文中為求容易瞭解，IC 210可稱作「光收發器」。於若干實施例中，光電子組件212可包含經組配來透過光耦合光電子組件212的透鏡陣列216而接收照明(例如，光信號214)的法線入射光檢測器(NIPD)。用於例示目的，圖2中只顯示陣列216中之一個透鏡。須注意光電子組件212可包含其它形式的光裝置，諸如光調變器。包含光檢測器的光電子組件212於本文被描述作為具 體實施例，但非意圖限制本文揭示。
如圖顯示，IC 210可進一步包括耦合光電子組件212及設置於晶粒102中的跡線220來實質上延伸到於晶粒102的第二部分156中之晶粒102的表面230。如圖顯示，跡線220(於若干實施例中，可包括多個跡線)可設於晶粒102來許可IC 210的光電子組件212與另一個積體電路例如IC 222間之電氣連結。於實施例中，IC 222可包括接收器，其係經組配用以回應於接收光信號214，放大由光電子組件212透過跡線220所提供的電氣輸出信號。
如圖顯示，IC 210可呈晶片在晶片上組態耦合於晶粒102的第二部分156中的另一個IC 222。為了達成該目的，跡線220可耦合設置於跡線220的末端且延伸到晶粒102的表面230之接觸襯墊224，用以提供IC 210與另一個IC 222的電氣連結。IC 210與IC 222間之電氣連結可進一步設有其它互連組件，例如焊料凸塊226。雖然顯示跡線220用於例示目的，但須注意如前文描述，可有多個跡線220設置於晶粒102，以便提供光電子組件(例如，NIPD)212與信號放大IC 222(例如，接收器IC，後文稱作「接收器」)的輸入間之電氣耦合。
IC 210可進一步包括設置於晶粒102的第二部分156中之表面230近端的多個跡線232、234。如圖顯示，跡線232(例如，接地跡線)及234(例如，信號跡線)可實質上延伸到第二部分156中之表面，以提供IC 222與基材240間之電氣連結。於若干實施例中，基材240可以是 使用堆積技術提供的具有交插金屬層及介電層的多層堆疊。於若干實施例中，基材240可包含或可以是印刷電路板(PCB)的部件。類似前述連結，使用由跡線232、234、及其它互連組件諸如襯墊238、242及焊料凸塊244提供的電氣連結，基材240可以晶片在基材上組態耦合晶粒102的第二部分156。如圖顯示，基材240可實質上設置於晶粒102的第二部分156上方。
於若干實施例中，多個跡線232、234可以多層樣式設置於晶粒102的第二部分156中。舉例言之，信號及接地跡線及襯墊可連結到介電層206中之不同金屬層，例如，接地連結到金屬-1，及信號連結到金屬-2，於該處金屬-1及金屬-2可以是不同的金屬化層或層級，而非必要具有不同的組成。此等層可允許接收器放大IC接地及信號輸出到PCB的路徑安排。於接收器輸出的多層跡線可允許晶粒102上期望的信號完整性。
因此，IC總成200可經組配以在IC 210的光電子組件212接收光信號214。光電子組件212可將光信號轉換成電氣信號，及透過IC 210的跡線220及互連組件224、226而提供電氣信號給IC 222(接收器)。IC 222可放大由光電子組件212提供的電氣輸出信號，及可透過跡線232、234及IC 210的對應互連組件而提供已放大的電氣輸出信號至設置於基材240(例如，PCB)的電路。須注意基材240顯示為呈晶片在基材上組態與IC 222整合。然而，其它類型的連結也屬可能，諸如藉打線接合。
於若干實施例中，透鏡陣列216可設置於晶粒102的第一部分152上方，如圖顯示，來接收由提供光信號214的光源(未顯示於圖中)的前側照明。該等透鏡中之各者可包括如圖顯示而夾角的一個小面246，以防止透鏡與NIPD間共振腔的形成。半導體基材可結合高度反射性分散式布拉格反射件(DBR)多層堆疊，來給NIPD提供確定的光反應，同時維持期望的(例如，高)頻寬。
圖3示意地例示依據若干實施例，具有晶片在晶片上及晶片在基材上組態的積體電路總成之另一實例的剖面側視圖。如圖顯示，IC總成300可經以類似圖2之IC總成200組配。為求容易瞭解，圖2及圖3中相似的元件係以相似的元件符號指示。
如圖顯示，透鏡陣列216可整合於半導體基材204的後表面302上，於晶粒102的第一部分152中，以使其能背側照明。為了以光信號214背側照明，耦合IC 222至光接收器212(NIPD)的信號接觸跡線304也可用作為在IC 210頂側306的反射件。
圖4示意地例示依據參考圖2描述的實施例提供的積體電路總成之一實例的頂視圖。為求容易瞭解，圖2及圖4中IC總成200之相似的元件係以相似的元件符號指示。也為求容易瞭解，基材240不顯示於圖4中。
虛線208指示晶粒102被劃分成第一及第二部分152及156使得透鏡陣列216(以虛線勾勒輪廓)不被IC 222遮掩，許可頂側照明。金屬跡線220可透過襯墊224 自光收發器(設置於陣列216下方)至IC 222的個別輸入(例如，接收器)。金屬襯墊224可形成對應IC 222的輸入之襯墊的陣列402，以許可IC 222與IC 210間之晶片在晶片上組態。同理，金屬襯墊238可形成對應IC 222的輸出之襯墊的陣列404，以進一步許可IC 222與IC 210間之晶片在晶片上組態。多層跡線232可連結IC 222的輸出與襯墊242，以使得IC 222與基材(例如，PCB，未顯示於圖中)能呈晶片在基材上組態。
如於圖2-4中顯示，金屬跡線及襯墊可經組配成實際上任何間距及大小以配合因應寬廣範圍的積體電路封裝要求，而對射頻信號完整性極少產生衝擊。一般而言，參考圖2-4描述的實施例可提供用於多層金屬跡線及襯墊整合至晶粒102上，其針對高速傳輸線路徑安排，允許晶片在晶片上及晶片在基材上兩種覆晶整合而只有低的信號犧牲。透過跡線長度的最小化，金屬跡線可與高位元率電氣傳輸相容。又，所述實施例可提供光耦合組件諸如透鏡的直接整合用以最佳光整合成光檢測器陣列，而不會對金屬跡線加諸長度限制，其可能以每通道高位元率，諸如大於每通道25Gb/s的速率影響總體接收器性能。
要言之，所述實施例可提供包括光收發器的緊密的高度整合的高通道計數積體電路，具有高位元率(例如，大於每通道25Gb/s)架構。此種超緊密高通道計數及高位元率的光收發器模組可能難以透過打線接合或覆晶整合，使用習知光檢測器晶粒達成。藉由允許直接法線入 射光耦合(單模式或多模式)入光檢測器內，同時保持電氣跡線夠短而以每通道極高位元率來維持RF信號完整，所述實施例可進一步提供複雜的(及可能鬆散的)光耦合方案之消除。
圖5為依據若干實施例，用於製造具有晶片在晶片上及晶片在基材上組態的積體電路之方法流程圖。方法500適合參考圖1-4描述的實施例。於替代實施例中，方法500可以更多的或更少的操作，或不同的操作順序實施。
方法500可始於方塊502及包括設置光收發器的光電子組件於包含第一積體電路之晶粒的第一部分中，靠近該晶粒表面。方塊502的操作可包括設置光電子組件於晶粒之前，製造晶粒諸如NIPD晶粒。製造可始於提供半導體(例如，矽或絕緣體上矽)基材。其次，取決於光二極體極性、晶粒的某些位置諸如前述晶粒的第一及第二部分中之選擇性，底接觸層可藉植入P型或N型摻雜劑形成。半導體層可經沈積及圖案化來生成光檢測器平台。圖案化平台的非作用態化可經進行來非作用態化任何平台表面缺陷位置。然後，作用態區平台的頂面可植入具有與基材植體相反極性的摻雜劑來形成PIN(或NIP)光二極體。
於方塊504，方法500可包括設置靠近該晶粒之該表面之第一跡線，包括將至少一個跡線實質地延伸到相鄰該第一部分的該晶粒之第二部分中的該表面。
於方塊506，方法500可包括將該光電子組 件與該第一跡線耦合，來提供用於該光收發器及一第二積體電路之電氣連接，該第二積體電路以一晶片在晶片上組態與該晶粒之該第二部分耦合。
於方塊508，方法500可包括設置第二跡線靠近該晶粒之該第二部分中之該表面，包括將第二跡線實質地延伸到第二部分中的表面，來提供用於該第二積體電路及一基材之電器連接，該基材以一晶片在基材上組態而與該晶粒之第二部分耦合。
參考方塊504、506、及508描述的操作可由下列動作提供。介電層(例如，氧化物、氮化物等)可沈積於半導體基材頂上來平面化基材。金屬接觸通孔可蝕刻貫穿絕緣電介質低抵P層及N層，及以金屬化填充。金屬化可經圖案化而形成光二極體金屬跡線及襯墊。光二極體平台正上方的絕緣電介質可經蝕刻，抗反射被覆層可經沈積來最大化光二極體響應度。
圖6例示依據若干實施例，適合配合圖1-4的各種組件使用的計算裝置600實例。於若干實施例中，計算裝置600之實例可包括參考圖1-4描述的各種組件。
如圖顯示，計算裝置600可包括一或多個處理器或處理器核心602及系統記憶體604。除非上下文另行明白地要求，否則為了本案包括申請專利範圍之目的，術語「處理器」及「處理器核心」可考慮為同義詞。處理器602可包括任何類型的處理器，諸如中央處理單元(CPU)、微處理器等。處理器602可實施為具有多核心的 積體電路，例如，多核心微處理器。
計算裝置600可包括大容量儲存裝置624(諸如固態驅動裝置、依電性記憶體(例如，動態隨機存取記憶體(DRAM)等))。一般而言，系統記憶體604及/或大容量儲存裝置624可以是任何類型的暫態及/或持久儲存裝置，包括，但非限制性，依電性及非依電性記憶體、光學、磁學、及/或固態大容量儲存裝置等。依電性記憶體可包括，但非限制性，靜態及/或動態隨機存取記憶體。非依電性記憶體可包括，但非限制性，電氣可抹除可規劃唯讀記憶體、相變記憶體、電阻記憶體等等。
計算裝置600可進一步包括輸入/輸出(I/O)裝置608(諸如顯示器、軟式鍵盤、觸控螢幕、影像擷取裝置等)及通訊介面610(諸如網路介面卡、數據機、紅外線接收器、無線電接收器(例如，近場通信(NFC)、藍牙、WiFi、4G/5G長期演進(LTE)等等)。
通訊介面610可包括通訊晶片(未顯示於圖中)，其可經組配以根據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進HSPA(E-HSPA)、或長期演進(LTE)網路操作裝置600。通訊晶片也可經組配以根據加強式GSM演進資料(EDGE)、GSM EDGE無線電接取網路(GERAN)、通用地面無線電接取網路(UTRAN)、或演進UTRAN(E-UTRAN)操作。通訊晶片可經組配以根據劃碼多向接取(CDMA)、分時多向接取(TDMA)、數位加強式 無線電信(DECT)、演進資料優化(EV-DO)、其衍生協定、以及標示為3G、4G、5G及其後的任何其它無線協定操作。於其它實施例中，通訊介面610可根據其它無線協定操作。
於若干實施例中，通訊介面610可包含圖2及圖4的IC總成200及/或圖3的IC總成300。更明確言之，如參考圖2-4描述，通訊介面610可包括以晶片在晶片上組態一起耦合的一或多個光收發器212及IC 222(例如，接收器)，及以晶片在基材上組態耦合IC 222的基材240(例如，PCB)。可設有IC總成200(300)例如來使得處理器602與計算裝置600或另一個(例如，外部)設備(未顯示於圖中)的其它組件間能透過I/O裝置608通訊。
前述計算裝置600元件可透過系統匯流排612，其可表示一或多個匯流排而彼此耦合。以多個匯流排為例，其可藉一或多個匯流排橋接器(未顯示於圖中)橋接。此等元件中之各者可進行業界已知之習知功能。特別，系統記憶體604及大容量儲存裝置624可被採用來儲存實施欲在計算裝置上執行的韌體、作業系統及/或一或多個應用程式之程式指令的工作複本及持久複本。部分韌體可組配、控制、及/或操作參考圖2-4描述的IC總成相關聯的積體電路，集合標示為運算邏輯622。運算邏輯622可以由處理器602或可彙編成彙編器指令的高階語言所支援的彙編器指令實施。
取決於計算裝置600是否使用作為行動計算裝置，諸如平板計算裝置、膝上型電腦、遊戲機台、或 智慧型電話、或固定計算裝置諸如機器可讀取媒體或桌上型電腦，元件608、610、612的數目、能力、及/或容量可各異。其組成為已知，因而不再贅述。
處理器602中之至少一者可與具有運算邏輯622的記憶體一起封裝來形成系統級封裝(SiP)或單晶片系統(SoC)。於各種實施例中，計算裝置600可包含行動計算裝置，諸如智慧型電話、平板、個人數位助理器(PDA)、超行動PC、或任何其它行動計算裝置。於各種實施例中，計算裝置可包含膝上型電腦、小筆電、筆記型電腦、或超筆電。於進一步實施例中，計算裝置600可以是處理資料的任何其它電子裝置。
本文描述的實施例可藉下列實例進一步例示說明。實例1為一種積體電路，其包含：一光收發器，其具有設置於一晶粒的一第一部分中，靠近該晶粒的一表面之一光電子組件；及至少一跡線，其與該光電子組件耦合且設置靠近該晶粒之該表面用以實質地延伸到相鄰該第一部分的該晶粒之一第二部分中之該表面，來提供用於該積體電路與另一積體電路之電氣連接，該另一積體電路以一晶片在晶片上組態而與該晶粒的該第二部分耦合。
實例2可包括實例1之主旨，其中該積體電路為一第一積體電路，其中該另一積體電路為一第二積體電路，其中至少一跡線包含至少一第一跡線，及其中該第一積體電路進一步包含設置靠近該晶粒的該第二部分中之該表面以實質地延伸到該第二部分中之該表面的至少一第 二跡線，來提供用於該第二積體電路與一基材之電氣連接，該基材以一晶片在基材上組態而與該晶粒的該第二部分耦合。
實例3可包括實例2之主旨，其中該第二積體電路係與該第一積體電路以該晶片在晶片上組態而被設置於該晶粒的該第二部分上。
實例4可包括實例2之主旨，其中該基材係與該第二積體電路以該晶片在基材上組態而被設置於該晶粒的該第二部分上方。
實例5可包括實例2之主旨，其中該光電子組件包含一法線入射光檢測器(NIPD)，用以接收一光信號及經由該至少一第一跡線發射一對應電氣輸出信號，其中該第二積體電路包含一接收器，用以放大該電氣輸出信號及用以經由該至少一第二跡線提供該已放大的電氣輸出信號給設置於該基材中之電路。
實例6可包括實例5之主旨，其進一步包含與該NIPD光耦合的一透鏡陣列，其中該至少一第一跡線包含一第一多數跡線，用以將該NIPD與該接收器之輸入電氣耦合。
實例7可包括實例6之主旨，其中該至少一第二跡線包含一第二多數跡線，用以將該接收器之輸出與設置於該基材中之該電路電氣耦合。
實例8可包括實例7之主旨，其中該等第二多數跡線係以一多層方式設置於該晶粒的該第二部分中。
實例9可包括實例7之主旨，其中該等第一及第二多數跡線包括設置於跡線的個別末端以延伸到該晶粒的該表面之接觸襯墊，來提供用於該等第一及第二積體電路及設置於該基材中之該電路之電氣連接性。
實例10可包括實例6之主旨，其中該透鏡陣列係設置於該晶粒的該第一部分上方，其中該等透鏡中之各者包括一小面，以防止該等透鏡與該NIPD間共振腔的形成。
實例11可包括實例10之主旨，其中該晶粒包括一分散式布拉格反射件多層堆疊，以提供用於該NIPD之一經判定之光響應。
實例12可包括實例7之主旨，其中該表面為一第一表面，其中該晶粒包括具有與該第一表面相對的一第二表面之一半導體基材，其中該透鏡陣列係設置於該晶粒的該第一部分中之該第二表面上。
實例13可包括實例12之主旨，其中該等第二多數跡線中之至少一者包含一反射件，以提供用於該NIPD之一經判定之光響應。
實例14可包括實例2至13中任一者之主旨，其中該基材包含一印刷電路板(PCB)。
實例15為一種具有一晶片在晶片上及晶片在基材上組態的設備，其包含：一處理器；及一光收發器，其通訊地與該處理器耦合，及包括設置於一晶粒的一第一部分中靠近該晶粒的一表面之一光電子組件；及至少 一跡線，其與該光電子組件耦合且設置靠近該晶粒之該表面用以實質地延伸到相鄰該第一部分的該晶粒之一第二部分中之該表面，來提供於該光收發器及一積體電路之電氣連接，該積體電路以一晶片在晶片上組態與該晶粒的該第二部分耦合，以提供該設備與另一設備間之通訊連接。
實例16可包括實例15之主旨，其中該光收發器為一第一積體電路，並且其中，該積體電路為一第二積體電路，其中該至少跡線為至少一第一跡線，其中該第一積體電路進一步包含設置靠近該晶粒的該第二部分中之該表面用以實質地延伸到該第二部分中之該表面的至少一第二跡線，來提供用於該第二積體電路及一基材之電氣連接，該基材以一晶片在基材上組態而與該晶粒的該第二部分耦合。
實例17可包括實例16之主旨，其中該第二積體電路係與該第一積體電路以該晶片在晶片上組態而被設置於該晶粒的該第二部分上，其中該基材係欲以與該第二積體電路以該晶片在基材上組態而被設置於該晶粒的該第二部分上方。
實例18可包括實例17之主旨，其中該基材包含一印刷電路板(PCB)，其中該設備包含一行動計算裝置。
實例19為一種提供一積體電路之方法，其包含：設置一光收發器之一光電子組件於一晶粒的一第一部分中，靠近該晶粒的一表面；設置靠近該晶粒的該表面 之至少一跡線，包括實質地延伸該至少一跡線至相鄰該第一部分之該晶粒之一第二部分中之該表面；及耦合該光電子組件與該至少一跡線，來提供用於該光收發器及一積體電路之電氣連接，該積體電路以一晶片在晶片上組態與該晶粒的該第二部分耦合。
實例20可包括實例19之主旨，其中該光收發器包含設置於該晶粒中的一第一積體電路，並且其中，該積體電路為一第二積體電路，其中該至少跡線為至少一第一跡線，其中該方法進一步包含：設置靠近該晶粒的該第二部分中之該表面之至少一第二跡線，包括實質地延伸該至少一第二跡線至該第二部分中之該表面，來提供用於該第二積體電路及一基材之電氣連接，該基材以一晶片在基材上組態而與該晶粒的該第二部分耦合。
實例21可包括實例20之主旨，其中該光電子組件包含一法線入射光檢測器(NIPD)，其中該第二積體電路包含一接收器，其中該方法進一步包含：於該晶粒上設置一透鏡陣列，來對與該第一積體電路耦合的一光源提供與該NIPD之光耦合。
實例22可包括實例21之主旨，其中於該晶粒上設置一透鏡陣列包括提供該透鏡陣列於該晶粒的該第一部分上方。
實例23可包括實例21之主旨，其中該表面為一第一表面，其中該晶粒包括具有與該第一表面相對的一第二表面之一介電基材，其中於該晶粒上設置一透鏡陣 列包括提供該透鏡陣列於該晶粒的該第一部分中之該第二表面上。
實例24可包括實例20之主旨，其進一步包含：以該晶片在晶片上組態設置該第二積體電路於該晶粒的該第二部分上。
實例25可包括實例20至24中任一者之主旨，其進一步包含：以該晶片在基材上組態設置該基材於該晶粒的該第二部分上方。
各種操作係以最有助於瞭解本案所請主旨之方式依序地描述為多個分開操作。然而，描述順序不應解譯為暗示此等操作必然為順序相依性。使用任何合宜硬體及/或軟體來視需要組配，本文揭示之實施例可實施為系統。
雖然為了描述目的本文中已經例示及描述某些實施例，但不背離本文揭示之範圍，經計算來達成相同目的之寬廣多種替代的及/或相當的實施例或具體例可取代所顯示的及描述的實施例。本案意圖涵蓋本文中討論的該等實施例之任何調整或變化。因此，顯然意圖本文描述的實施例僅受申請專利範圍及其相當範圍所限。
10:晶圓形式
11:晶圓
102、102a-b:晶粒
103:電路
140:單一化形式
150:光收發器
152:第一部分
154:跡線
156:第二部分
160:跡線

Claims (17)

  1. 一種積體電路總成，其包含：一第一積體電路，其設置於一晶粒的一第一部分中，該第一部分靠近該晶粒的一第一表面，其中該晶粒包括該第一部分及相鄰該第一部分的一第二部分，其中該晶粒的該第一表面延伸到該晶粒的該等第一及第二部分，其中該第一積體電路包含一個具有一光電子組件之光收發器，該光電子組件包含一法線入射光檢測器(NIPD)；至少一跡線，其與該光電子組件耦合且設置靠近該晶粒之該第一表面以實質地延伸到該晶粒之該第二部分中之該第一表面；一第二積體電路，其包含一接收器，該第二積體電路係與該第一積體電路以一晶片在晶片上組態而被設置於位在該晶粒的該第一部分外部之該晶粒的該第二部分中，其中該跡線要提供該第一積體電路中的該光收發器與該第二積體電路之間的電氣連接；以及一透鏡陣列，其與該光收發器光耦合且被設置在該晶粒的該第一部分中於該晶粒之一第二表面上，該第二表面係與該第一表面相對。
  2. 如請求項1之積體電路總成，其中，一基材係與該第二積體電路以一晶片在基材上組態而被設置於該晶粒的至少一第三部分上方。
  3. 如請求項1之積體電路總成，其中，該NIPD係用以接收一光信號及經由該跡線傳送一對應電氣輸出信號，其中，該第二積體電路包含一接收器，用以放 大該電氣輸出信號及用以經由至少一第二跡線提供該已放大的電氣輸出信號給設置於該基材中之電路。
  4. 如請求項3之積體電路總成，其中，該跡線為一第一跡線，其中，該第一跡線包含一第一多數跡線，用以將該NIPD與該接收器之輸入電氣耦合。
  5. 如請求項4之積體電路總成，其進一步包含至少一第二跡線，其包括一第二多數跡線，用以將該接收器之輸出與設置於該基材中之該電路電氣耦合。
  6. 如請求項5之積體電路總成，其中，該等第二多數跡線係以一多層方式設置於該晶粒的該第二部分中。
  7. 如請求項5之積體電路總成，其中，該等第一及第二多數跡線包括設置於跡線的個別末端處以延伸到該晶粒的該第一表面之接觸襯墊，來提供用於該等第一及第二積體電路及設置於該基材中之該電路之電氣連接性。
  8. 如請求項4之積體電路總成，其中，該等透鏡中之各者包括一小面，以防止該等透鏡與該NIPD之間共振腔的形成。
  9. 如請求項8之積體電路總成，其中，該晶粒包括一分散式布拉格反射件多層堆疊，以提供用於該NIPD之一經判定之光響應。
  10. 如請求項5之積體電路總成，其中，該等第二多數跡線中之至少一者包含一反射件，以提供用於該NIPD之一經判定之光響應。
  11. 如請求項1之積體電路總成，其中，該基材包含一印刷電路板(PCB)。
  12. 一種運算設備，其包含：一處理器；一第一積體電路，其包含一光收發器通訊地與該處理器耦合，且包括設置於一晶粒的一第一部分中靠近該晶粒的一第一表面之一光電子組件，其中該光電子組件包含一法線入射光檢測器(NIPD)；一第二積體電路，其包含一接收器，該第二積體電路係與該第一積體電路以一晶片在晶片上組態而被設置於位在該晶粒的該第一部分外部之該晶粒的一第二部分中；至少一跡線，其與該光電子組件耦合且設置靠近該晶粒之該第一表面以實質地延伸到相鄰該第一部分的該晶粒之該第二部分中之該第一表面，來提供用於該光收發器及該第二積體電路之電氣連接；以及一透鏡陣列，其與該光收發器光耦合且被設置在該晶粒的該第一部分中於該晶粒之一第二表面上，該第二表面係與該第一表面相對。
  13. 如請求項12之運算設備，其進一步包含一基材，其係與該第二積體電路以一晶片在基材上組態而設置於該晶粒的至少該第二部分上方。
  14. 如請求項13之運算設備，其中，該基材包含一印刷電路板(PCB)，其中該設備包含一行動計算裝置。
  15. 一種用於形成積體電路總成之方法，其包含： 提供一第一積體電路，包括設置一光收發器之一光電子組件於一晶粒的一第一部分中，靠近該晶粒的一第一表面，其中該晶粒包括一第一部分及相鄰該第一部分的一第二部分，其中該晶粒的該第一表面延伸到該晶粒的該等第一及第二部分，該光電子組件包含一法線入射光檢測器(NIPD)；設置靠近該晶粒的該第一表面之至少一跡線，包括實質地延伸該至少一跡線至相鄰該第一部分之該晶粒之該第二部分中之該第一表面；將包含有一接收器之一第二積體電路提供於該第一表面上，包括將該接收器設置於位在該晶粒的該第一部分外部之該晶粒的該第二部分中；耦合該光電子組件與該至少一跡線，來以一晶片在晶片上組態而提供用於該光收發器及該第二積體電路之電氣連接；以及將一透鏡陣列設置在該晶粒的該第一部分中之該晶粒之一第二表面上以與該光收發器光耦合，該第二表面係與該第一表面相對。
  16. 如請求項15之方法，其中，於該晶粒上設置該透鏡陣列包括提供該透鏡陣列於該晶粒的該第一部分上方。
  17. 如請求項15之方法，其進一步包含：以一晶片在基材上組態設置一基材於該晶粒的至少該第二部分上方。
TW105133526A 2015-12-01 2016-10-18 具有晶片在晶片上及晶片在基體上組態之積體電路總成、 用於形成其之方法及運算設備 TWI710102B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/956,191 US9900102B2 (en) 2015-12-01 2015-12-01 Integrated circuit with chip-on-chip and chip-on-substrate configuration
US14/956,191 2015-12-01

Publications (2)

Publication Number Publication Date
TW201729395A TW201729395A (zh) 2017-08-16
TWI710102B true TWI710102B (zh) 2020-11-11

Family

ID=58776833

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105133526A TWI710102B (zh) 2015-12-01 2016-10-18 具有晶片在晶片上及晶片在基體上組態之積體電路總成、 用於形成其之方法及運算設備

Country Status (5)

Country Link
US (1) US9900102B2 (zh)
CN (1) CN108369945B (zh)
DE (1) DE112016005492B4 (zh)
TW (1) TWI710102B (zh)
WO (1) WO2017095548A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527482B2 (en) 2017-12-22 2022-12-13 Hrl Laboratories, Llc Hybrid integrated circuit architecture
US11536800B2 (en) 2017-12-22 2022-12-27 Hrl Laboratories, Llc Method and apparatus to increase radar range
US10866373B2 (en) 2018-06-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Optical transceiver and manufacturing method thereof
CN111916419B (zh) * 2019-05-08 2024-01-09 菲尼萨公司 用于光电模块的电耦合配件和方法
WO2022005542A1 (en) * 2020-06-29 2022-01-06 Hrl Laboratories, Llc Method and apparatus to increase radar range
US20220196931A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Micro-lens array optically coupled with a photonics die
US20230317694A1 (en) * 2022-04-04 2023-10-05 International Business Machines Corporation Architecture and device using optical element and computer chip for optical signal transmission
CN116093095B (zh) * 2022-12-14 2024-06-14 莱弗利科技(苏州)有限公司 光耦隔离器及其封装工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060221450A1 (en) * 2005-03-30 2006-10-05 Xerox Corporation Distributed bragg reflector systems and methods
US20090226130A1 (en) * 2008-03-10 2009-09-10 International Business Machines Corporation Optical Transceiver Module with Optical Windows
US20130273672A1 (en) * 2011-12-08 2013-10-17 John Heck Semiconductor substrate for an optical transmitter apparatus and method
US20140044388A1 (en) * 2012-08-08 2014-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Opto-electronic system having flip-chip substrate mounting
US20150295098A1 (en) * 2014-04-11 2015-10-15 Fujitsu Limited Chip package

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19748005A1 (de) 1997-10-30 1999-05-20 Siemens Ag Anordnung zum Übertragen von elektrischen Signalen zwischen einem auf einer Trägerplatte thermisch isoliertem Modul und angrenzenden Nachbarmodulen
US6749345B1 (en) * 2002-05-24 2004-06-15 National Semiconductor Corporation Apparatus and method for electro-optical packages that facilitate the coupling of optical cables to printed circuit boards
US6998709B2 (en) * 2003-11-05 2006-02-14 Broadcom Corp. RFIC die-package configuration
US7236666B2 (en) * 2004-09-30 2007-06-26 Intel Corporation On-substrate microlens to couple an off-substrate light emitter and/or receiver with an on-substrate optical device
US7474815B2 (en) * 2006-03-14 2009-01-06 International Business Machines Corporation Interconnecting (mapping) a two-dimensional optoelectronic (OE) device array to a one-dimensional waveguide array
US8231284B2 (en) * 2007-03-26 2012-07-31 International Business Machines Corporation Ultra-high bandwidth, multiple-channel full-duplex, single-chip CMOS optical transceiver
US7539366B1 (en) * 2008-01-04 2009-05-26 International Business Machines Corporation Optical transceiver module
US9082745B2 (en) * 2010-04-30 2015-07-14 Hewlett-Packard Development Company, L.P. Circuit module
US20150062915A1 (en) * 2013-09-05 2015-03-05 Cree, Inc. Light emitting diode devices and methods with reflective material for increased light output
KR20120137867A (ko) * 2011-06-13 2012-12-24 삼성전자주식회사 상변화 물질을 포함하는 비휘발성 메모리 장치 및 이의 제조 방법
CN103135182B (zh) * 2011-12-02 2016-09-14 鸿富锦精密工业（深圳）有限公司 光学元件封装结构及其封装方法
KR102009979B1 (ko) * 2012-06-07 2019-08-12 삼성전자주식회사 반도체 패키지 및 이를 포함하는 반도체 장치
US9177884B2 (en) * 2012-10-09 2015-11-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Two-sided-access extended wafer-level ball grid array (eWLB) package, assembly and method
US20140212085A1 (en) 2013-01-29 2014-07-31 Georgios Margaritis Optocoupler
CN104766903B (zh) * 2013-12-03 2018-06-29 光澄科技股份有限公司 集成模块及其形成方法
US9671572B2 (en) * 2014-09-22 2017-06-06 Oracle International Corporation Integrated chip package with optical interface

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060221450A1 (en) * 2005-03-30 2006-10-05 Xerox Corporation Distributed bragg reflector systems and methods
US20090226130A1 (en) * 2008-03-10 2009-09-10 International Business Machines Corporation Optical Transceiver Module with Optical Windows
US20130273672A1 (en) * 2011-12-08 2013-10-17 John Heck Semiconductor substrate for an optical transmitter apparatus and method
US20140044388A1 (en) * 2012-08-08 2014-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Opto-electronic system having flip-chip substrate mounting
US20150295098A1 (en) * 2014-04-11 2015-10-15 Fujitsu Limited Chip package

Also Published As

Publication number Publication date
TW201729395A (zh) 2017-08-16
WO2017095548A1 (en) 2017-06-08
US20170155450A1 (en) 2017-06-01
DE112016005492T5 (de) 2018-08-09
CN108369945A (zh) 2018-08-03
DE112016005492B4 (de) 2023-04-20
CN108369945B (zh) 2022-06-07
US9900102B2 (en) 2018-02-20

Similar Documents

Publication Publication Date Title
TWI710102B (zh) 具有晶片在晶片上及晶片在基體上組態之積體電路總成、 用於形成其之方法及運算設備
US11756943B2 (en) Microelectronic assemblies
US9633983B2 (en) Semiconductor chip stacking assemblies
US10242976B2 (en) In-package photonics integration and assembly architecture
US9589866B2 (en) Bridge interconnect with air gap in package assembly
US9906312B2 (en) Semiconductor packages with optical interconnection structures, memory cards including the same, and electronic systems including the same
KR20240093805A (ko) 반도체 패키지, 반도체 패키지 제조 방법 및 컴퓨팅 디바이스
US20180348434A1 (en) Photonic die package with edge lens
US20230097800A1 (en) Pseudo-monolithic data communication system
US20160043056A1 (en) Die assembly on thin dielectric sheet
US20230352412A1 (en) Multiple die package using an embedded bridge connecting dies
US11835777B2 (en) Optical multi-die interconnect bridge (OMIB)
JP2021145123A (ja) アクティブ・ブリッジ対応の一緒にパッケージされるフォトニック・トランシーバ
EP4310563A1 (en) Improved photonics integrated circuit device packaging
US20240027710A1 (en) Embedded photonics integrated circuit in glass core of substrate
US12124095B2 (en) Optical multi-die interconnect bridge with optical interface
US11322434B2 (en) Top-to-bottom interconnects with molded lead-frame module for integrated-circuit packages
US20240094476A1 (en) Technologies for a pluggable optical connector
US20240027700A1 (en) Technologies for a beam expansion for vertically-emitting photonic integrated circuits
CN116314152A (zh) 用于模块化管芯互操作性的封装架构
JP2008187049A (ja) システムインパッケージ装置