DE112014004633T5 - Elektronische Vorrichtungen enthaltend organische Materialien - Google Patents

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Abstract

Verfahren, umfassend: Bilden eines gemeinsamen Trägers (6) auf einer oder mehreren Serien von mehrschichtigen elektronischen Vorrichtungen (die jeweils die Flächen 2a, 2b bedecken) und anschließendes Trennen der elektronischen Vorrichtungen; wobei die Vorrichtungen eine oder mehrere organische Schichten (9) enthalten und das Verfahren umfasst: Ablagern einer oder mehrerer organischer Schichten (9) als jeweils kontinuierliche Schicht, die sich wenigstens von einem Ende der einen oder mehreren Serien von Vorrichtungen zu einem gegenüberliegenden Ende der einen oder mehreren Serien von Vorrichtungen erstreckt.

Description

  • Organische Materialien werden vermehrt als elektronische funktionale Elemente in elektronischen Vorrichtungen verwendet. Zum Beispiel werden organische Materialien vermehrt als Halbleiter- und Isolator-/Dielektrikum-Elemente von Transistoranordnungen verwendet.
  • Eine Technik zum Herstellen einer organische Materialien enthaltenden elektronischen Vorrichtung umfasst das Ablagern organischer Materialien oberhalb eines Trägersubstrats und Verwenden eines Maskenprozesses zur Vermeidung Ablagerung organischer Materialien an einer oder mehreren Stellen innerhalb der Fläche des Teils des Trägersubstrats, die in der fertiggestellten Vorrichtung verbleiben soll, um Flächen frei von organischen Materialien an einer oder mehreren Umfangsflächen bzw. einen oder mehreren Umfangsbereichen der Vorrichtung zu lassen.
  • Die Erfinder der vorliegenden Anmeldung haben die Effekte in mit einer solchen Technik hergestellten Vorrichtungen beobachtet und haben die Herausforderung identifiziert das Auftreten von Defekten zu reduzieren.
  • Es ist eine Zielsetzung der vorliegenden Erfindung das Auftreten von Defekten in organischen Materialien enthaltenden Vorrichtungen zu reduzieren.
  • Hiermit wird ein Verfahren bereitgestellt, das enthält: Bilden einer oder mehrerer Serien mehrschichtiger elektronischer Vorrichtungen auf einem gemeinsamen Träger und anschließendes Trennen der elektronischen Vorrichtungen; wobei die Vorrichtungen eine oder mehrere organische Schichten enthalten und das Verfahren enthält, dass eine oder mehrere organische Schichten als einer jeweils kontinuierlichen Schicht umfasst, die sich wenigstens von einem Ende der einen oder mehreren Serien von Vorrichtungen zu einem gegenüberliegenden Ende der einen oder mehreren Serien von Vorrichtungen erstreckt.
  • Gemäß einer Ausführungsform umfassen die elektronischen Vorrichtungen jeweils eine Transistoranordnung bzw. Anordnung von Transistoren, und die eine organische Schicht oder mehreren organischen Schichten, die als kontinuierliche Schicht bzw. Schichten abgelagert sind, enthalten eines oder mehrere von: einer Halbleiterschicht, die die Halbleiterkanäle der Transistoren definiert; einer dielektrischen Schicht, die das Gate-Dielektrikum der Transistoren definiert; und eine Isolatorschicht oder mehrere Isolatorschichten zwischen Leiterschichten.
  • Gemäß einer Ausführungsform umfassen die elektronischen Vorrichtungen wenigstens eine Leiterschicht, die eine Anordnung von Leitern bzw. Leiteranordnung definieren, die durch jeweilige Ausgabeanschlüsse eines Treiberchips oder mehrerer Treiberchips angetrieben werden sollen; und das Verfahren umfasst das Anordnen von Kontakten für den einen Treiberchip oder die mehreren Treiberchips über der einen organischen Schicht oder die mehreren organischen Schichten, die als kontinuierliche Schichten abgelagert sind, wobei die Kontakte mit jeweiligen Leitern durch die eine oder mehrere organischen Schichten, die als kontinuierliche Schichten abgelagert sind, verbunden sind.
  • Gemäß einer Ausführungsform umfassen die Vorrichtungen wenigstens drei Leiterschichten auf jeweiligen Niveaus, und wobei das Verfahren ferner enthält, dass eine Peripherieregion bzw. ein Randbereich der einen oder mehreren organischen Schichten, die als kontinuierliche Schichten abgelagert sind, komprimiert wird bzw. werden; und dass eine oder mehrere Leiterverbindungen zwischen einem oder mehreren Teilen einer oberen Leiterschicht in dem Randbereich und ein Teil oder mehrere Teile einer Zwischenleiterschicht einwärts von dem Randbereich über einen Teil oder mehrere Teile einer unteren Leiterschicht, die sich zwischen dem Randbereich und dem Bereich einwärts von dem Randbereich erstreckt, erzeugt wird bzw. werden.
  • Gemäß einer Ausführungsform definiert die obere Leiterschicht Gate- und Source-Kontakte für eine Transistoranordnung und der eine Teil oder die mehreren Teile des Zwischenleiters umfassen einen Gate-Leiter oder mehrere Gate-Leiter, die Gate-Elektroden für die Transistoranordnung bereitstellen bzw. bilden, und/oder einen Source-Leiter oder mehrere Source-Leiter, die Source-Elektroden für die Transistoranordnung bereitstellen bzw. bilden.
  • Gemäß einer Ausführungsform umfasst das Verfahren ferner: Bereitstellen wenigstens eines Kurzschlussleiters, der eine Gruppe von Leitern innerhalb einer unter einer oder mehreren der genannten einen oder mehreren organischen Schichten, die als kontinuierliche Schichten abgelagert sind, vorgesehen ist, verbindet; Bereitstellen wenigstens einer Zwischenschicht Leiterverbindung zwischen dem Kurzschlussleiter durch die eine oder mehreren organischen Schichten zu einem Kontakt, der oberhalb der einen oder mehreren als kontinuierlichen Schichten abgelagerten organischen Schichten vorgesehen ist; Durchführen elektrischen Testens über den Kontakt; und später Isolieren des Kurzschlussleiters von der Gruppe von Leitern durch Entfernen eines oder mehrerer Abschnitte der Leiterschicht und eines oder mehrerer Abschnitte der einen oder mehreren organischen Schichten, die den einen oder die mehreren Abschnitte der Leiterschicht überlagern.
  • Ein Beispiel für eine Technik gemäß einer Ausführungsform der Erfindung wird nachfolgend mittels lediglich eines Beispiels unter Bezug auf die beigefügten Zeichnungen beschrieben, wobei:
  • 1 schematisch ein Beispiel der Ablagerungsfläche von Schichten illustriert, die eine Mehrzahl elektronischer Vorrichtungen, die organische Materialien enthalten, bilden;
  • 2 schematisch ein Beispiel für einen Schichtstapel für eine Mehrzahl elektronischer Vorrichtungen illustriert;
  • 3 ein Beispiel für Stellen von Zwischenschichtleiterverbindungen zwischen Leiterschichten illustriert; und
  • 4 ein Beispiel für eine Technik zum Ermöglichen elektrischen Testens von Leitern unterhalb der obersten Leiterschicht illustriert.
  • Ein Beispiel einer Technik gemäß einer Ausführungsform der vorliegenden Erfindung wird nachfolgend für das Beispiel für elektronische Vorrichtungen beschrieben, die eine Transistoranordnung aus Transistoren umfassen, die ausgelegt ist, ein optisches Anzeigemedium zu steuern. Jedoch ist dieselbe Technik auch auf andere Arten elektronischer Vorrichtungen sowie auch auf elektronische Vorrichtungen anwendbar, die andere Transistoranordnungsauslegungen umfassen als diejenigen, die in den Zeichnungen illustriert sind. Andere Beispiele für Wege zur Modifikation der in den Zeichnungen illustrierten Vorrichtungen innerhalb des Umfangs der vorliegenden Erfindung werden am Ende dieser Beschreibung diskutiert.
  • Dieses Beispiel betrifft die Produktion einer Mehrzahl elektronischer Vorrichtungen, die sich einen gemeinsamen Bogen Trägermaterials 6 irgendeines Teils des Herstellungsvorgangs teilen. Die Mehrzahl elektronischer Vorrichtungen werden voneinander in einem späteren Stadium des Herstellungsprozesses getrennt, und die Fläche jeder elektronischen Vorrichtung nach der Trennung wird durch das Bezugszeichen 2 angezeigt. Jede elektronische Anordnung enthält eine Transistoranordnungsfläche, die durch Bezugszeichen 5 bezeichnet wird, und einen Randbereich, der zum Beispiel zum Führen von Gate- und Source-Leitern um die Transistoranordnung herum zu einem Treiberchipkontakt oder mehreren Treiberchipkontakten verwendet wird. Bezugszeichen 4 bezeichnet die Fläche, über die kontinuierliche Schichten von Leiter-, Halbleiter- und Isolatormaterialien / dielektrischen Materialien auf dem Bogen des Trägermaterials während des Herstellungsprozesses abgelagert werden. Wie illustriert, erstreckt sich diese Ablagerungsfläche 4 kontinuierlich über eine gesamte rechteckige Fläche und darüber hinaus, deren Umfang bzw. Umriss mit den Außenkanten der äußeren Vorrichtungsflächen 2a–2e zusammenfällt.
  • Beispiele für Trägermaterialien enthalten flexible Plastikfilme bzw. Plastikdünnschichten, die eine planarisierte bzw. eingeebnete obere Oberfläche aufweisen. Solche flexible Plastikfilme können zeitweise an eine steife Mutterplatte (nicht gezeigt) während des Herstellungsprozesses angehaftet werden.
  • Unter Bezug auf 2 umfasst ein Beispiel für einen Produktionsprozess ein Ablagern einer kontinuierlichen ersten Leiterschicht 8 auf dem Trägerbogen 6 und anschließendes Mustern bzw. Bemustern der ersten Leiterschicht, um eine Anordnung aus Source- und Drain-Leitern für jede der elektronischen Vorrichtungen zu definieren. In diesem Beispiel definiert die Bemusterung der ersten Leiterschicht auch Gate-Leiterverlängerungen und temporäre Kurzschlussbarren, die unten detaillierter diskutiert werden. Die Source-Leiter bilden die Source-Elektroden für die Transistoren und die Drain-Leiter bilden die Drain-Elektroden für jeweilige Transistoren. Gemäß einem Beispiel bildet jeder Source-Leiter die Source-Elektroden für eine jeweilige Zeile Transistoren einer Transistoranordnung.
  • Eine kontinuierliche Schicht organischen Halbleitermaterials 9 wie zum Beispiel eines Halbleiterpolymers wird dann oberhalb der bemusterten ersten Leiterschicht abgelagert. Diese Halbleiterschicht 8 bildet die Halbleiterkanäle aller Transistoren aller Transistoranordnungen.
  • Eine kontinuierliche Schicht dielektrischen Materials (oder ein Stapel kontinuierlicher Schichten dielektrischen Materials) 10 wird dann oberhalb der Halbleiterschicht 9 abgelagert. Die dielektrische Schicht bzw. die dielektrischen Schichten 10 bildet bzw. bilden das Gate-Dielektrikum für alle Transistoren aller Transistoranordnungen.
  • In diesem Beispiel werden die Halbleiter- und Dielektrikumschichten 9, 10 dann bemustert, so dass sie Durchgangslöcher für Zwischenschichtleiterverbindungen von der ersten Leiterschicht 8 definierten Gate-Leiterverlängerungen zu jeweiligen Gateleitern, die im nächsten Stadium des Herstellungsprozesses gebildet werden sollen, zu bilden. Eine kontinuierliche zweite Schicht aus Leitermaterial 12 wird oberhalb der dielektrischen Schicht bzw. der dielektrischen Schichten 10 abgelagert. Die Ablagerung der zweiten Leiterschicht füllt die in den Halbleiter- und Dielektrikumschichten 9, 10 gebildeten Durchgangslöcher. Die zweite Leiterschicht 12 wird dann bemustert, um eine Anordnung von Gateleitern für jede Transistoranordnung zu definieren, wobei die Gateleiter die Gateelektroden für die Transistoren bilden. In diesem Beispiel bildet jeder Gateleiter die Gateelektroden für eine jeweilige Spalte von Transistoren einer Transistoranordnung, und die Gate-Leiter werden durch die in den Halbleiter- und Dielektrikumschichten 9, 10 gebildeten Durchgangslöcher mit jeweiligen Gate-Leiterverlängerungen, die von der bemusterten ersten Leiterschicht definiert werden, verbunden. In diesem Beispiel definiert die Bemusterung der zweiten Leiterschicht 12 auch (a) Durchgangslöcher in den Gate-Leitern zur Aufnahme von Zwischenschichtleiterverbindungen, die zwischen den Drain-Leitern und jeweiligen Pixel-Leitern auf einem höheren Niveau gebildet werden sollen; (b) temporäre Kurzschlussbalken bzw. Kurzschlussbarren, um zeitweise Verbindungen zwischen Gate-Leitern wie unten detaillierter diskutiert bereitzustellen; und (c) Durchgangslöcher zum Aufnehmen von Zwischenschichtleiterverbindungen, die zwischen einer oberen Leiterschicht 20 und von der bemusterten ersten Leiterschicht 8 definierten temporären Kurzschlussbalken 40 gebildet werden sollen.
  • Eine kontinuierliche Schicht aus Isolatormaterial (oder ein Stapel aus kontinuierlichen Schichten aus Stapelmaterialien) 14 wird dann über der bemusterten zweiten Leiterschicht 12 abgelagert. Diese Isolatorschicht bzw. Isolatorschichten 14 dient bzw. dienen dazu, elektrische Kurzschlüsse zwischen der zweiten Leiterschicht 12 und der dritten Leiterschicht 16, die unten erwähnt wird, zu verhindern.
  • Eine kontinuierliche dritte Schicht aus Leitermaterial 16 wird dann über der Isolatorschicht 14 abgelagert und wird bemustert, um Durchgangslöcher zum Aufnehmen von (i) Zwischenschichtleiterverbindungen zwischen den Drain-Leitern und jeweiligen durch eine höhere bzw. höher gelegene Leiterschicht 20 definierten Pixelleitern, (ii) Zwischenschichtleiterverbindungen 28 zwischen den Gate-Leiterverlängerungen und von der bemusterten ersten Leiterschicht definierten Source-Leitern zu jeweiligen Treiberchipkontakten, die von einer höheren bzw. höher gelegenen Leiterschicht 20 definiert werden, und (iii) Durchgangslöcher zum Aufnehmen von Zwischenschichtleiterverbindungen zwischen von den bemusterten ersten und zweiten Leiterschichten definierten temporären Kurzschlussbalken und einer höheren bzw. höher gelegenen Leiterschicht 20 aufzunehmen. Diese dritte Leiterschicht 16 dient als eine Abschirmschicht, die die Wirkung von elektrischen Potentialen an darunter gelegenen Leitern auf die elektrischen Potentiale an Pixelleitern, die von der höheren Leiterschicht 20 definiert werden, unterdrückt.
  • Eine kontinuierliche Schicht aus Isolatormaterial (oder ein Stapel aus kontinuierlichen Schichten aus Isolatormaterial) 18 wird dann über der bemusterten dritten Leiterschicht 16 abgelagert. Diese Schicht aus Isolatormaterial 18 dient zur Verhinderung von elektrischen Kurzschlüssen zwischen der dritten Leiterschicht 16 und der höheren Leiterschicht 20. Die Kombination aus Halbleiter- und Isolatorschichten 9, 10, 14 und 18 wird dann bemustert, um (i) sich bis hinab zu jedem Drain-Leiter erstreckende Durchgangslöcher, (ii) sich bis hinab zu jeder Gate-Leiterverlängerung erstreckende Durchgangslöcher, (iii) sich hinab zu jedem Source-Leiter erstreckende Durchgangslöcher; und (iv) sich hinab zu jedem von den bemusterten ersten und zweiten Leiterschichten 8, 12 definierten temporären Kurzschlussbalken erstreckende Durchgangslöcher zu definieren.
  • Eine kontinuierliche vierte Schicht aus Leitermaterial 20 wird dann über dem Isolator 18 abgelagert. Die kontinuierliche vierte Schicht aus Leitermaterial 20 füllt die Durchgangslöcher (i), (ii), (iii) und (iv), die in dem obigen Absatz erwähnt werden. Die vierte Schicht aus Leitermaterial 20 wird dann bemustert, um wenigstens (i) eine Anordnung von Pixelleitern, die jeweils von einer oder mehreren jeweiligen Zwischenschichtleiterverbindungen (nicht gezeigt) mit einem jeweiligen Drain-Leiter verbunden sind, (ii) Gate-Kontakte, die mit einer oder mehreren Zwischenschicht-Leiterverbindungen 28 mit jeweiligen Gate-Leiterverbindungen, die von der bemusterten ersten Leiterschicht 8 definiert werden, verbunden sind; (iii) durch eine oder mehrere Zwischenschichtleiterverbindungen 28 mit jeweiligen von der bemusterten ersten Leiterschicht 8 definierten Source-Leitern verbundene Source-Kontakte; und mit jeweiligen Kurzschlussbalken, die von den bemusterten ersten und zweiten Leiterschichten 8, 12 definiert werden, verbundene Kurzschlussbalkenkontakte zu definieren. Die Gate- und Source-Kontakte, die von der bemusterten vierten Leiterschicht 20 definiert werden, werden verwendet, um Verbindungen mit jeweiligen Ausgabeanschlüssen eines oder mehrerer Treiberchips gemäß einer Chip-On-Plastic (COP) bzw. Chip-auf-Plastik-Technik oder mit einem mehreren Ausgabeanschlüssen eines oder mehrere Chip-On-Flex (COP) Pakete herzustellen; und, wie unten diskutiert, die Kurzschlussbalkenanschlüsse werden zum zwischenzeitlichen elektrischen Testen der Source- und Gate-Leiter verwendet.
  • Wie oben erwähnt, definiert in diesem Beispiel die erste bemusterte Leiterschicht eine Anordnung Source-Leiter 32 für jeden Source-Leiter, der die Source-Elektroden für eine jeweilige Transistorenreihe bildet. Die Bemusterung der ersten Leiterschicht 8 enthält ein Definieren eines oder mehrerer Leiterkurzschlussbalken 34, die jeweilige Gruppen von Source-Leitern 32 innerhalb der bemusterten ersten Leiterschicht 8 miteinander verbinden. Diese eine oder diese mehreren zeitweise(n) Kurzschlussbalken 40 sind auswärts von den Stellen der Zwischenschichtleiterverbindungen 28 zwischen den Quellen-Leitern 32 und der bemusterten vierten Leiterschicht 20 platziert. Eine oder mehrere gesonderte Zwischenschichtleiterverbindungen 36, 38 sind aus jedem Kurzschlussbalken 40 hin zu einem oder mehreren oberen Niveaus gebildet. In diesem Beispiel umfassen diese gesonderten Zwischenschichtverbindungen: (a) eine oder mehrere Zwischenschichtverbindungen 36 zwischen jedem Kurzschlussbalken 40 und einen oder mehrere Kontakte, die von der bemusterten zweiten Leiterschicht 12 definiert werden, um ein Testen in einem Stadium nach dem Bilden der Gate-Leiter und vor dem Ablagern der darüberliegenden Isolatorschicht 14 zu ermöglichen; (b) eine oder mehrere Zwischenschichtverbindungen 38 zwischen jedem Kurzschlussbalken 40 und einen oder mehreren von der bemusterten vierten Leiterschicht 20 definierten jeweiligen Kontakt bzw. jeweiligen Kontakte, um ein Testen nach dem Bilden der Pixelleiter und Gate-/Source-Kontakt etc. zu ermöglichen. Nachdem das elektrische Testen beendet ist, werden alle Leiterverbindungen zwischen den Kurzschlussbalken 50 und den Quellenleitern 32 innerhalb der ersten Leiterschicht 8 durch Erzeugen von Trögen an einer oder mehreren Stellen 40 zwischen den Kurzschlussbalken und den Stellen der Zwischenschichtverbindungen 28 zwischen den Source-Leitern 32 und der bemusterten vierten Leiterschicht 20 zerbrochen. Diese Tröge erstrecken sich nach unten hin durch alle Schichten des Stapels bis hinab zu dem Trägersubstrat 6. Laserablation bzw. Laserabtragung ist ein Beispiel für eine Technik zum Bilden dieser Tröge. In diesem Beispiel sind die zweite, dritte und vierte Leiterschicht so bemustert, dass diese Tröge ohne Durchschneiden bzw. Durchtrennen irgendeines Leitermaterials dieser drei bemusterten Leiterschichten 12, 16, 20 gebildet werden können, um zuverlässiger einen unerwünschten elektrischen Kurzschluss zwischen jeglichen dieser vier Leiterschichten zu verhindern. 4 zeigt nur sieben Source-Leiter, aber die Vorrichtung kann mehr als eintausend Quellen-Leiter enthalten, wobei jeder davon die Source-Elektroden für jeweils eine von mehr als eintausend Zeilen von Transistoren bereitstellt bzw. bildet. In diesem Beispiel wird die Technik zum Bereitstellen der temporären Kurzschlussbalken in ähnlicher Weise auf die Gate-Leiter angewandt. Eine oder mehrere Zwischenschichtverbindungen sind zwischen jedem Kurzschlussbalken, der von bemusterten zweiten Leiterschicht 12 definiert wird, und einem oder mehreren jeweiligen Kontakten, die von der bemusterten vierten Leiterschicht 20 definiert werden, vorgesehen.
  • Nachdem ein abschließendes elektrisches Testen über die vierte bemusterte Leiterschicht 20 vollendet worden ist und die temporären Kurzschlussbalken 40 isoliert worden sind, wird die sich ergebende Struktur später in individuelle Vorrichtungen durch Trennen bzw. durch Schneiden des Schichtstapels und des Trägerbogens 6 aufgeteilt. In diesem Beispiel wird danach jede individuelle Vorrichtung zur einer jeweiligen optischen Medienkomponente laminiert, in der jeweilige Pixelabschnitte eines optischen Mediums 22 (zum Beispiel elektrophoretischen Mediums) jeweils unabhängig zwischen zwei oder mehreren Zuständen schaltbar sind, indem das elektrische Potential an dem jeweiligen Pixelleiter der von der bemusterten vierten Leiterschicht 20 definierten Anordnung von Pixelleitern gesteuert wird.
  • In diesem Beispiel enthält der Laminierprozess, das ein oder mehr kompressible Anbindungspads 26 zwischen der optischen Medienkomponente und der Steuerkomponente an einem oder mehreren Bereichen bzw. einer oder mehreren Flächen auswärts von der Transistoranordnungsfläche 5 bereit, um eine elektrische Verbindung zwischen einem oder mehreren COM-Kontakten, die durch die bemusterte vierte Leiterschicht 20 und einer gemeinsamen Elektrodenschicht 24 der optischen Medienkomponente definiert wird, zu erzeugen. Das eine Anbindungspad oder die mehreren Anbindungspads 26 werden unter Kraftanwendung während des Vorgangs zum Laminieren der optischen Medienkomponente auf die Oberseite des Stapels komprimiert, um eine gute, verlässliche Leiterverbindung zwischen der gemeinsamen Elektrodenschicht 24 der optischen Medienkomponente und dem einen oder mehreren COM-Kontakt(en), die von der bemusterten vierten Leiterschicht 20 definiert werden, sicherzustellen.
  • In diesem Beispiel erstrecken sich die Zwischenschichtleiterverbindungen 28 für sowohl die von der bemusterten vierten Leiterschicht 20 definierten Gate- als auch Source-Kontakte nach unten hin zu den Source-Leitern und von der bemusterten ersten Leiterschicht 8 definierten Gate-Leiterverbindungen; und Zwischenschichtleiterverbindungen 30 zwischen den Gate-Leitern und den Gate-Leiterverlängerungen sind an Stellen einwärts von den Anbindungspadstellen gebildet (wie schematisch in 3 gezeigt). Diese Technik zum Führen von Verbindungen zwischen der bemusterten vierten Leiterschicht 20 und Teile von dazwischengelegenen Leiterschichten, die einwärts von den Anbindungspadstellen gelegen sind, über die bemusterte erste Leiterschicht 20 reduziert das Auftreten von Vorrichtungsfehlern, wie man herausgefunden hat. Diese Reduktion im Vorrichtungsversagen wird auf der Vermeidung seitlichen Führens durch Regionen der zweiten, dritten und vierten bemusterten Leiterschichten zurückgeführt, das empfindlich für Deformation zum Zeitpunkt der Kompression der Anbindungspads 26 zwischen der optischen Medienkomponente und dem oberen Ende des Stapels einschließlich der zweiten, dritten und vierten Leiterschichten, die über einer oder mehreren Isolator/Halbleiterschichten liegen, die relativ weiches organisches Material enthalten. Dieser Herstellungsprozess kann zusätzliche Prozessschritte wie zum Beispiel eine Verkapselung etc. enthalten.
  • Die elektronischen Vorrichtungen können ein oder mehr nicht in den Zeichnungen illustrierte oder oben genannte Elemente enthalten. Zum Beispiel können eine oder mehrere zusätzliche funktionale Schichten zum Beispiel zwischen dem Plastikträgerfilm und der zum Planarisieren bzw. Einebnen der oberen Oberfläche des Plastikträgerfilms verwendeten Planarisierungsschicht und/oder zwischen der Planarisierungsschicht und der ersten bemusterten Halbleiterschicht und/oder auf der der Planarisierungsschicht gegenüberliegenden Seite der Plastikträgerfilms vorgesehen sein.
  • In diesem Beispiel umfassen die Halbleiterschicht 9 und alle dielektrische bzw. isolierende Schichten 10, 14, 18 organische Polymermaterialien und sind durch eine Flüssigverarbeitung (wie zum Beispiel flexographisches Drucken und/oder Schlitzbeschichtung) oder Bedampfung als kontinuierliche Schichten, d.h. ohne Maskieren zum Verhindern von Ablagerungen auf irgendwelchen Flächen um die Transistoranordnungsflächen 5 herum abgelagert werden. Die Erfinder der vorliegenden Anmeldung haben herausgefunden, dass eine Verringerung in der Maskenverwendung dazu führt, dass es weniger optische Inhomogenitäten über den Bereich der Transistoranordnung gibt, wenn die Anordnung verwendet wird, ein optische Anzeigemedium zu steuern.
  • In diesem Beispiel wird das oben genannte Bemustern der organischen Schichten durch einen Laserablationsprozess erzielt.
  • In diesem Beispiel werden alle vier Leiterschichten durch Sputtern abgelagert und durch Fotolithographie bemustert. Beispiele für Leitermaterialien für die Leiterschichten umfassen Metalle und Metalllegierungen. Die Leiterschichten können einen vielschichtigen Aufbau haben. Zum Beispiel hat man herausgefunden, dass die Verwendung einer zweischichtigen Metallkonstruktion für die Leiterschichten eine Anhaftung zwischen einer Leiterschicht und dem darunterliegenden organischen Material verbessern kann. Zum Beispiel hat man herausgefunden, dass das Bilden jeder Leiterschicht dadurch, dass zuerst Titan (Ti) abgelagert wird und dann ein Metall mit einer höheren elektrischen Leitfähigkeit (wie zum Beispiel Gold) abgelagert wird, eine Schicht hervorbringen kann, die sowohl eine besserte Anhaftung an das darunter liegende organische Material als auch eine gute elektrische Leitfähigkeit zeigt. Man hat auch herausgefunden, dass eine Behandlung der organischen Schicht mit einer Argon-Plasma-Behandlung unmittelbar vor Ablagerung des darüber liegenden Metalls die Anhaftung zwischen dem organischen Material und dem darüber liegenden Metall verbessern kann. Man hat auch herausgefunden, dass eine Behandlung der Metallschicht mit einer ultravioletten Vorbehandlung bzw. UV-Vorbehandlung vor Ablagerung des darüber liegenden organischen dielektrischen/isolierenden Materials die Anhaftung der Metallschichten an das jeweils darüber liegende organische Material verbessern kann.
  • Die Halbleiterschicht 9 kann ferner bemustert werden, bevor die Gate-Dieelektrikumschicht 10 abgelagert wird, sodass Leckströme zwischen benachbarten Source-Leitern insbesondere in der Nähe der senkrechten Zwischenverbindungen 28, wo die Packungsdichte der Source-Leiter am größten sein kann, reduziert werden. Laserablation ist ein Beispiel für eine Technik zum Durchführen solch weiteren Bemusterns. Ein anderes Beispiel für Techniken zum Reduzieren von Leckströmen (wenn nötig) enthält Ablagern einer kontinuierlichen Schicht aus Isoliermaterial (zum Beispiel isolierendes Photoresistmaterial) über der bemusterten ersten Leiterschicht vor Ablagerung des Halbleitermaterials 9, und Bemustern der isolierenden Schicht, so dass die isolierende Schicht unterhalb derjenigen Flächen der Halbleiterschicht 9 erhalten wird, die von Leckströmen betroffen sind. Ein anderes Beispiel für eine alternative Technik ist eine permanente Reduktion der Leitfähigkeit des Halbleitermaterials in denjenigen Bereichen der Halbleiterschicht 9, die von Leckströmen betroffen sind. Ein weiteres Beispiel für eine alternative Technik ist, in der bemusterten zweiten Leiterschicht einen oder mehr zusätzliche Leiter zu definieren, die über Gebiet der Halbleiterschicht liegen, die von Leckströmen betroffen sind, und zusätzliche Leiterspannungen anzulegen, die eine Reduktion in der Leitfähigkeit des darunterliegenden Halbleiters über einen Feldeffektmechanismus bewirken.
  • Die oben beschriebene Technik zum Reduzieren der Verwendung von Masken zum Ablagern der organischen Materialien ist, wie man herausgefunden hat, auch hilfreich bei der Erzielung hochauflösenden Bemusterns der Leiterschichten.
  • Die obige Beschreibung betrifft Beispiele für eine Anordnung von Top-Gate-Transistoren. Jedoch ist die oben beschriebene Technik in gleicher Weise anwendbar auf die Produktion von anderen elektronischen Vorrichtungen als Transistoranordnungsvorrichtungen und auch auf die Produktion von Vorrichtungen, die andere Arten von Transistoranordnungen wie zum Beispiel Bottom-Gate-Transistoren enthalten. Zum Beispiel ist die oben beschriebene Technik auch anwendbar auf andere Arten von Vorrichtungen, die einen Schichtstapel umfassen, der ein oder mehrere organische Materialien enthält. Ein Beispiel für eine andere Art von Vorrichtung, die keine Halbleiterschicht enthält, ist eine Direktantriebszelleneinrichtung, in der jeder Pixelleiter direkt mit einem jeweiligen Ausgabeanschluss einer Steuereinrichtung verbunden ist, das heißt anders als über einen Transistor. Ein Beispiel für eine andere Art von Vorrichtung, die eine Halbleiterschicht enthält, ist eine Sensorvorrichtung wie zum Beispiel ein Strahlungssensor.
  • Die obige Beschreibung betrifft ein Beispiel, bei dem die Gate- und Source-Leiter unterschiedliche Niveaus innerhalb des Fußabdrucks bzw. der Grundfläche der TFT-Anordnung belegen, und entweder der Source-Leiter oder der Gate-Leiter sind um eine Ecke der TFT-Anordnung herum zu Treiberchipkontakten geführt. Jedoch kann die oben beschriebene Technik auch in Kombination mit einer Technik verwendet werden, bei der die Gate-Leiter oder Source-Leiter zu Treiberchipkontakten über Stellen zwischen dem jeweils anderen von Gate-Leiter oder Source-Leiter auf demselben Niveau wie das andere von Gate-Leiter oder Source-Leiter innerhalb des Fußabdrucks der Anordnung geführt sein.
  • Die obige Beschreibung betrifft ein Beispiel für eine Vorrichtungsarchitektur, bei der die von der obersten Leiterschicht definierten Pixelleiter mit jeweiligen Drain-Leitern, die von einer unteren Leiterschicht durch Durchgangslöcher in den Gate-Leitern hindurch definiert sind, verbunden sind und bei dem eine vierte Abschirmleiterschicht zwischen der die Gate-Leiter definierenden Leiterschicht und der die Pixel-Leiter definierenden Leiterschicht vorgesehen ist. Jedoch ist die oben beschriebene Technik auch auf zum Beispiel andere Architekturen, bei denen jeder Drain-Leiter einen Landeplatz enthält, der nicht unter irgendeinem Gate-Leiter liegt und mit dem jeweiligen Pixelleiter ohne Erforderlichkeit für ein Durchgangsloch in einem Gate-Leiter verbunden werden kann, anwendbar; und/oder keine vierte Abschirmleiterschicht wird benötigt.
  • Zusätzlich zu den oben ausdrücklich genannten Modifikationen ist es für den Fachmann klar, dass verschiedene andere Modifikationen der beschriebenen Ausführungsform innerhalb des Umfangs der Erfindung getätigt werden können.
  • Die Anmelderin offenbart hier in Isolation jedes individuelle hierin beschriebene Merkmal und jegliche Kombination von zwei oder mehreren solcher Merkmale in dem Umfang, dass solche Merkmale oder Kombination basierend auf der vorliegenden Beschreibung insgesamt im Lichte des fachmännischen Grundwissens unabhängig davon ausgeführt werden können, ob solche Merkmale oder Merkmalskombinationen irgendeine hierin offenbarte Aufgabe lösen und ohne Beschränkung des Schutzbereichs. Die Anmelderin zeigt an, dass Aspekte der vorliegenden Erfindung aus jeglichem solchen Einzelmerkmal oder jeglicher solcher Merkmalskombination bestehen können.

Claims (6)

  1. Verfahren, enthaltend: Bilden von einer Serie oder mehreren Serien aus mehrschichtigen elektronischen Vorrichtungen auf einem gemeinsamen Träger und anschließendes Trennen der elektronischen Vorrichtungen; wobei die Vorrichtungen eine organische Schicht oder mehrere organische Schichten enthalten und das Verfahren enthält, dass eine oder mehrere der organischen Schichten als eine jeweils kontinuierliche Schicht abgelagert wird oder werden, die sich wenigstens von einem Ende der einen oder mehreren Serien von Vorrichtungen zu einem gegenüberliegenden Ende der einen oder mehreren Serien von Vorrichtungen erstreckt oder erstrecken.
  2. Verfahren gemäß Anspruch 1, bei dem die elektronischen Vorrichtungen jeweils eine Transistoranordnung bzw. Anordnung von Transistoren enthalten, und wobei die eine oder mehreren organischen Schichten, die als kontinuierliche Schicht abgelagert werden, eines oder mehrere von Folgendem umfassen: einer Halbleiterschicht, die die Halbleiterkanäle der Transistoren definiert; einer dielektrischen Schicht, die das Gate-Dielektrikum der Transistoren definiert und einer oder mehreren Isolatorschichten zwischen Leiterschichten.
  3. Verfahren gemäß Anspruch 1 oder Anspruch 2, bei dem die elektronischen Vorrichtungen wenigstens eine Leiterschicht enthalten, die eine Leiteranordnung definiert, die über jeweilige Ausgabeanschlüsse eines oder mehrerer Treiberchips angetrieben werden sollen; und wobei das Verfahren umfasst: Platzieren von Kontakten für den einen oder mehrere Treiberchip(s) über der einen oder mehreren organischen Schicht(en), die als organische Schicht abgelagert ist (sind), wobei die Kontakte mit jeweiligen Leitern durch eine oder mehrere(n) organische Schicht(en), die als kontinuierliche Schicht abgelagert ist (sind), verbunden sind.
  4. Verfahren gemäß irgendeinem vorangehenden Anspruch, wobei die Vorrichtungen wenigstens drei Leiterschichten an jeweiligen Niveaus umfassen, und wobei das Verfahren ferner enthält: Komprimieren eines Handbereichs der einen oder mehreren organischen Schichten, die als kontinuierliche Schichten abgelagert sind; und Erzeugen einer oder mehrerer leitender Verbindungen zwischen einem oder mehreren Teilen einer oberen Leiterschicht in der Randregion und einem oder mehreren Teilen einer Zwischenleiterschicht einwärts der Randregion über einen oder mehrere Teile einer unteren Leiterschicht, die sich zwischen dem Randbereich und dem Bereich einwärts des Randbereichs erstreckt.
  5. Verfahren gemäß Anspruch 4, bei dem die obere Leiterschicht Gate- und Source-Kontakte für eine Anordnung von Transistoren definiert und der eine oder mehrere Teil des Zwischenleiters einen oder mehrere Gate-Leiter umfasst, der bzw. die Gate-Elektroden für die Transistoranordnung bildet bzw. bilden, und/oder einen oder mehrere Source-Leiter enthält, der Source-Elektroden für die Transistoranordnungen bildet.
  6. Verfahren gemäß irgendeinem vorangehenden Anspruch, ferner enthaltend: Bereitstellen wenigstens eines Kurzschlussleiters, der eine Gruppe von Leitern innerhalb einer Leiterschicht, die unterhalb der einen oder mehreren der einen oder mehr organischen Schichten, die als kontinuierliche Schichten abgelagert sind, vorgesehen ist; Bereitstellen wenigstens einer Zwischenschichtleiterverbindung zwischen dem Kurzschlussleiter durch die eine oder mehreren organischen Schichten hindurch zu einem Kontakt, der oberhalb der einen oder mehreren als kontinuierlichen Schichten abgelagerten organischen Schichten vorgesehen ist; Durchführen eines elektrischen Tests über den Kontakt; und späteres Isolieren des Kurzschlussleiters aus der Gruppe von Leitern durch Entfernen eines oder mehrerer Abschnitte der Leiterschicht und eines oder mehrerer Abschnitte der einen oder mehreren organischen Schichten, die über dem einen oder mehreren Abschnitten der Leiterschicht liegt.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2556313B (en) * 2016-02-10 2020-12-23 Flexenable Ltd Semiconductor patterning
GB2563191A (en) * 2017-03-15 2018-12-12 Flexenable Ltd Cross-linked polymers
GB2567871B (en) * 2017-10-27 2022-02-02 Flexenable Ltd Electronic device for pressure sensors

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002215065A (ja) * 2000-11-02 2002-07-31 Seiko Epson Corp 有機エレクトロルミネッセンス装置及びその製造方法、並びに電子機器
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
JP4325479B2 (ja) * 2003-07-17 2009-09-02 セイコーエプソン株式会社 有機トランジスタの製造方法、アクティブマトリクス装置の製造方法、表示装置の製造方法および電子機器の製造方法
JP3909601B2 (ja) * 2004-07-29 2007-04-25 セイコーエプソン株式会社 フレキシブルプリント基板の実装方法及び、電気光学装置の製造方法
JP4999461B2 (ja) * 2004-11-19 2012-08-15 パナソニック株式会社 電界効果トランジスタおよびその製造方法、ならびにそれを用いた電子機器
KR101219035B1 (ko) * 2005-05-03 2013-01-07 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
KR100647695B1 (ko) * 2005-05-27 2006-11-23 삼성에스디아이 주식회사 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치
JP2007041386A (ja) * 2005-08-04 2007-02-15 Seiko Epson Corp 電気泳動表示モジュール、電子機器及び電気泳動表示モジュールの製造方法。
JP5107596B2 (ja) * 2007-03-13 2012-12-26 三菱電機株式会社 液晶表示装置、及びその製造方法
JP5167685B2 (ja) * 2007-04-25 2013-03-21 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法、及び電気光学装置の製造方法
DE102007062944B4 (de) * 2007-12-21 2016-03-17 Leonhard Kurz Stiftung & Co. Kg Elektronische Schaltung
JP2010186768A (ja) * 2009-02-10 2010-08-26 Brother Ind Ltd 有機半導体素子、及びその製造方法
GB2480875B (en) * 2010-06-04 2014-09-03 Plastic Logic Ltd Production of electronic switching devices
KR101738531B1 (ko) * 2010-10-22 2017-05-23 삼성디스플레이 주식회사 유기 발광 디스플레이 장치의 제조 방법 및 이에 따라 제조된 유기 발광 디스플레이 장치
KR20120042365A (ko) * 2010-10-25 2012-05-03 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
GB2485828B (en) * 2010-11-26 2015-05-13 Plastic Logic Ltd Electronic devices
KR102133433B1 (ko) * 2013-05-24 2020-07-14 삼성디스플레이 주식회사 유기 발광 표시 장치, 이를 포함하는 전자 기기, 및 유기 발광 표시 장치의 제조 방법

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US9704764B2 (en) 2017-07-11
RU2672778C2 (ru) 2018-11-19
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US20160247732A1 (en) 2016-08-25
WO2015052200A1 (en) 2015-04-16
CN105705990B (zh) 2020-09-29
GB2519081B (en) 2019-07-03
TW201526322A (zh) 2015-07-01
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GB201317760D0 (en) 2013-11-20
CN105705990A (zh) 2016-06-22
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