DE102006021758B4 - Dünnschicht-Transistor-Array, elektrostatikentladungs-Schutzeinrichtung davon und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Dünnschicht-Transistor-Array, umfassend:
ein Substrat mit einem Anzeigebereich und einem peripheren Schaltungsbereich;
eine Vielzahl von in dem Anzeigebereich angeordneten Datenleitungen und Abtastleitungen zum Definieren einer Vielzahl von Bildpunktbereichen;
eine Vielzahl von in den Bildpunktbereichen angeordneten und durch die Datenleitungen und die Abtastleitungen angetriebenen Bildpunktstrukturen, wobei jede Bildpunktstruktur umfasst:
einen Top-Gate-Dünnschichttransistor, der elektrisch mit einer von den Datenleitungen und einer von den Abtastleitungen verbunden ist;
eine über dem Top-Gate-Dünnschichttransistor angeordnete und elektrisch damit verbundene Bildpunktelektrode;
eine erste Kurzschlussleiste, die im peripheren Schaltungsbereich angeordnet ist;
eine zweite Kurzschlussleiste, die im peripheren Schaltungsbereich angeordnet ist;
eine Vielzahl von ersten Inselstrukturen, die auf dem Substrat und zwischen den Abtastleitungen und der ersten Kurzschlussleiste angeordnet sind;
eine Vielzahl von zweiten Inselstrukturen, die auf dem Substrat und zwischen den Datenleitungen und der zweiten Kurzschlussleiste angeordnet sind;
eine Gate-Isolationsschicht, die auf dem Substrat angeordnet ist und die ersten...

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen ein Dünnschicht-Transistor-Array (TFT-Array) und ein Herstellungsverfahren davon. Insbesondere betrifft die vorliegende Erfindung ein Top-Gate-TFT-Array, eine Elektrostatikentladungs- bzw. ESD-Schutzeinrichtung davon und Verfahren zum Herstellen dieser.
  • Beschreibung des Standes der Technik
  • Elektrostatische Entladung (ESD vom englischsprachigen Ausdruck ”electrostatic discharge”) ist ein Phänomen, bei dem elektrostatische Ladung sich entlang der Oberfläche eines nicht leitenden Materials bewegt, die Schaltungseinrichtungen in einer integrierten Schaltung und anderen Schaltungen zerstören könnte. Beispielsweise, wenn ein Mensch auf einem Teppich geht, können unter hoher relativer Feuchtigkeit selbst Tausende von Volt elektrostatischen Potentials erfasst werden, wohingegen, selbst wenn Zehntausende von Volt erfasst werden können unter niedriger relativer Feuchtigkeit.
  • Während eines Herstellungsprozesses einer Flüssigkristallanzeige (LCD bzw. Liquid Crystal Display), können relevante Bearbeitungsplattformen und im Betrieb befindliche Techniker elektrostatische Ladungen übertragen, wenn demnach diese Ladungsträger die LCD-Platten bzw. Paneels kontaktieren, könnte ein Elektrostatikentladungsereignis bzw. ESD-Ereignis auftreten und die momentane Entladung könnte die LCD-Einrichtung beschädigen und die Schaltkreise permanent unbrauchbar machen.
  • Um durch ESD verursachte Beschädigung von TFTs und Schaltkreisen zu vermeiden, ist allgemein eine ESD-Schaltung (Schutzschaltung) auf einem LCD-Paneel angeordnet. Wo Abtastleitungen mit einer gemeinsamen Treibersignalleitung verbunden sind und die Datenleitungen mit einer gemeinsamen Datensignalleitung verbunden sind, sind die gemeinsame Treibersignalleitung und die gemeinsame Datensignalleitung jeweils mit Masseanschlüssen verbunden. Wenn daher der Umfang der akkumulierten statischen Elektrizität über einem vorbestimmten Bereich ist, kann die akkumulierte statische Elektrizität durch die Masseanschlüsse abgeleitet werden zum Vermeiden der durch ESD verursachten Beschädigung von TFTs und Schaltkreisen.
  • Wenn ein elektrischer Test an den Bildpunkten des LCD-Paneels durchgeführt wird, wird zudem eine erste Spannung an eine der Abtastleitungen angelegt, um die TFTs auf der ausgewählten Abtastleitung einzuschalten. Dann wird eine zweite Spannung an eine der Datenleitungen angelegt, um hierdurch Daten in einen Testbildpunkt (Pixel) zu schreiben. Da jedoch die Abtastleitungen und die Datenleitungen elektrisch mit der gemeinsamen Treibersignalleitung und der gemeinsamen Datensignalleitung jeweils verbunden sind, wird die erste Spannung über die gemeinsame Treibersignalleitung an die anderen Abtastleitungen angelegt und die zweite Spannung wird über die gemeinsame Datensignalleitung an die anderen Datenleitungen angelegt. Umgekehrt, wenn eine Spannung an die Abtastleitung angelegt wird, um hierdurch die Daten des Testbildpunkts von der Datenleitung auszulesen, wird die Spannung über die gemeinsame Treibersignalleitung an andere Abtastleitungen angelegt und es ist unmöglich, eine Spannung, die charakteristisch ist für den Testbildpunkt, herzuleiten. Demnach ist es unmöglich, einen defekten Bildpunkt (Pixel) zu erfassen.
  • US 5,652,632 A offenbart eine LCD-Anzeigevorrichtung mit Dünnschichttransistor mit einer Vielzahl von Betriebssignalleitungen, einer Vielzahl von Datensignalleitungen, einer Vielzahl von Pixeln, wobei jeder mit einer der Betriebssignalleitungen und einer der Datensignalleitungen verbunden ist.
  • US 2004/0027502 A1 offenbart ein LCD-Display mit einem elektrostatischen Schutzelement, wobei erhöhte Redundanz zur Verfügung gestellt wird und gleichzeitig eine ausreichende Schutzfunktion gegen statische Aufladung für eine lange Zeitspanne mit relativ niedriger Spannung bereitgestellt wird.
  • RESÜMEE DER ERFINDUNG
  • Demgemäss richtet sich die vorliegende Erfindung auf ein TFT-Array und eine Elektrostatikentladungsschutzreinrichtung bzw. ESD-Schutzeinrichtung davon, welche Einrichtungen auf dem TFT-Array von einer ESD-Beschädigung abhalten kann, und es unmöglich ist, einen defekten Bildpunkt zu erfassen.
  • Die vorliegende Erfindung richtet sich ferner auf ein Verfahren zum Herstellen eines TFT-Arrays und eine ESD-Schutzeinrichtung davon, wobei eine leitfähige Strecke für das Ableiten akkumulierter statischer Elektrizität bereitgestellt wird und es unmöglich ist, einen defekten Bildpunkt zu erfassen.
  • Erfindungsgemäß wird diese Aufgabe gelöst durch die Gegenstände der Patentansprüche 1, 6, 8, 13, 15 und 21.
  • Die vorliegende Erfindung stellt ein TFT-Array bereit, welches ein Substrat umfasst, eine Vielzahl von Datenleitungen und Abtastleitungen, eine Vielzahl von Bildpunktstrukturen, eine erste Kurzschlussleiste, eine zweite Kurzschlussleiste, eine Vielzahl von ersten Inselstrukturen, eine Vielzahl von zweiten Inselstrukturen, eine Gate-Isolationsschicht, eine dielektrische Zwischenschicht, eine Vielzahl erster Verbindungsleitungen, eine Vielzahl zweiter Verbindungsleitungen, eine Passivierungsschicht, eine Vielzahl erster Widerstandsleitungen und eine Vielzahl zweiter Widerstandsleitungen.
  • Das Substrat hat einen Anzeigenbereich und einen Peripherieschaltungsbereich und die Datenleitungen und die Abtastleitungen sind in dem Anzeigebereich angeordnet zum Definieren einer Vielzahl von Bildpunktbereichen. Die Bildpunktstrukturen sind in den Bildpunktbereichen angeordnet und durch Datenleitungen und Abtastleitungen angetrieben, wobei jede Bildpunktstruktur umfasst: Einen Top-Gate-TFT, der elektrisch mit einer der Datenleitungen und einer der Abtastleitungen verbunden ist; und eine Bildpunktelektrode, die über dem Top-Gate-TFT angeordnet und damit verbunden ist.
  • Die erste Kurzschlussleiste ist in dem peripheren Schaltungsbereich angeordnet und die zweite Kurzschlussleiste ist auch in dem peripheren Schaltungsbereich angeordnet. Die ersten Inselstrukturen sind auf dem Substrat angeordnet und zwischen den Abtastleitungen und der ersten Kurzschlussleiste. Die zweiten Inselstrukturen sind auf dem Substrat angeordnet und zwischen den Datenleitungen und der zweiten Kurzschlussleiste. Die Gate-Isolationsschicht ist auf dem Substrat angeordnet und deckt die ersten Inselstrukturen ab, die zweiten Inselstrukturen und die Halbleiterschichten der Top-Gate-TFTs. Die dielektrische Zwischenschicht ist auf der Gate-Isolationsschicht angeordnet und deckt die Abtastleitungen ab, die erste Kurzschlussleiste und die Gates der Top-Gates-TFTs, wobei die Gate-Isolationsschicht und die dielektrische Zwischenschicht eine Vielzahl erster Kontaktfenster über den Abtastleitungen, den ersten Inselstrukturen und der ersten Kurzschlussleiste haben, und eine Vielzahl von zweiten Kontaktfenstern über den zweiten Inselstrukturen haben, wobei die Datenleitungen und die zweite Kurzschlussleiste auf der dielektrischen Zwischenschicht angeordnet sind sich über die zweiten Inselstrukturen erstrecken, um elektrisch mit den zweiten Inselstrukturen über die zweiten Kontaktfenster verbunden zu sein. Die ersten Verbindungsleitungen sind auf der dielektrischen Zwischenschicht angeordnet und elektrisch zwischen den ersten Inselstrukturen und den Abtastleitungen über die ersten Kontaktfenster verbunden. Die zweiten Verbindungsleitungen sind auf der dielektrischen Zwischenschicht angeordnet und elektrisch zwischen den ersten Inselstrukturen und der Kurzschlussleiste über die ersten Kontaktfenster verbunden.
  • Die Passivierungsschicht deckt die Datenleitungen, die zweite Kurzschlussleiste und die Source-/Drain-Anschlussbereiche der Top-Gate-TFTs ab, wobei die Passivierungsschicht eine Vielzahl dritter Kontaktfenster über den ersten Verbindungsleitungen und den zweiten Verbindungsleitungen hat und eine Vielzahl vierter Kontaktfenster über den Datenleitungen und der zweiten Kurzschlussleiste hat. Die ersten Widerstandsleitungen sind auf der Passivierungsschicht angeordnet und jeweils zwischen einer von den ersten Verbindungsleitungen und einer von den zweiten Verbindungsleitungen über die dritten Kontaktfenster verbunden. Die zweiten Widerstandsleitungen sind auf der Passivierungsschicht angeordnet und jeweils elektrisch zwischen einer von den Datenleitungen und der zweiten Kurzschlussleiste über die vierten Kontaktfenster verbunden.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden die Gate-Anordnungen der Top-Gate-TFTs, die Abtastleitungen und die ersten Kurzschlussleisten aus demselben Material erstellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung sind die Halbleiterschichten, die ersten Inselstrukturen und die zweiten Inselstrukturen aus einem selben Material erstellt. Beispielsweise werden die Halbleiterschichten, die ersten Inselstrukturen und die zweiten Inselstrukturen aus Niedertemperatur-Polysilizium (LTPS bzw. Low Temperature Poly-Silicon) hergestellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung werden die Source-/Drain-Anschlussbereiche der Top-Gate-TFTs, die Datenleitungen, die zweite Kurzschlussleiste, die ersten Verbindungsleitungen und die zweiten Verbindungsleitungen aus einem selben Material erstellt.
  • Die vorliegende Erfindung stellt ein Verfahren zum Herstellen eines TFT-Arrays bereit. Zuerst wird ein Substrat bereitgestellt, wobei das Substrat eine Vielzahl von Bildpunktbereichen darauf definiert hat. Dann wird eine Halbleitermaterialschicht auf dem Substrat ausgebildet und dann wird eine Musterbildung vorgenommen zum jeweiligen Ausbilden einer Halbleiterschicht in jedem Bildpunktbereich und zum Ausbilden einer Vielzahl erster Inselstrukturen und einer Vielzahl zweiter Inselstrukturen jeweils auf zwei angrenzenden Seiten der Bildpunktbereiche. Als Nächstes wird eine Gate-Isolationsschicht auf dem Substrat ausgebildet zum Abdecken der Halbleiterschichten, der ersten Inselstrukturen und der zweiten Inselstrukturen. Dann wird eine erste Metallschicht auf der Gate-Isolationsschicht ausgebildet und dann wird eine Musterbildung ausgeführt zum Ausgestalten einer Vielzahl von Gate-Bereichen, einer Vielzahl von Abtastleitungen, einer Vielzahl von ersten Verbindungsteilen und einer ersten Kurzschlussleiste, wobei die Gate-Bereiche auf den Halbleiterschichten angeordnet sind, die Abtastleitungen mit den Gate-Bereichen verbunden sind und die beiden Enden jedes ersten Verbindungsteils mit der ersten Kurzschlussleiste und einer der Abtastleitungen verbunden sind.
  • Daraufhin wird eine Ionenimplantation ausgeführt zum Ausbilden eines dotierten Source- bzw. Drainbereichs in jeder Halbleiterschicht. Dann wird eine dielektrische Zwischenschicht auf der ersten Metallschicht und der Gate-Isolationsschicht ausgestaltet und dann wird eine Musterbildung ausgeführt zum Ausbilden einer Vielzahl erster Kontaktfenster in der dielektrischen Zwischenschicht in Entsprechung zu den dotierten Source- bzw. Drainbereichen, den Abtastleitungen, den ersten Inselstrukturen, den zweiten Inselstrukturen und der ersten Kurzschlussleiste, und zum Ausbilden einer Vielzahl erster Öffnungen in der dielektrischen Zwischenschicht in Entsprechung zu den ersten Verbindungsteilen.
  • Als Nächstes wird eine zweite Metallschicht auf der dielektrischen Zwischenschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Vielzahl von Source- bzw. Drain-Anschlüssen, einer Vielzahl erster Verbindungsleitungen, einer Vielzahl zweiter Verbindungsleitungen, einer Vielzahl von Datenleitungen, einer Vielzahl zweiter Verbindungsteile und einer zweiten Kurzschlussleiste. Wobei jeder Source-/Drain-Anschluss elektrisch mit einer der dotierten Source-/Drain-Bereichen über die ersten Kontaktfenster verbunden ist, zwei Enden jeder ersten Kontaktleitung jeweils elektrisch mit einer der Abtastleitungen bzw. einer der ersten Inselstrukturen über das erste Kontaktfenster verbunden ist, zwei Enden jeder zweiten Verbindungsleitungen jeweils elektrisch an eine der ersten Inselstrukturen bzw. die erste Kurzschlussleiste über die ersten Kontaktfenster verbunden sind, jede Datenleitung elektrisch mit einem der Source-Anschlüsse verbunden ist und zwei Enden jedes zweiten Verbindungsteils jeweils elektrisch mit einer der Datenleitungen bzw. der zweiten Kurzschlussleiste verbunden sind.
  • Dann wird eine Passivierungsschicht auf der zweiten Metallschicht und der dielektrischen Zwischenschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Vielzahl zweiter Öffnungen in der Passivierungsschicht in Entsprechung zu den ersten Öffnungen, einer Vielzahl dritter Öffnungen in der Passivierungsschicht in Entsprechung zu den zweiten Verbindungsteilen, und einer Vielzahl von zweiten Kontaktfenstern in der Passivierungsschicht in Entsprechung zu den Drain-Anschlüssen, den ersten Verbindungsleitungen, den zweiten Verbindungsleitungen, den Datenleitungen und der zweiten Kurzschlussleiste. Als Nächstes wird eine leitfähige Schicht auf der Passivierungsschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Vielzahl von Bildpunktelektroden, einer Vielzahl erster Widerstandsleitungen und einer Vielzahl zweiter Widerstandsleitungen, wobei jede Bildpunktelektrode elektrisch mit einem der Drain-Anschlüsse über eines der zweiten Kontaktfenster verbunden ist, zwei Enden jeder ersten Widerstandsleitung elektrisch jeweils mit einer der ersten Verbindungsleitungen bzw. einer der zweiten Verbindungsleitungen verbunden sind, und zwei Enden jeder zweiten Widerstandsleitung jeweils elektrisch mit einer der Datenleitungen bzw. der zweiten Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind. Danach werden die ersten Verbindungsteile und die zweiten Verbindungsteile entfernt.
  • Gemäss einer Ausführungsform der vorliegenden Erfindung umfasst der Schritt des Entfernens der ersten Verbindungsteile und der zweiten Verbindungsteile das Vornehmen eines Trockenätzvorgangs oder Nassätzvorgangs zum Entfernen der ersten Verbindungsteile und der zweiten Verbindungsteile, die durch die zweiten Öffnungen und die dritten Öffnungen freigelegt sind.
  • Die vorliegende Erfindung stellt eine ESD-Schutzeinrichtung eines TFT-Arrays bereit, wobei die ESD-Schutzeinrichtung elektrisch zwischen einer Abtastleitung und einer ersten Kurzschlussleiste auf einem Substrat verbunden ist. Die ESD-Schutzeinrichtung umfasst eine erste Inselstruktur, eine Gate-Isolationsschicht, eine dielektrischen Zwischenschicht, eine Metallschicht, eine Passivierungsschicht und eine leitfähige Schicht.
  • Die erste Inselstruktur wird auf dem Substrat und zwischen der Abtastleitung und der ersten Kurzschlussleiste angeordnet. Die Gate-Isolationsschicht wird auf dem Substrat angeordnet und deckt die erste Inselstruktur ab. Die dielektrische Zwischenschicht wird auf der Gate-Isolationsschicht angeordnet, wobei die dielektrische Zwischenschicht und die Gate-Isolationsschicht eine Vielzahl erster Kontaktfenster haben in Entsprechung zu der Abtastleitung, der ersten Inselstruktur und der ersten Kurzschlussleiste. Die Metallschicht ist auf der dielektrischen Zwischenschicht angeordnet und umfasst eine erste Verbindungsleitung und eine zweite Verbindungsleitung, wobei zwei Enden der ersten Verbindungsleitung jeweils elektrisch mit der Abtastleitung bzw. der ersten Inselstruktur über die ersten Kontaktfenster verbunden sind, und zwei Enden der zweiten Verbindungsleitung jeweils elektrisch mit der ersten Inselstruktur bzw. der zweiten Kurzschlussleiste über das erste Kontaktfenster verbunden sind.
  • Zudem wird die Passivierungsschicht auf der Metallschicht angeordnet und hat eine Vielzahl zweiter Kontaktfenster in Entsprechung zu der ersten Verbindungsleitung und der zweiten Verbindungsleitung. Die leitfähige Schicht ist auf der Passivierungsschicht angeordnet und umfasst eine Widerstandsleitung, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der ersten Verbindungsleitung bzw. der zweiten Verbindungsleitung über die zweiten Kontaktfenster verbunden sind.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die erste Inselstruktur aus LTPS erstellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die ESD-Schutzeinrichtung ferner einen ersten Masse-Anschluss, der elektrisch mit der ersten Kurzschlussleiste verbunden ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung nimmt die Widerstandsleitung eine Zickzackform an.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die leitfähige Schicht aus Metall, Metalllegierung, Indiumzinnoxid (ITO) oder Indiumzinkoxid (IZO) erstellt.
  • Die vorliegende Erfindung stellt ein Verfahren zum Herstellen einer ESD-Schutzeinrichtung eines TFT-Arrays bereit. Zuerst wird ein Substrat bereitgestellt. Dann wird auf dem Substrat eine Halbleitermaterialschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer ersten Inselstruktur. Als Nächstes wird eine Gate-Isolationsschicht auf dem Substrat ausgebildet zum Abdecken der ersten Inselstruktur. Dann wird eine erste Metallschicht auf der Gate-Isolationsschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Abtastleitung, eines ersten Verbindungsteils und einer Kurzschlussleiste, wobei zwei Enden des ersten Verbindungsteils jeweils elektrisch mit der Abtastleitung bzw. der ersten Kurzschlussleiste verbunden sind. Daraufhin wird eine dielektrische Zwischenschicht auf der ersten Metallschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Vielzahl von ersten Kontaktfenstern in der dielektrischen Zwischenschicht in Entsprechung zu der Abtastleitung, der ersten Inselstruktur und der ersten Kurzschlussleiste, und zum Formen einer ersten Öffnung in der dielektrischen Zwischenschicht in Entsprechung zu dem ersten Verbindungsteil.
  • Dann wird eine zweite Metallschicht auf der dielektrischen Zwischenschicht ausgebildet und dann wird eine Musterbildung ausgeführt, um eine erste Verbindungsleitung und eine zweite Verbindungsleitung auszubilden, wobei zwei Enden der ersten Verbindungsleitung jeweils elektrisch mit der Abtastleitung bzw. der ersten Inselstruktur über das erste Kontaktfenster verbunden sind, und zwei Enden der zweiten Verbindungsleitung jeweils elektrisch mit der ersten Inselstruktur bzw. der ersten Kurzschlussleiste über die ersten Kontaktfenster verbunden sind. Dann wird auf der zweiten Metallschicht eine Passivierungsschicht ausgebildet und dann wird eine Musterbildung durchgeführt zum Ausbilden einer zweiten Öffnung in der Passivierungsschicht in Entsprechung zu der ersten Öffnung und zum Ausbilden einer Vielzahl zweiter Kontaktfenster in der Passivierungsschicht in Entsprechung zu der ersten Verbindungsleitung und der zweiten Verbindungsleitung. Als Nächstes wird eine leitfähige Schicht auf der Passivierungsschicht ausgebildet. Dann wird eine Musterbildung vorgenommen zum Ausbilden einer Widerstandsleitung, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der ersten Verbindungsleitung bzw. der zweiten Verbindungsleitung über die zweiten Kontaktfenster verbunden sind. Danach wird der erste Verbindungsteil entfernt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst der Schritt des Entfernens des ersten Verbindungsteils das Durchführen von Trockenätzen oder Nassätzen zum Entfernen des durch die zweite Öffnung freigelegten ersten Verbindungsteils.
  • Die vorliegende Erfindung stellt eine ESD-Schutzeinrichtung eines TFT-Arrays bereit, wobei die ESD-Schutzeinrichtung elektrisch zwischen einer Datenleitung und einer zweiten Kurzschlussleiste auf einem Substrat verbunden ist. Die ESD-Schutzeinrichtung umfasst eine zweiten Inselstruktur, eine Isolationsschicht, eine Passivierungsschicht und eine leitfähige Schicht.
  • Die zweite Inselstruktur ist auf dem Substrat und zwischen der Datenleitung und der zweiten Kurzschlussleiste angeordnet. Die Isolationsschicht ist auf dem Substrat angeordnet und deckt die zweite Inselstruktur ab, wobei die Isolationsschicht eine Vielzahl von ersten Kontaktfenstern in Entsprechung zu der zweiten Inselstruktur hat und die Datenleitung und die zweiten Kurzschlussleiste sich über die zweite Inselstruktur erstrecken, um elektrisch mit der zweiten Inselstruktur über das erste Kontaktfenster verbunden zu werden. Die Passivierungsschicht ist oberhalb der Datenleitung, der zweiten Inselstruktur und der zweiten Kurzschlussleiste angeordnet, wobei die Passivierung eine Vielzahl zweiter Kontaktfenster in Entsprechung zu der Datenleitung und der zweiten Kurzschlussleiste hat. Die leitfähige Schicht ist auf der Passivierungsschicht angeordnet und umfasst eine Widerstandsleitung, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der Datenleitung bzw. der zweiten Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die zweite Inselstruktur aus LTPS erstellt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die Isolationsschicht eine Gate-Isolationsschicht und eine dielektrische Zwischenschicht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst die ESD-Schutzeinrichtung ferner einen zweiten Masseanschluss, der elektrisch mit der zweiten Kurzschlussleiste verbunden ist.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung nimmt die Widerstandsleitung eine Zickzackform an.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird die leitfähige Schicht aus Metall, Metalllegierung, Indiumzinnoxid (ITO), oder Indiumzinkoxid (IZO) erstellt.
  • Die vorliegende Erfindung stellt ein Verfahren zum Erzeugen einer ESD-Schutzeinrichtung eines TFT-Arrays bereit. Zuerst wird ein Substrat vorgesehen. Dann wird ein Halbleitermaterial auf dem Substrat ausgebildet und dann wird eine Musterbildung ausgeführt zum Ausbilden einer zweiten Inselstruktur. Als Nächstes wird eine Isolationsschicht auf dem Substrat ausgebildet und dann wird eine Musterbildung ausgeführt zum Ausbilden einer Vielzahl von ersten Kontaktfenstern in der Isolationsschicht in Entsprechung zu der zweiten Inselstruktur. Dann wird eine Metallschicht auf der Isolationsschicht ausgebildet und dann wird eine Musterbildung ausgeführt zum Ausbilden der Datenleitung, eines zweiten Verbindungsteils und einer zweiten Kurzschlussleiste, wodurch die Datenleitung und die zweite Kurzschlussleiste sich über die zweite Inselstruktur erstrecken, um elektrisch mit der zweiten Inselstruktur über das erste Kontaktfenster verbunden zu werden, und zwei Enden des zweiten Verbindungsteils werden jeweils elektrisch mit der Datenleitung bzw. der zweiten Kurzschlussleiste verbunden. Als Nächstes wird eine Passivierungsschicht auf der Metallschicht ausgebildet und dann wird eine Musterbildung ausgeführt zum Ausbilden einer Öffnung in der Passivierungsschicht in Entsprechung zu dem zweiten Verbindungsteil, und zum Ausbilden einer Vielzahl zweiter Kontaktfenster in der Passivierungsschicht in Entsprechung zu der Datenleitung und der zweiten Kurzschlussleiste. Dann wird eine leitfähige Schicht auf der Passivierungsschicht ausgebildet und dann wird eine Musterbildung vorgenommen zum Ausbilden einer Widerstandsleitung, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der Datenleitung bzw. der zweiten Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind. Danach wird der zweite Verbindungsteil entfernt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfassen die Schritte des Ausbildens der Isolationsschicht das Ausbilden einer Gate-Isolationsschicht auf dem Substrat; und das Ausbilden einer dielektrischen Zwischenschicht auf der Gate-Isolationsschicht.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst der Schritt des Entfernens des zweiten Verbindungsteils das Durchführen von Trockenätzen oder Nassätzen zum Entfernen des durch die Öffnung freigelegten zweiten Verbindungsteils.
  • Da die Erfindung auf den derzeitigen Herstellungsprozess von LTPS-TFT zum Erzeugen einer ESD-Schutzeinrichtung zwischen jeder Abtastleitung und der ersten Kurzschlussleiste und zwischen jeder Datenleitung und der zweiten Kurzschlussleiste angewendet werden kann, kann die ESD-Schutzfähigkeit des Top-Gate-TFT-Arrays demnach ohne irgendeinen zusätzlichen Maskierungsprozess erhalten werden. Zudem kann die ESD-Schutzeinrichtung die Wirkung jeder Metall- bzw. leitfähigen Schicht annehmen, aber nicht während der gesamte Paneelprozess vollendet werden sollte.
  • Zudem ist es, da ein an eine spezifische Abtastleitung oder Datenleitung angelegte Signal von anderen durch die ESD-Schutzeinrichtung getrennt werden kann, unmöglich, einen defekten Bildpunkt zu erfassen.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Erfindung zu vermitteln und sind in dieser Spezifikation enthalten und bilden ein Teil davon. Die Zeichnungen stellen Ausführungsformen der Erfindung dar und gemeinsam mit der Beschreibung dienen sie zum Erläutern der Prinzipien der Erfindung. Es zeigt:
  • 1 eine Draufsicht zum Erläutern eines TFT-Arrays und einer ESD-Schutzeinrichtung davon gemäß der vorliegenden Erfindung;
  • 2A und 2B Draufsichten zum Erläutern einer ersten ESD-Schutzeinrichtung und einer zweiten ESD-Schutzeinrichtung gemäß der vorliegenden Erfindung;
  • 3A bis 3H Querschnittsansichten zum Erläutern eines Herstellungsprozesses eines der in 1 gezeigten Top-Gate-TFTs;
  • 4A bis 4F Draufsichten zum Erläutern eines Herstellungsprozesses einer der ersten ESD-Schutzeinrichtungen und einer der ersten in 2A gezeigten Kurzschlussleisten;
  • 5A bis 5E Draufsichten zum Erläutern eines Herstellungsprozesses eines der zweiten ESD-Schutzeinrichtungen und einer der zweiten in 2B gezeigten Kurzschlussleisten.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Und nun wird im Detail Bezug genommen auf die derzeit bevorzugten Ausführungsformen der Erfindung, von denen Beispiele in den beiliegenden Zeichnungen dargestellt sind. Wenn immer möglich, werden dieselben Bezugszeichen in den Zeichnungen und der Beschreibung verwendet, um auf dieselben oder ähnliche Teile Bezug zu nehmen.
  • 1 ist eine Draufsicht zum Darstellen eines TFT-Arrays und einer ESD-Schutzeinrichtung davon gemäß der vorliegenden Erfindung. Es wird Bezug genommen auf 1, das TFT-Array 100 umfasst ein Substrat (nicht dargestellt), eine Vielzahl von Abtastleitungen 112, eine Vielzahl von Datenleitungen, eine Vielzahl von Bildpunktstrukturen, eine Abtasttreiberschaltung 120, eine Vielzahl erster ESD-Schutzeinrichtungen 130, eine erste Kurzschlussleiste 140, eine Datentreiberschaltung 150, eine Vielzahl von zweiten ESD-Schutzeinrichtungen 160 und eine zweite Kurzschlussleiste 170.
  • Das Substrat hat einen Anzeigebereich 110a und einen peripheren Schaltungsbereich 110b. Wobei der Anzeigebereich 110a zur Bildanzeige verwendet wird und zugehörige Schaltkreise in dem peripheren Schaltungsbereich 110b angeordnet sind zum Antreiben des Anzeigebereichs 110a zur Bildanzeige. Die Abtastleitungen 112 und Datenleitungen 114 sind in dem Anzeigebereich 110a angeordnet zum Definieren einer Vielzahl von Bildpunktbereichen 116 im Array.
  • Die Bildpunkt- bzw. Pixel-Strukturen sind in den Bildpunktbereichen 116 jeweils angeordnet und elektrisch mit den Abtastleitungen 112 und den Datenleitungen 114 verbunden, um durch die Abtastleitungen 112 und die Datenleitungen 114 angetrieben zu werden, wobei jede Pixelstruktur einen Top-Gate-TFT 1162 umfasst und eine Pixelelektrode 1164.
  • Jedes Top-Gate-TFT 1162 ist in dem entsprechenden Bildpunktbereich 116 angeordnet und elektrisch mit den Abtastleitungen 112 und den Datenleitungen 114 verbunden. Jede Pixelelektrode 1164 ist über dem entsprechenden Top-Gate-TFT 1162 angeordnet und elektrisch damit verbunden.
  • Die Abtasttreiberschaltung 120 ist in dem peripheren Schaltungsbereich 110b angeordnet zum Anlegen von Signalen daran zum Ein- und Ausschalten des entsprechenden Top-Gate-TFT 1162. Die erste ESD-Schutzeinrichtung 130 und die erste Kurzschlussleiste 140 sind an einer Seite der Abtastleitung 112 angeordnet, wobei jede erste ESD-Schutzeinrichtung elektrisch mit einer der Abtastleitungen 112 verbunden ist. Wenn der Umfang der akkumulierten statischen Elektrizität über einem vorbestimmten Bereich ist, können die erste ESD-Schutzeinrichtung 130 und die erste Kurzschlussleiste 140 eine leitfähige Strecke bilden zum Ableiten der akkumulierten statischen Elektrizität. Daher können die Top-Gate-TFTs 1162 vor ESD-Zerstörung geschützt werden.
  • In ähnlicher Weise ist die Datentreiberschaltung 150 in dem peripheren Schaltungsbereich 110b angeordnet zum Eingeben von Daten zu der entsprechenden Pixelelektrode 1164. Die zweiten ESD-Schutzeinrichtungen 160 und die zweite Kurzschlussleiste 170 sind an einer Seite der Datenleitungen 114 angeordnet, wobei jede der zweiten ESD-Schutzeinrichtungen 160 elektrisch mit einer der Datenleitungen 114 verbunden ist. Wenn der Umfang der akkumulierten statischen Elektrizität über einem vorbestimmten Bereich ist, können die zweiten ESD-Schutzeinrichtungen 160 und die zweite Kurzschlussleiste 170 eine leitfähige Strecke bilden zum Ableiten der akkumulierten statischen Elektrizität. Daher kann die Schaltung oder die elektrische Einrichtung auf dem Top-Gate-TFT-Array 100 vor ESD-Zerstörung geschützt werden.
  • In einer Ausführungsform leiten die erste Kurzschlussleiste 140 und die zweite Kurzschlussleitung durch elektrisches Verbundensein mit einem ersten Masseanschluss 180a bzw. einem zweiten Masseanschluss 180b zur Masse ableitend.
  • 2A und 2B sind Draufsichten zum Darstellen einer ersten ESD-Schutzeinrichtung 130 und einer zweiten ESD-Schutzeinrichtung 160 in Übereinstimmung mit der vorliegenden Erfindung. Es wird Bezug genommen auf 2A und 2B, die erste ESD-Schutzeinrichtung 130 hat eine erste Schalteinrichtung 132 und eine erste Widerstandsleitung 134 parallel zueinander. In ähnlicher Weise hat die zweite ESD-Schutzeinrichtung 160 eine zweite Schalteinrichtung 162 und eine zweite Widerstandsleitung 164 parallel zueinander.
  • Wenn der Umfang der akkumulierten statischen Elektrizität an den Einrichtungen oder Schaltkreisen des Paneels für einen vorbestimmten Bereich ist, wird die erste Schalteinrichtung 132 oder die zweite Schalteinrichtung 162 eingeschaltet, um eine leitfähige Strecke zu bilden und die akkumulierte statische Elektrizität in die erste Kurzschlussleiste 140 oder die zweite Kurzschlussleiste 170 abzuleiten.
  • Zudem wird beim Übertragen eines Abtastsignals oder eines Datensignals zu dem entsprechenden Top-Gate-TFT 1162 oder der entsprechenden Pixelelektrode 1164 die Spannung des Abtastsignals oder des Datensignals durch die erste Widerstandsleitung 134 oder die zweite Widerstandsleitung 164 reduziert. Das Signal wird nicht zu einer anderen Abtastleitung 112 oder Datenleitung 114 übertragen und demnach ist es unmöglich, einen defekten Bildpunkt zu erfassen.
  • In einer Ausführungsform der vorliegenden Erfindung können die erste ESD-Schutzeinrichtung 130, die erste Kurzschlussleiste 140, die ESD-Schutzeinrichtung 160 und die zweite Kurzschlussleiste 170 gleichzeitig mit dem Top-Gate-TFT 1162 auf dem Top-Gate-TFT-Array 100 hergestellt werden. Ein detaillierter Prozess wird in drei Teilen in den folgenden Absätzen beschrieben.
  • 3A bis 3H sind Querschnittsansichten zum Zeigen eines Herstellungsprozesses von Top-Gate-TFTs 1162, die in 1 gezeigt sind. 4A bis 4F sind Draufsichten zum Zeigen eines Herstellungsprozesses einer der ersten ESD-Schutzeinrichtungen 130 und einer der ersten Kurzschlussleisten 140, die in 2A gezeigt sind. 5A bis 5E sind Draufsichten zum Zeigen eines Herstellungsprozesses einer der zweiten ESD-Schutzeinrichtungen 160 und einer der zweiten Kurzschlussleisten 170, die in 2B gezeigt sind.
  • Zuerst wird Bezug genommen auf 3A ein Substrat 200 mit einer Vielzahl von Bildpunktbereichen darauf wird bereitgestellt, wobei eine Pufferschicht 210 auf dem Substrat 200 ausgebildet ist.
  • Als Nächstes wird Bezug genommen auf 3B, 4A und 5A, eine Halbleitermaterialschicht wird auf der Pufferschicht 110 ausgebildet, und dann wird auf der Halbleitermaterialschicht eine Musterbildung vorgenommen zum Ausbilden einer Halbleiterschicht 222, einer ersten Inselstruktur 224 und einer zweiten Inselstruktur 226, wobei die Halbleiterschicht 222, die erste Inselstruktur 224 und die zweite Inselstruktur 226 aus LTPS erstellt sein können.
  • Dann wird Bezug genommen auf 3C, 4B und 5B, eine Gate-Isolationsschicht 230 wird auf dem Substrat 200 ausgebildet, wobei die Gate-Isolationsschicht 230 die Halbleiterschicht 222, die erste Inselstruktur 224 und die zweite Inselstruktur 226 abdeckt.
  • Als Nächstes wird Bezug genommen auf 3D, eine erste Metallschicht 240 wird in der Gate-Isolationsschicht 230 ausgebildet und eine Musterbildung wird vorgenommen zum Ausbilden eines Gates 242. Dann wird eine Ionenimplantation durchgeführt zum Ausbilden eines dotierten Sourcebereichs bzw. eines dotierten Drainbereichs 222a bzw. 222b in der Halbleiterschicht 222 durch Verwenden des Gates 242 als eine Maske. Zudem wird Bezug nehmend auf 4B eine Abtastleitung 244, ein erster Verbindungsteil 246 und eine Kurzschlussleiste 248 neben der ersten Inselstruktur 224 ausgebildet. Ein Ende des ersten Verbindungsteils 246 ist mit der Abtastleitung 244 verbunden und das andere Ende des ersten Verbindungsteils 146 ist mit der ersten Kurzschlussleiste 248 verbunden.
  • Daraufhin wird Bezug nehmend auf 3E eine dielektrische Zwischenschicht 250 auf der ersten Metallschicht 240 und der Gate-Isolationsschicht 230 ausgebildet. Die dielektrische Zwischenschicht 250 und die Gate-Isolationsschicht 230 können aus demselben Isolationsmaterial oder ähnlichen Isolationsmaterialien erstellt werden. Dann wird in der dielektrischen Zwischenschicht 250 eine Musterbildung ausgeführt zum Ausbilden von Source- bzw. Drain-Kontaktfenstern 252a/252b in Entsprechung zu den dotierten Source-/Drain-Bereichen 222a/222b. Zudem wird Bezug nehmend auf 4C eine Öffnung 254 in der dielektrischen Zwischenschicht 250 in Entsprechung zu dem ersten Verbindungsteil 246 ausgebildet und eine Vielzahl von Kontaktfenstern 254 werden in der dielektrischen Zwischenschicht 250 in Entsprechung zu der Abtastleitung 244, der ersten Inselstruktur 224 und der ersten Kurzschlussleiste 248 ausgebildet. Zudem wird Bezug genommen auf 5B, eine Vielzahl von Kontaktfenstern 258 ist in der dielektrischen Zwischenschicht 250 in Entsprechung zu der zweiten Inselstruktur 226 ausgestaltet.
  • Als Nächstes wird Bezug genommen auf 3F, eine zweite Metallschicht 260 wird auf der dielektrischen Zwischenschicht 250 ausgebildet und dann wird in der zweiten Metallschicht 260 eine Musterbildung ausgeführt, um einen Source-Anschluss bzw. Drain-Anschluss 262a/262b auszubilden, die elektrisch mit dem dotierten Source- bzw. Drain-Bereich 222a/222b über das Source- bzw. Drain-Kontaktfenster 252a/252b verbunden ist, und Bezug nehmend auf 4D wird eine erste Verbindungsleitung 264a in L-Form zwischen der ersten Inselstruktur 224 und der Abtastleitung 244 ausgebildet. Eine zweite Verbindungsleitung 264b in L-Form wird zwischen der ersten Inselstruktur 224 und der ersten Kurzschlussleiste 248 ausgebildet, wobei die erste Verbindungsleitung 264a elektrisch zwischen der ersten Inselstruktur 224 und der Abtastleitung 244 über das Kontaktfenster 256 verbunden ist und die zweite Verbindungsleitung 264b elektrisch zwischen der ersten Inselstruktur 224 und der ersten Kurzschlussleiste 248 verbunden ist.
  • Zudem, Bezug nehmend auf 5C, werden eine Datenleitung 266, ein zweiter Verbindungsteil 268 und eine zweite Kurzschlussleiste 270 neben der ersten Inselstruktur 226 ausgebildet, wobei ein Ende des zweiten Verbindungsteils 268 mit der Datenleitung 266 verbunden ist und das andere Ende des zweiten Verbindungsteils 268 mit der zweiten Kurzschlussleiste 270 verbunden ist. Die Datenleitungen 266 und die Kurzschlussleiste 270 erstrecken sich teilweise über die zweite Inselstruktur 226 und sind elektrisch mit der zweiten Inselstruktur 226 über das Kontaktfenster 258 verbunden.
  • Als Nächstes wird Bezug genommen auf 3G, eine Passivierungsschicht 280 wird auf der zweiten Metallschicht 260 und der dielektrischen Zwischenschicht 250 ausgebildet und dann wird in der Passivierungsschicht 280 eine Musterbildung durchgeführt zum Ausbilden eines Kontaktfensters 282 in Entsprechung zu dem Drain-Anschluss 262b. Zudem, Bezug nehmend auf 4E, ist eine andere Öffnung 284 in der Passivierungsschicht 280 in Entsprechung zu der Öffnung 254 ausgebildet und die Kontaktfenster 268a und 286b werden in der Passivierungsschicht 280 in Entsprechung zu der ersten Verbindungsleitung 264a und der zweiten Verbindungsleitung 264b ausgebildet. Auch, Bezug nehmend auf 5D, werden eine Öffnung 288 und Kontaktfenster 289a und 289b in der Passivierungsschicht 280 in Entsprechung zu dem zweiten Verbindungsteil 268, der Datenleitung 266 und der zweiten Kurzschlussleiste 270 jeweils ausgebildet.
  • Daraufhin wird Bezug nehmend auf 3H eine leitfähige Schicht auf der Passivierungsschicht 280 ausgebildet und eine Musterbildung wird ausgeführt zum Ausbilden einer Pixelelektrode 290, die elektrisch mit dem Drain-Anschluss 162b über das Kontaktfenster 282 verbunden ist, wobei die leitfähige Schicht aus transparentem leitfähigem Material wie zum Beispiel ITO erstellt werden kann. Zudem, Bezug nehmend auf 4F, wird eine erste Widerstandsleitung 292 durch Definieren der leitfähigen Schicht ausgebildet, wobei zwei Enden der ersten Widerstandsleitung 292 elektrisch mit der ersten Verbindungsleitung 264a bzw. der zweiten Verbindungsleitung 264b jeweils über die Kontaktfenster 286a und 286b verbunden sind. In der Ausführungsform kann die erste Widerstandsleitung 292 eine Zickzackform annehmen und Fachleute können die Form der ersten Widerstandsleitung 292 modifizieren zum Erzielen unterschiedlicher Widerstandswerte.
  • In ähnlicher Weise wird Bezug nehmend auf 5E eine zweite Widerstandsleitung 294 durch Definieren der leitfähigen Schicht ausgebildet, wobei zwei Enden der zweiten Widerstandsleitung 294 jeweils elektrisch mit der Datenleitung 266 bzw. der zweiten Kurzschlussleiste 270 über die Kontaktfenster 289a und 289b verbunden sind. In der Ausführungsform kann die zweite Widerstandsleitung 294 eine Zickzackform annehmen und Fachleute können gegebenenfalls die Form der ersten Widerstandsleitung 294 zum Erzielen unterschiedlicher Widerstandswerte modifizieren.
  • Nach dem Ausbilden der ersten Widerstandsleitung 192 und der zweiten Widerstandsleitung 294 und vor dem Entfernen des Photolacks werden die erste Widerstandsleitung 292 und die zweite Widerstandsleitung 294 in der Öffnung 284 und der Öffnung 288 durch Trockenätzen oder Nassätzen entfernt. Dann wird der Photolack entfernt und der Prozess des Erzeugens der Bildpunktstrukturen, der ESD-Schutzeinrichtungen und der beiden Kurzschlussleisten ist abgeschlossen. Die erste Widerstandsleitung 292 und die zweite Widerstandsleitung 294 werden den folgenden elektrischen Test oder Betrieb nicht beeinträchtigen. Es sollte bemerkt werden, dass der Herstellungsprozess der Abtasttreiberschaltung 120 und der Datentreiberschaltung 150, die in 1 gezeigt sind, weiter integriert werden kann in den oben erwähnten Prozess, aber Details werden hier nicht beschrieben.
  • Zusammengefasst kann die Erfindung angewendet werden auf den vorliegenden Herstellungsprozess von LTPS-TFT zum Erzeugen einer ESD-Schutzeinrichtung, welche eine ESD-Schutzwirkung an dem Top-Gate-TFT-Array bereitstellt, ohne irgendeinen zusätzlichen Maskenprozess. Zudem kann die ESD-Schutzeinrichtung eine Wirkung entfalten, während jede Metall-/leitfähige Schicht erzeugt wird, aber nicht während des gesamten Paneelprozesses sollte erlangt werden. Zudem, da ein an eine spezifische Abtastleitung oder Datenleitung angelegtes Signal getrennt werden kann von anderen durch die ESD-Schutzeinrichtung, ist es möglich, einen defekten Bildpunkt zu erfassen.

Claims (23)

  1. Dünnschicht-Transistor-Array, umfassend: ein Substrat mit einem Anzeigebereich und einem peripheren Schaltungsbereich; eine Vielzahl von in dem Anzeigebereich angeordneten Datenleitungen und Abtastleitungen zum Definieren einer Vielzahl von Bildpunktbereichen; eine Vielzahl von in den Bildpunktbereichen angeordneten und durch die Datenleitungen und die Abtastleitungen angetriebenen Bildpunktstrukturen, wobei jede Bildpunktstruktur umfasst: einen Top-Gate-Dünnschichttransistor, der elektrisch mit einer von den Datenleitungen und einer von den Abtastleitungen verbunden ist; eine über dem Top-Gate-Dünnschichttransistor angeordnete und elektrisch damit verbundene Bildpunktelektrode; eine erste Kurzschlussleiste, die im peripheren Schaltungsbereich angeordnet ist; eine zweite Kurzschlussleiste, die im peripheren Schaltungsbereich angeordnet ist; eine Vielzahl von ersten Inselstrukturen, die auf dem Substrat und zwischen den Abtastleitungen und der ersten Kurzschlussleiste angeordnet sind; eine Vielzahl von zweiten Inselstrukturen, die auf dem Substrat und zwischen den Datenleitungen und der zweiten Kurzschlussleiste angeordnet sind; eine Gate-Isolationsschicht, die auf dem Substrat angeordnet ist und die ersten Inselstrukturen, die zweiten Inselstrukturen und die Halbleiterschichten des Top-Gate-Dünnschicht-Transistors abdeckt; eine dielektrische Zwischenschicht, die auf der Gate-Isolationsschicht angeordnet ist und die Abtastleitungen, die erste Kurzschlussleiste und die Gates der Top-Gate-Dünnschicht-Transistoren abdeckt, wobei die Gate-Isolationsschicht und die dielektrischen Zwischenschicht eine Vielzahl erster Kontaktfenster über den Abtastleitungen, den ersten Inselstrukturen und der ersten Kurzschlussleiste haben, und eine Vielzahl von zweiten Kontaktfenstern über den zweiten Inselstrukturen haben, wobei die Datenleitungen und die zweite Kurzschlussleiste auf der dielektrischen Zwischenschicht angeordnet sind und sich über die zweiten Inselstrukturen erstrecken, um elektrisch mit den zweiten Inselstrukturen über die zweiten Kontaktfenster verbunden zu sein; eine Vielzahl von ersten Verbindungsleitungen, die auf der dielektrischen Zwischenschicht angeordnet sind und elektrisch zwischen den ersten Inselstrukturen und den Abtastleitungen über das erste Kontaktfenster verbunden sind; eine Vielzahl zweiter Verbindungsleitungen, die auf der dielektrischen Zwischenschicht angeordnet sind und elektrisch zwischen den ersten Inselstrukturen und der Kurzschlussleiste über die ersten Kontaktfenster verbunden sind; eine Passivierungsschicht, die die Datenleitungen, die zweite Kurzschlussleiste und Source-/Drain-Anschlussbereiche der Top-Gate-Dünnschicht-Transistoren abdeckt, wobei die Passivierungsschicht eine Vielzahl dritter Kontaktfenster über den ersten Verbindungsleitungen und den zweiten Verbindungsleitungen hat, und eine Vielzahl vierter Kontaktfenster über den Datenleitungen und der zweiten Kurzschlussleiste hat; eine Vielzahl erster Widerstandsleitungen, die auf der Passivierungsschicht angeordnet sind und elektrisch jeweils zwischen einer der ersten Verbindungsleitungen und einer der zweiten Verbindungsleitungen über die dritten Kontaktfenster verbunden sind; und eine Vielzahl zweiter Widerstandsleitungen, die auf der Passivierungsschicht angeordnet sind und elektrisch jeweils zwischen einer der Datenleitungen und der zweiten Kurzschlussleiste über die vierten Kontaktfenster verbunden sind.
  2. Dünnschicht-Transistor-Array nach Anspruch 1, wobei die Gate-Bereiche der Top-Gate-Dünnschicht-Transistoren, die Abtastleitungen und die erste Kurzschlussleiste aus einem selben Material erstellt sind.
  3. Dünnschicht-Transistor-Array nach Anspruch 1, wobei die Halbleiterschichten, die ersten Inselstrukturen und die zweiten Inselstrukturen aus einem selben Material erstellt sind.
  4. Dünnschicht-Transistor-Array nach Anspruch 3, wobei die Halbleiterschichten, die ersten Inselstrukturen und die zweiten Inselstrukturen aus Niedertemperaturpolysilizium erstellt sind.
  5. Dünnschicht-Transistor-Array nach Anspruch 1, wobei die Source-/Drain-Anschlussbereiche der Top-Gate-Dünnschicht-Transistoren, die Datenleitungen, die zweite Kurzschlussleiste, die ersten Verbindungsleitungen und die zweiten Verbindungsleitungen aus einem selben Material erstellt sind.
  6. Verfahren zum Herstellen eines Dünnschicht-Transistor-Arrays, umfassend: Bereitstellen eines Substrats, wobei das Substrat eine Vielzahl von Bildpunktbereichen darauf definiert hat; Ausbilden einer gemusterten Halbleitermaterialschicht auf dem Substrat, wobei die gemusterte Halbleitermaterialschicht jeweils eine Halbleiterschicht in jedem Bildpunktbereich umfasst und eine Vielzahl erster Inselstrukturen und eine Vielzahl zweiter Inselstrukturen jeweils auf zwei angrenzenden Seiten der Bildpunktbereiche umfasst; Ausbilden einer Gate-Isolationsschicht auf dem Substrat zum Abdecken der Halbleiterschichten, der ersten Inselstrukturen und der zweiten Inselstrukturen; Ausbilden einer gemusterten ersten Metallschicht, die eine Vielzahl von Gates umfasst, eine Vielzahl von Abtastleitungen, eine Vielzahl von ersten Verbindungsteilen und eine erste Kurzschlussleiste auf der Gate-Isolationsschicht, wobei die Gates auf den Halbleiterschichten angeordnet sind, die Abtastleitungen mit den Gates verbunden sind und zwei Enden jedes ersten Verbindungsteils mit der ersten Kurzschlussleiste bzw. einer der Abtastleitungen verbunden sind; Durchführen einer Ionenimplantation zum Ausbilden eines dotierten Source-/Drainbereichs in jeder Halbleiterschicht; Ausbilden einer gemusterten dielektrischen Zwischenschicht auf der ersten Metallschicht und der Gate-Isolationsschicht, wobei die gemusterte dielektrische Zwischenschicht eine Vielzahl erster Kontaktfenster in Entsprechung zu den dotierten Source-/Drainbereichen hat, den Abtastleitungen, den ersten Inselstrukturen, den zweiten Inselstrukturen und der ersten Kurzschlussleiste; und die gemusterte dielektrische Zwischenschicht eine Vielzahl erster Öffnungen in Entsprechung zu den ersten Verbindungsteilen hat; Ausbilden einer gemusterten zweiten Metallschicht, die eine Vielzahl von Source-/Drain-Anschlüssen umfasst, eine Vielzahl erster Verbindungsleitungen, eine Vielzahl zweiter Verbindungsleitungen, eine Vielzahl von Datenleitungen, eine Vielzahl von zweiten Verbindungsteilen und eine zweite Kurzschlussleiste auf der dielektrischen Zwischenschicht, wobei jeder Source-/Drain-Anschluss elektrisch mit einem der dotierten Source-/Drainbereiche über die ersten Kontaktfenster verbunden sind, zwei Enden jeder ersten Verbindungsleitung jeweils elektrisch mit einer der Abtastleitungen bzw. einer der ersten Inselstrukturen über die ersten Kontaktfenster verbunden sind, zwei Enden jeder zweiten Verbindungsleitung elektrisch jeweils mit einer der ersten Inselstrukturen bzw. der ersten Kurzschlussleiste über die ersten Kontaktfenster verbunden sind, jede Datenleitung elektrisch jeweils mit einem der Source-Anschlüsse verbunden ist, und zwei Enden jedes zweiten Verbindungsteils elektrisch jeweils mit einer der Datenleitungen bzw. der zweiten Kurzschlussleiste verbunden sind; Ausbilden einer gemusterten Passivierungsschicht auf der zweiten Metallschicht und der dielektrischen Zwischenschicht, wobei die gemusterte Passivierungsschicht eine Vielzahl von zweiten Öffnungen in Entsprechung zu den ersten Öffnungen hat und eine Vielzahl von dritten Öffnungen in Entsprechung zu den zweiten Verbindungsteilen, und die gemusterte Passivierungsschicht eine Vielzahl von zweiten Kontaktfenstern in Entsprechung zu den Drain-Anschlüssen, den ersten Verbindungsleitungen, den zweiten Verbindungsleitungen, den Datenleitungen und der zweiten Kurzschlussleiste hat; Ausbilden einer gemusterten leitfähigen Schicht, die eine Vielzahl von Bildpunktelektroden umfasst, eine Vielzahl erster Widerstandsleitungen und eine Vielzahl zweiter Widerstandsleitungen auf der Passivierungsschicht, wobei jede Bildpunktelektrode elektrisch mit einem der Drain-Anschlüsse über eines der zweiten Kontaktfenster verbunden ist, zwei Enden jeder der ersten Widerstandsleitungen elektrisch jeweils mit einer der ersten Verbindungsleitungen bzw. einer der zweiten Verbindungsleitungen über die zweiten Kontaktfenster verbunden ist, und zwei Enden jeder der zweiten Widerstandsleitungen jeweils elektrisch mit einer der Datenleitungen bzw. der zweiten Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind; und Entfernen der ersten Verbindungsteile und der zweiten Verbindungsteile.
  7. Verfahren nach Anspruch 6, wobei der Schritt des Entfernens der Verbindungsteile und der zweiten Verbindungsteile das Durchführen von Trockenätzen oder Nassätzen umfasst zum Entfernen der ersten Verbindungsteile und der zweiten Verbindungsteile, die durch die zweiten Öffnungen und die dritten Öffnungen freigelegt sind.
  8. Elektrostatikentladungsschutzeinrichtung für ein Dünnschicht-Transistor-Array, wobei die Elektrostatikentladungsschutzeinrichtung elektrisch zwischen einer Abtastleitung und einer ersten Kurzschlussleiste auf einem Substrat verbunden ist und die Elektrostatikentladungsschutzeinrichtung umfasst: eine erste Inselstruktur, die auf dem Substrat und zwischen der Abtastleitung und der Kurzschlussleiste angeordnet ist; eine Gate-Isolationsschicht, die auf dem Substrat angeordnet ist und die erste Inselstruktur abdeckt; eine dielektrische Zwischenschicht, die auf der Gate-Isolationsschicht angeordnet ist, wobei die dielektrische Zwischenschicht und die Gate-Isolationsschicht eine Vielzahl von ersten Kontaktfenstern haben in Entsprechung zu der Abtastleitung, der ersten Inselstruktur und der ersten Kurzschlussleiste; eine auf der dielektrischen Zwischenschicht angeordnete und eine erste Verbindungsleitung und eine zweite Verbindungsleitung umfassende Metallschicht, wobei zwei Enden der ersten Verbindungsleitung jeweils elektrisch mit der Abtastleitung bzw. der ersten Inselstruktur über die ersten Kontaktfenster verbunden sind und zwei Enden der zweiten Verbindungsleitung jeweils elektrisch mit der ersten Inselstruktur bzw. der ersten Kurzschlussleiste über die ersten Kontaktfenster verbunden sind; eine Passivierungsschicht, die auf der Metallschicht angeordnet ist und eine Vielzahl zweiter Kontaktfenster hat in Entsprechung zu der ersten Verbindungsleitung und der zweiten Verbindungsleitung; und eine leitfähige Schicht, die auf der Passivierungsschicht angeordnet ist und eine Widerstandsleitung umfasst, wobei zwei Enden der Widerstandsleitung elektrisch jeweils mit der ersten Verbindungsleitung bzw. der zweiten Verbindungsleitung über die zweiten Kontaktfenster verbunden sind.
  9. Elektrostatikentladungsschutzeinrichtung nach Anspruch 8, wobei die erste Inselstruktur aus Niedertemperaturpolysilizium erstellt ist.
  10. Elektrostatikentladungsschutzeinrichtung nach Anspruch 8, ferner einen ersten Masseanschluss umfassend, der elektrisch mit der ersten Kurzschlussleiste verbunden ist.
  11. Elektrostatikentladungsschutzeinrichtung nach Anspruch 8, wobei die Widerstandsleitung eine Zickzackform annimmt.
  12. Elektrostatikentladungsschutzeinrichtung nach Anspruch 8, wobei die leitfähige Schicht aus Metall, Metalllegierung, Indiumzinnoxid (ITO) oder Indiumzinkoxid (IZO) erstellt ist.
  13. Verfahren zum Herstellen einer Elektrostatikentladungsschutzeinrichtung eines Dünnschicht-Transistor-Arrays, umfassend: Bereitstellen eines Substrats; Ausbilden einer Halbleitermaterialschicht auf dem Substrat und dann Musterbildung der Halbleitermaterialschicht zum Ausbilden einer ersten Inselstruktur; Ausbilden einer Gate-Isolationsschicht auf dem Substrat zum Abdecken der ersten Inselstruktur; Ausbilden einer gemusterten ersten Metallschicht, die eine Abtastleitung umfasst, einen ersten Verbindungsteil und eine erste Kurzschlussleiste auf der Gate-Isolationsschicht, wobei zwei Enden des ersten Verbindungsteils jeweils elektrisch mit der Abtastleitung bzw. der ersten Kurzschlussleiste verbunden sind; Ausbilden einer gemusterten dielektrischen Zwischenschicht auf der ersten Metallschicht, wobei die gemusterte dielektrische Zwischenschicht eine Vielzahl von ersten Kontaktfenstern hat in Entsprechung zu der Abtastleitung, der ersten Inselstruktur und der ersten Kurzschlussleiste, und die gemusterte dielektrische Zwischenschicht eine erste Öffnung in der dielektrischen Zwischenschicht in Entsprechung zu dem ersten Verbindungsteil hat; Ausbilden einer gemusterten zweiten Metallschicht, die eine erste Verbindungsleitung und eine zweite Verbindungsleitung auf der dielektrischen Zwischenschicht umfasst, wobei zwei Enden der ersten Verbindungsleitung jeweils elektrisch mit der Abtastleitung bzw. der ersten Inselstruktur über die ersten Kontaktfenster verbunden sind, und zwei Enden der zweiten Verbindungsleitung jeweils elektrisch mit der ersten Inselstruktur bzw. der ersten Kurzschlussleiste über die ersten Kontaktfenster verbunden sind; Bilden einer gemusterten Passivierungsschicht auf der zweiten Metallschicht, wobei die gemusterte Passivierungsschicht eine zweite Öffnung hat in Entsprechung zu der ersten Öffnung und eine Vielzahl von zweiten Kontaktfenstern hat in Entsprechung zu der ersten Verbindungsleitung und der zweiten Verbindungsleitung; Ausbilden einer gemusterten leitfähigen Schicht, die eine Widerstandsleitung umfasst auf der Passivierungsschicht, wobei jeweils zwei Enden der Widerstandsleitung elektrisch mit der ersten Verbindungsleitung bzw. der zweiten Verbindungsleitung über die zweiten Kontaktfenster verbunden sind; und Entfernen des ersten Verbindungsteils.
  14. Verfahren nach Anspruch 13, wobei der Schutz des Entfernens des ersten Verbindungsteils das Durchführen von Trockenätzen oder Nassätzen umfasst zum Entfernen des ersten Verbindungsteils, der durch die zweite Öffnung freigelegt ist.
  15. Elektrostatikentladungsschutzeinrichtung eines Dünnschicht-Transistor-Arrays, wobei die Elektrostatikentladungsschutzeinrichtung elektrisch zwischen einer Datenleitung und einer zweiten Kurzschlussleiste auf einem Substrat verbunden ist und die Elektrostatikentladungsschutzeinrichtung umfasst: eine zweite Inselstruktur, die auf dem Substrat und zwischen der Datenleitung und der zweiten Kurzschlussleiste angeordnet ist; eine Isolierungsschicht, die auf dem Substrat angeordnet ist und die zweite Inselstruktur abdeckt, wobei die Isolierungsschicht eine Vielzahl erster Kontaktfenster in Entsprechung zu der zweiten Inselstruktur hat und die Datenleitung und die zweite Kurzschlussleiste sich über die zweite Inselstruktur erstrecken, um elektrisch mit der zweiten Inselstruktur über die ersten Kontaktfenster verbunden zu sein; eine Passivierungsschicht, die über der Datenleitung, der zweiten Inselstruktur und der zweiten Kurzschlussleiste angeordnet ist, wobei die Passivierungsschicht eine Vielzahl zweiter Kontaktfenster in Entsprechung zu der Datenleitung und der zweiten Kurzschlussleiste hat; und eine leitfähige Schicht, die auf der Passivierungsschicht angeordnet ist und eine Widerstandsleitung umfasst, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der Datenleitung bzw. der Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind.
  16. Elektrostatikentladungsschutzeinrichtung nach Anspruch 15, wobei die zweite Inselstruktur aus Niedertemperaturpolysilizium erstellt wird.
  17. Elektrostatikentladungsschutzeinrichtung nach Anspruch 15, wobei die isolierende Schicht eine Gate-Isolationsschicht umfasst und eine dielektrische Zwischenschicht.
  18. Elektrostatikentladungsschutzeinrichtung nach Anspruch 15, einen zweiten Masseanschluss umfassend, der elektrisch mit der zweiten Kurzschlussleiste verbunden ist.
  19. Elektrostatikentladungsschutzeinrichtung nach Anspruch 15, wobei die Widerstandsleitung eine Zickzackform annimmt.
  20. Elektrostatikentladungsschutzeinrichtung nach Anspruch 15, wobei die leitfähige Schicht aus Metall, Metalllegierung, Indiumzinnoxid (ITO) oder Indiumzinkoxid (IZO) erstellt wird.
  21. Verfahren zum Herstellen einer Elektrostatikentladungsschutzeinrichtung eines Dünnschicht-Transistor-Arrays, umfassend: Bereitstellen eines Substrats; Ausbilden einer gemusterten Halbleitermaterialschicht, die eine zweite Inselstruktur umfasst auf dem Substrat; Ausbilden einer gemusterten Isolationsschicht auf dem Substrat, wobei die gemusterte Isolationsschicht eine Vielzahl von ersten Kontaktfenstern hat in Entsprechung zu der zweiten Inselstruktur; Ausbilden einer gemusterten Metallschicht, die eine Datenleitung, einen zweiten Verbindungsteil und eine zweite Kurzschlussleiste umfasst, auf der Isolationsschicht, wobei die Datenleitung und die zweite Kurzschlussleiste sich über die zweite Inselstruktur erstrecken, um elektrisch mit der zweiten Inselstruktur über die ersten Kontaktfenster verbunden zu sein, und zwei Enden des zweiten Verbindungsteils jeweils elektrisch mit der Datenleitung bzw. der zweiten Kurzschlussleiste verbunden sind; Ausbilden einer gemusterten Passivierungsschicht auf der Metallschicht, wobei die gemusterte Passivierungsschicht eine Öffnung hat in Entsprechung zu dem zweiten Verbindungsteil, und eine Vielzahl zweiter Kontaktfenster hat in Entsprechung zu der Datenleitung und der zweiten Kurzschlussleiste; Ausbilden einer gemusterten leitfähige Schicht, die eine Widerstandsleitung umfasst, auf der Passivierungsschicht, wobei zwei Enden der Widerstandsleitung jeweils elektrisch mit der Datenleitung bzw. der zweiten Kurzschlussleiste über die zweiten Kontaktfenster verbunden sind; und Entfernen des zweiten Verbindungsteils.
  22. Verfahren nach Anspruch 21, wobei der Schritt des Ausbildens der Isolationsschicht umfasst: Ausbilden einer Gate-Isolationsschicht auf dem Substrat; und Ausbilden einer dielektrischen Schicht auf der Gate-Isolationsschicht.
  23. Verfahren nach Anspruch 21, wobei der Schritt des Entfernens des zweiten Verbindungsteils das Durchführen von Trockenätzen oder Nassätzen umfasst zum Entfernen des zweiten Verbindungsteils, der durch die Öffnung freigelegt ist.
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