DE112013005645B4 - Bauelement und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Bauelement, wobei das Bauelement Folgendes umfasst:ein Substrat (101), das ein Muldengebiet (105, 106) eines Leitungstyps enthält;einen Elementisolations-Isolierfilm (104), der in dem Muldengebiet (105, 106) angeordnet ist;ein oder zwei inselförmige aktive Gebiete (107, 108), deren jeweilige Peripherie von dem Elementisolations-Isolierfilm (104) umgeben ist;zwei erste Gate-Strukturen, die auf dem einen oder jeweils einem der beiden inselförmigen aktiven Gebiete (107, 108) angeordnet sind, wobei jede erste Gate-Struktur aufeinanderfolgend laminierte Schichten eines Unterschicht-Gate-Isolierfilms (109), eines Gate-Isolierfilms (110) mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines ersten Gate-Elektroden-Films (111, 116), der ein Metallmaterial enthält, und eines zweiten Gate-Elektroden-Films (119) aufweist; undeine zweite Gate-Struktur, die den zweiten Gate-Elektroden-Film (119) umfasst, der mit einem Abschnitt des Elementisolations-Isolierfilms (104) in Kontakt steht unddiesen bedeckt; wobeidie beiden ersten Gate-Strukturen durch den zweiten Gate-Elektroden-Film (119) elektrisch verbunden und in der folgenden Reihenfolge angeordnet sind, nämlich eine der ersten Gate-Strukturen, die zweite Gate-Struktur, die andere erste Gate-Struktur; und wobei das Bauelementeine dritte Gate-Struktur umfasst, die durch sukzessives Laminieren des Gate-Isolierfilms (110), der mit dem Elementisolations-Isolierfilm (104) in Kontakt steht und ihn bedeckt; des ersten Gate-Elektroden-Films (111, 116) und des zweiten Gate-Elektroden-Films (119) ausgebildet ist; und die dritte Gate-Struktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur geschichtet angeordnet ist.

Description

  • Herstellung
  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung und betrifft insbesondere ein Halbleiterbauelement, das Transistoren mit einer HKMG-Konstruktion (HKMG - Metall-Gate mit hohem k-Wert) enthält, und ein Verfahren zu dessen Herstellung.
  • Allgemeiner Stand der Technik
  • Die HKMG-Konstruktion wurde vorgeschlagen, um verschiedene Probleme zu lösen, die in Verbindung mit Entwicklungen entstehen, die Reduktionen bei der Stromversorgungsspannung, Zunahmen bei der Geschwindigkeit und Zunahmen beim Integrationsgrad von Transistoren beinhalten.
  • Bei Transistoren mit einer HKMG-Konstruktion ist es bekannt, dass sich der Schwellwert gemäß dem Diffusionszustand von Sauerstoff in dem eine hohe Dielektrizitätskonstante (High-k) aufweisenden Gate-Isolierfilm, der verwendet wird, verschiebt (siehe beispielsweise Patentliteraturartikel 1 oder 2).
  • Literatur nach dem Stand der Technik
  • Patentliteratur
    • Patentliteratur Artikel 1: ungeprüfte japanische Patentveröffentlichung JP 2009-283906 A
    • Patentliteraturartikel 2: ungeprüfte japanische Patentveröffentlichung JP 2010-536169 A
  • Die US 2009/0 057 813 A1 befasst sich mit einem Verfahren zum selbstjustierten Entfernen eines Gatedielektrikums mit großem epsilon über einem STI-Gebiet.
  • Kurze Darstellung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • Der Sauerstoff, der eine Verschiebung beim Schwellwert eines Transistors mit einer HKMG-Konstruktion verursacht, kann sogar von Oxiden geliefert werden, die mit dem eine hohe Dielektrizitätskonstante aufweisenden Gate-Isolierfilm in Kontakt stehen.
  • Falls beispielsweise während der Herstellung eines Halbleiterbauelements das Ausheilen durchgeführt wird, während der eine hohe Dielektrizitätskonstante aufweisende Gate-Isolierfilm mit einem Siliziumdioxidfilm in Kontakt steht, der eine STI (Shallow Trench Isolation - flache Grabenisolation) füllt, die ein aktives Gebiet definiert, wird Sauerstoff von dem Siliziumdioxidfilm dem eine hohe Dielektrizitätskonstante aufweisenden Gate-Isolierfilm zugeführt. Falls der Sauerstoff, der dem eine hohe Dielektrizitätskonstante aufweisenden Gate-Isolierfilm zugeführt wird, sich bis zu einem Abschnitt über dem Kanal des Transistors ausbreitet, verschiebt sich der Schwellwert des Transistors.
  • Das Ausmaß, um das sich der Schwellwert des Transistors als Reaktion auf den von der Umgebung zugeführten Sauerstoff verschiebt, hängt von der Kanalbreite W des Transistors ab und hängt auch zu einem großen Ausmaß von dem Flächeninhalt des Kanals und dem Flächeninhalt des eine hohe Dielektrizitätskonstante aufweisenden Gate-Isolierfilms auf dem Siliziumdioxidfilm der STI ab.
  • Normalerweise werden die mehreren Transistoren, die ein Halbleiterbauelement bilden, in einer Mischung aus unterschiedlichen Layouts ausgebildet. Das Ausmaß der Verschiebung im Transistor kann deshalb je nach dem Layout verschieden sein. Infolgedessen besteht ein Problem dahingehend, dass es schwierig ist, die Schwellwertspannungen der in einem betroffenen Halbleiterbauelement enthaltenen mehreren Transistoren zu steuern.
  • Mittel zum Überwinden der Probleme
  • Ein Bauelement gemäß der vorliegenden Erfindung umfasst: ein Substrat, das ein Muldengebiet eines Leitungstyps enthält; einen Elementisolations-Isolierfilm, der in dem Muldengebiet angeordnet ist; ein oder zwei inselförmige aktive Gebiete, deren jeweilige Peripherie von dem Elementisolations-Isolierfilm umgeben ist; zwei erste Gate-Strukturen, die auf dem einen oder den beiden inselförmigen aktiven Gebiete angeordnet sind, wobei jede erste Gate-Struktur aufeinanderfolgend laminierte Schichten eines Unterschicht-Gate-Isolierfilms, eines Gate-Isolierfilms mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines ersten Gate-Elektroden-Films, der ein Metallmaterial enthält, und eines zweiten Gate-Elektroden-Films aufweist; und eine zweite Gate-Struktur, die den zweiten Gate-Elektroden-Film umfasst, der mit einem Abschnitt des Elementisolations-Isolierfilms in Kontakt steht und diesen bedeckt; wobei die beiden ersten Gate-Strukturen durch den zweiten Gate-Elektroden-Film elektrisch verbunden und in der folgenden Reihenfolge angeordnet sind, nämlich eine der ersten Gate-Strukturen, die zweite Gate-Struktur, die andere erste Gate-Struktur; und wobei das Bauelement eine dritte Gate-Struktur umfasst, die durch sukzessives Laminieren des Gate-Isolierfilms, der mit dem Elementisolations-Isolierfilm in Kontakt steht und ihn bedeckt; des ersten Gate-Elektroden-Films und des zweiten Gate-Elektroden-Films ausgebildet ist; und die dritte Gate-Struktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur geschichtet angeordnet ist.
  • Ferner umfasst die Erfindung ein Bauelement, wobei das Bauelement ein Halbleitersubstrat enthält, das auf einer Oberflächenseite davon Folgendes umfasst: ein inselförmiges erstes aktives Gebiet, das von einem auf eingebettete Weise ausgebildeten Elementisolations-Isolierfilm umgeben ist, und eine Gate-Struktur, die auf einer Oberfläche des Halbleitersubstrats ausgebildet ist; wobei die Gate-Struktur einen ersten Teil enthält, der sich derart in einer ersten Richtung erstreckt, dass er das erste aktive Gebiet überquert, und einen zweiten Teil, der sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt und der auf dem Elementisolations-Isolierfilm derart angeordnet ist, dass er mit dem ersten Teil verbunden ist; wobei mindestens ein Teil des ersten Teils, der sich auf dem ersten aktiven Gebiet befindet, eine erste Struktur verwendet, die aufeinanderfolgend laminierte Schichten eines Gate-Isolierfilms mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines ersten Gate-Elektrodenfilms, der ein Metall enthält, und eines zweiten Elektrodenfilms, der von dem ersten Elektrodenfilm verschieden ist, aufweist; und der zweite Teil eine zweite Struktur verwendet, die den zweiten Elektrodenfilm aufweist, der in Kontakt mit einem Teil des Elementisolations-Isolierfilms steht; und wobei eine dritte Struktur mit aufeinanderfolgend laminierten Schichten des Gate-Isolierfilms, der mit dem Elementisolations-Isolierfilm in Kontakt steht und ihn bedeckt; des ersten Gate-Elektroden-Films und des zweiten Gate-Elektroden-Films in dem ersten Teil verwendet wird; und die dritte Struktur zwischen der ersten Struktur und der zweiten Struktur geschichtet angeordnet ist, und wobei die zweite Struktur in dem Teil des ersten Teils an der Grenze zwischen dem ersten Teil und dem zweiten Teil verwendet wird.
  • Ein Verfahren zum Herstellen eines Bauelements gemäß der vorliegenden Erfindung weist auf: Ausbilden eines Elementisolations-Isolierfilms, um einen aktiven Bereich auf einem Halbleitersubstrat zu umgeben, danach Ausbilden eines eine hohe Dielektrizitätskonstante aufweisenden Films mit einer Dielektrizitätskonstante höher als die von Siliziumdioxid und eines ersten Elektrodenfilms, der ein Metall enthält, durch Laminierung, um den aktiven Bereich zu bedecken; Ausbilden eines zweiten Elektrodenfilms derart, dass der eine hohe Dielektrizitätskonstante aufweisende Film und der erste Elektrodenfilm bedeckt werden, und so, dass der Elementisolations-Isolierfilm bedeckt wird; und wobei der zweite Elektrodenfilm, der erste Elektrodenfilm und der eine hohe Dielektrizitätskonstante aufweisende Film gemustert werden, um eine Gate-Struktur auszubilden, die mehrere erste Teile enthält, die das erste aktive Gebiet in einer ersten Richtung kreuzen, und einen zweiten Teil, der sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt und der die mehreren ersten Teile miteinander verbindet, und wobei im zweiten Teil der zweite Elektrodenfilm mit dem Elementisolations-Isolierfilm in Kontakt steht.
  • Vorteile der Erfindung
  • Gemäß der vorliegenden Erfindung wird ein Gate-Isolierfilm mit einer hohen Dielektrizitätskonstante in zwei ersten Gate-Strukturen verwendet, die auf einem inselförmigen aktiven Gebiet angeordnet sind, und ein zweiter Gate-Elektrodenfilm, der mit einem Abschnitt eines Elementisolations-Isolierfilms in Kontakt steht und ihn bedeckt, wird in einer zweiten Gate-Struktur verwendet, die zusammenhängend zwischen den ersten Gate-Strukturen angeordnet ist. Es ist somit möglich, den Kontaktflächeninhalt zwischen dem eine hohe Dielektrizitätskonstante aufweisenden Gate-Isolierfilm und dem Elementisolations-Isolierfilm, der eine Sauerstofflieferquelle sein könnte, zu reduzieren. Infolgedessen kann das Ausmaß an Verschiebung beim Schwellwert des im aktiven Gebiet ausgebildeten Transistors reduziert werden und der Schwellwert kann präzise gesteuert werden.
  • Figurenliste
    • 1 ist eine Zeichnung, die das planare Layout eines Halbleiterbauelements gemäß einem ersten Ausführungsformmodus der vorliegenden Erfindung veranschaulicht.
    • 2A ist eine Querschnittsansicht entlang der Linie A-A' in 1.
    • 2B ist eine Querschnittsansicht entlang der Linie B-B' in 1.
    • 2C ist eine Querschnittsansicht entlang der Linie C-C' in 1.
    • 3A ist eine Zeichnung, mit der ein Verfahren zum Herstellen des Halbleiterbauelements gemäß dem ersten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 3B ist eine Zeichnung, mit der das Verfahren zum Herstellen des Halbleiterbauelements gemäß dem ersten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 3C ist eine Zeichnung, mit der das Verfahren zum Herstellen des Halbleiterbauelements gemäß dem ersten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 4A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 3A, 3B und 3C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 4B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 3A, 3B und 3C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 4C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 3A, 3B und 3C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 5A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 4A, 4B und 4C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 5B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 4A, 4B und 4C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 5C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 4A, 4B und 4C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 6A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 5A, 5B und 5C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 6B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 5A, 5B und 5C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 6C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 5A, 5B und 5C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 7A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 6A, 6B und 6C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 7B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 6A, 6B und 6C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 7C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 6A, 6B und 6C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 8A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 7A, 7B und 7C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 8B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 7A, 7B und 7C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 8C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 7A, 7B und 7C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 9A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 8A, 8B und 8C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 9B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 8A, 8B und 8C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 9C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 8A, 8B und 8C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 10A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 9A, 9B und 9C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 10B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 9A, 9B und 9C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 10C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 9A, 9B und 9C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 11A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 10A, 10B und 10C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 11B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 10A, 10B und 10C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 11C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 10A, 10B und 10C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 12A ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 11A, 11B und 11C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 1 ist.
    • 12B ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 11A, 11B und 11C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 1 ist.
    • 12C ist eine Zeichnung, mit der der Schritt beschrieben wird, der auf den in 11A, 11B und 11C dargestellten folgt, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 1 ist.
    • 13 ist eine Zeichnung, die das planare Layout eines Halbleiterbauelements gemäß einem zweiten Ausführungsformmodus der vorliegenden Erfindung veranschaulicht.
    • 14A ist eine Querschnittsansicht entlang der Linie A-A' in 13.
    • 14B ist eine Querschnittsansicht entlang der Linie B-B' in 13.
    • 14C ist eine Querschnittsansicht entlang der Linie C-C' in 13.
    • 15A ist eine Zeichnung, mit der ein Verfahren zum Herstellen des Halbleiterbauelements gemäß dem zweiten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie A-A' in 13 ist.
    • 15B ist eine Zeichnung, mit der das Verfahren zum Herstellen des Halbleiterbauelements gemäß dem zweiten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie B-B' in 13 ist.
    • 15C ist eine Zeichnung, mit der das Verfahren zum Herstellen des Halbleiterbauelements gemäß dem zweiten Ausführungsformmodus der vorliegenden Erfindung beschrieben wird, die eine Querschnittsansicht in einer Position entsprechend der Linie C-C' in 13 ist.
  • Modi zum Verkörpern der Erfindung
  • Modi zum Verkörpern der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen ausführlich beschrieben.
  • 1 ist eine Zeichnung, die das planare Layout eines Teils eines Halbleiterbauelements gemäß einem ersten Ausführungsformmodus der vorliegenden Erfindung veranschaulicht. Hier wird ein DRAM (Dynamic Random Access Memory) als das Halbleiterbauelement genommen, und 1 veranschaulicht einen Teil einer Peripherieschaltung davon. Die vorliegende Erfindung ist jedoch nicht auf DRAMs beschränkt und kann auch auf verschiedene andere Halbleiterbauelemente angewendet werden.
  • Die obere Seite von 1 ist ein n-Kanal-TransistorGebiet (n-Tr-Gebiet), und die untere Seite ist ein p-Kanal-Transistor-Gebiet (p-Tr-Gebiet). Mehrere aktive Gebiete 107 und 108 sind in jedem der Transistorgebiete definiert. Die Peripherie jedes der aktiven Gebiete 107 und 108 ist von einem Elementisolations-Isolierfilm 104 umgeben, wodurch eine Inselform definiert wird. Ein beliebiges der zwei oder mehr in jedem Transistorgebiet ausgebildeten aktiven Gebiete 107 oder 108 wird manchmal als ein erstes inselförmiges aktives Gebiet bezeichnet, und ein anderes wird manchmal als ein zweites inselförmiges aktives Gebiet bezeichnet. Der Elementisolations-Isolierfilm 104 umfasst beispielsweise SiO2 und ist in einem Graben (STI) (102 in 2A bis 2C) eingebettet ausgebildet, der auf einer Oberflächenseite eines Halbleitersubstrats ausgebildet ist (101 in 2A bis 2C).
  • Ein Transistor ist in jedem der aktiven Gebiete 107 und 108 ausgebildet. Source-/Drain-Kontakte 141 sind entsprechend S-/D-Gebieten (Source-/Drain-Gebieten) (125 in 2A und 2B) jedes Transistors angeordnet. Wie anhand der Anzahl, Größe und Anordnung der Source-/Drain-Kontakte 141 verstanden werden kann, ist das Layout der Transistoren in Abhängigkeit von dem Leitungstyp, der Anwendung und dergleichen verschieden.
  • Weiterhin sind Gate-Strukturen 142 so ausgebildet, wie durch die beiden Arten des Schraffierens dargestellt. Die Gate-Strukturen 142 enthalten erste Strukturteile 143, die durch eine Art des Schraffierens angezeigt sind, und zweite Strukturteile 144, die durch die andere Art des Schraffierens angezeigt sind. Die Struktur der ersten Strukturteile 143 (erste Strukturen oder erste Gate-Strukturen) und die Struktur der zweiten Strukturteile 144 (zweite Strukturen oder zweite Gate-Strukturen) besitzen Konfigurationen, die voneinander hinsichtlich der Filmdickenrichtung verschieden sind, wie im Folgenden erörtert. Es sei angemerkt, dass die ersten Strukturteile 143 im n-Kanal-Transistorgebiet und die ersten Strukturteile 143 im p-Kanal-Transistorgebiet Strukturen sind, die ähnlich sind, aber nicht genau identisch.
  • In den Gate-Strukturen 142 werden Teile, die sich in einer ersten Richtung (in der Zeichnung der vertikalen Richtung) derart erstrecken, dass sie die aktiven Gebiete 107 und 108 kreuzen, wobei sie zwischen benachbarten Source-/Drain-Kontakten 141 hindurchgehen, manchmal als erste Teile bezeichnet. Weiterhin werden bezüglich jedes ersten Teils ein oder mehrere andere erste Teile, die elektrisch mit dem ersten Teil verbunden sind, manchmal als dritte Teile bezeichnet. Die ersten Teile (Gate-Abschnitte) können die erste Struktur verwenden. Die Länge der ersten Strukturteile 143 in der vertikalen Richtung in der Zeichnung stimmt mit dem ersten und zweiten Gate-Stapel-PR-Resistmaskenformierungsgebiet 145 und 146, durch die gestrichelten Linien angezeigt, überein.
  • Weiterhin werden in den Gate-Strukturen 142 Teile, die sich in einer die erste Richtung schneidenden zweiten Richtung (in der Zeichnung der Links-Rechts-Richtung) erstrecken und mit den ersten Teilen verbunden sind, manchmal als zweite Teile bezeichnet. Die zweiten Teile verbinden die ersten Teile und die dritten Teile der Gate-Strukturen 142. In 1 verbinden die zweiten Teile die ersten Teile und die dritten Teile von im gleichen aktiven Gebiet ausgebildeten Gate-Strukturen 142, doch gibt es auch Fälle, in denen die zweiten Teile die ersten Teile und die dritten Teile von in verschiedenen aktiven Gebieten ausgebildeten Gate-Strukturen 142 verbinden.
  • Gate-Verdrahtungsleitungen, einschließlich der zweiten Teile der Gate-Strukturen, verwenden die zweite Struktur. Gate-Kontakte 147 sind mit den Gate-Verdrahtungsleitungen verbunden.
  • Die Struktur des Halbleiterbauelements in 1 wird nun unter Bezugnahme auf die 2A, 2B und 2C ausführlich beschrieben.
  • Die 2A, 2B und 2C sind jeweils eine Querschnittsansicht entlang der Linie A-A', eine Querschnittsansicht entlang der Linie B-B' und eine Querschnittsansicht entlang der Linie C-C' in 1. Diese Zeichnungen veranschaulichen jedoch den Zustand auf halbem Wege durch die Herstellung des Halbleiterbauelements. Weiterhin sind die Source-/Drainkontakte 141 und die Gate-Kontakte 147 in diesen Zeichnungen weggelassen. Außerdem differieren in den Zeichnungen die Größe und das Horizontal-Vertikal-Verhältnis jedes Teils von jenen in einem tatsächlichen Halbleiterbauelement. Weiterhin wurde in 2C der zentrale Abschnitt kollabiert und ist nicht dargestellt.
  • Unter Bezugnahme auf die 2A, 2B und 2C ist eine Mulde vom p-Typ (PW) 105 in einem n-Kanal-Transistorausformungsgebiet auf einer Oberflächenseite des Halbleitersubstrats 101 angeordnet, und einen Mulde vom n-Typ (NW) 106 ist in einem p-Kanal-Transistorausformungsgebiet ausgebildet.
  • Weiterhin werden Gräben 102 im Halbleitersubstrat 101 ausgebildet. Ein Pad-Siliziumdioxidfilm 103 wird auf den inneren Oberflächen der Gräben 102 ausgebildet. Die Gräben 102 werden dann unter Verwendung des Elementisolations-Isolierfilms 104 gefüllt. Die aktiven Gebiete 107 und 108 werden definiert, indem sie an ihrer Peripherie durch den Elementisolations-Isolierfilm 104 umgeben werden.
  • LDD-Gebiete (LLD - Lightly Doped Drain - schwach dotiere Drainelektrode) 123 und S-/D-Gebiete 125 werden durch Ionenimplantation in den aktiven Gebieten 107 und 108 ausgebildet.
  • Unter Bezugnahme auf 2A werden ein Unterschicht-Gate-Isolierfilm 109, ein erster, eine hohe Dielektrizitätskonstante aufweisender Film 110, ein Metall-Gate-Elektroden-Film 111, ein Gate-Elektroden-Film 112 aus undotiertem amorphen Silizium, ein Gate-Elektrodenfilm 119 aus mit Phosphor dotiertem, amorphen Silizium, ein mit Metall laminierter Film 120 und ein Siliziumnitridfilm 121 auf laminierte Weise auf dem aktiven Gebiet 107 ausgebildet. Diese laminierte Struktur ist die in den ersten Strukturteilen 143 der Gate-Strukturen 142 im n-Kanal-Transistorgebiet verwendete erste Struktur.
  • Indessen werden unter Bezugnahme auf 2B der Unterschicht-Gate-Isolierfilm 109, der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110, ein zweiter, eine hohe Dielektrizitätskonstante aufweisender Film 115, ein Metall-Gate-Elektrodenfilm 116, ein Gate-Elektroden-Film 117 aus amorphem Silizium, der Gate-Elektroden-Film 119 aus mit Phosphor dotiertem amorphem Silizium, der mit Metall laminierte Film 120 und der Siliziumnitridfilm 121 auf laminierte Weise auf dem aktiven Gebiet 108 ausgebildet. Diese laminierte Struktur ist die erste, in den ersten Strukturteilen 143 der Gate-Strukturen 142 im p-Kanal-Transistorgebiet verwendete Struktur.
  • Wenngleich die Details der ersten Struktur im n-Kanal-Transistorgebiet und die erste Struktur im p-Kanal-Transistorgebiet sich unterscheiden, besitzen sie dadurch eine Gemeinsamkeit, dass sie mit dem Unterschicht-Gate-Isolierfilm (109), den Gate-Isolierfilmen mit einer hohen Dielektrizitätskonstante (110 und 115) und dem ersten Gate-Elektroden-Film (111) und den zweiten Gate-Elektroden-Filmen (119 und 120), die ein Metallmaterial enthalten, versehen sind.
  • Als Nächstes wird unter Bezugnahme auf 2C der Gate-Elektroden-Film 119 aus mit Phosphor dotiertem amorphem Silizium auf dem Elementisolations-Isolierfilm 104 in Kontakt mit dem Elementisolations-Isolierfilm und einen Teil davon bedeckend ausgebildet, und der mit Metall laminierte Film 120 und der Siliziumnitridfilm 121 werden darauf ausgebildet. Diese laminierte Struktur ist die zweite, in den zweiten Strukturteilen 144 der Gate-Strukturen 142 verwendete Struktur. Es sei angemerkt, dass der Gate-Elektroden-Film 119 aus mit Phosphor dotiertem amorphem Siliizum, der mit Metall laminierte Film 120 und der Siliziumnitridfilm 121 den ersten Strukturteilen 143 und den zweiten Strukturteilen 144 gemein sind.
  • Wie in 2A und 2B dargestellt, werden Offsetabstandshalter 122 und Seitenwandabstandshalter 124 auf den Seitenoberflächen der Gate-Strukturen 142 mit der weiter oben erörterten laminierten Struktur ausgebildet.
  • Wieder unter Bezugnahme auf die 2A bis 2C wird ein Auskleidungssiliziumnitridfilm 126 derart ausgebildet, dass er die Gate-Strukturen 142, auf deren Seitenoberflächen die Abstandshalter 122 und 124 ausgebildet worden sind, bedeckt. Weiterhin wird ein Zwischenschicht-Isolierfilm 127 derart ausgebildet, dass die durch den Auskleidungssiliziumnitridfilm 126 bedeckten Gate-Strukturen 142 eingebettet sind. Weiterhin wird ein abdeckender Siliziumdioxidfilm 128 auf dem Zwischenschicht-Isolierfilm 127 ausgebildet.
  • Ein Verbindungsstöpsel 129, der mit dem mit Metall laminierten Film 120 verbunden ist, und Verbindungsstöpsel 130, die mit den S-/D-Gebieten 125 verbunden sind, werden ausgebildet, und es werden auch Verdrahtungsleitungen 131, die mit den Verbindungsstöpseln 129 und 130 verbunden sind, ausgebildet.
  • Bei dem wie hier oben erörtert konfigurierten Halbleiterbauelement wird der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110 (oder das erste Strukturteil 143) derart ausgebildet, dass der den Elementisolations-Isolierfilm 104 überlappende Flächeninhalt davon so klein wie möglich ist. Mit anderen Worten wird der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110 (oder das erste Strukturteil 143 deart ausgebildet, dass seine Länge in der ersten Richtung (in 2C der Links-Rechts-Richtung) so kurz wie möglich ist.
  • Insbesondere ist, wie aus 1 zu verstehen ist, die Länge des ersten, eine hohe Dielektrizitätskonstante aufweisenden Films 110 (oder des ersten Strukturteils 143) in der ersten Richtung kürzer als die Länge des ersten Teils der Gate-Struktur 142 in der ersten Richtung. Dies bedeutet, dass der ganze erste Teil der Gate-Struktur 142 nicht die erste Struktur verwendet und dass die zweite Struktur (auch als eine dritte Struktur oder dritte Gate-Struktur bezeichnet) in einem Teil E des ersten Teils an der Grenze zwischen dem ersten Teil und dem zweiten Teil verwendet wird. Dann verwenden die Gate-Verdrahtungsleitungen (die Teile ohne die Gate-Abschnitte), einschließlich der zweiten Teile der Gate-Strukturen 142, die zweite Struktur.
  • Gemäß der oben erwähnten Konfiguration ist in diesem Ausführungsformmodus der Flächeninhalt des ersten, eine hohe Dielektrizitätskonstante aufweisenden Films 110 in Kontakt mit dem Elementisolations-Isolierfilm 104 reduziert. Infolgedessen ist es möglich, die Ausbreitung von Sauerstoff von dem Elementisolations-Isolierfilm 104 zu dem ersten, eine hohe Dielektrizitätskonstante aufweisenden Film 110 im Wesentlichen zu eliminieren, wenn ein Ausheilungsprozess durchgeführt wird. Deshalb gibt es im Wesentlichen keine Variation bei den Schwellwerten der Transistoren, und die Schwellwerte können deshalb präzise gesteuert werden.
  • Ein Verfahren zum Herstellen des Halbleiterbauelements gemäß diesem Ausführungsformmodus wird als Nächstes unter Bezugnahme auf 3A bis 12C beschrieben. Hier sind Zeichnungen mit einer Zeichnungsnummer mit dem beigefügten Buchstaben A Querschnittsansichten an einem Ort entsprechend der Linie A-A' in 1, Zeichnungen mit dem beigefügten Buchstaben B sind Querschnittsansichten an einem Ort entsprechend der Linie B-B' und Zeichnungen mit dem beigefügten Buchstaben C sind Querschnittsansichten an einem Ort entsprechend der Linie C-C'.
  • Zuerst werden, wie in 3A, 3B und 3C dargestellt, STI-Gräben (Nute) 102 in einer Oberfläche eines Halbleitersubstrats (Siliziumsubstrat) 101 ausgebildet. Ein Pad-Siliziumdioxidfilm 103 wird dann auf der Oberfläche des Halbleitersubstrats 101 und den inneren Oberflächen der Gräben 102 ausgebildet. Das Innere der Gräben 102 wird dann unter Verwendung eines Elementisolations-Isolierfilms (Siliziumdioxidfilm) 104 gefüllt, um Elementisolationsgebiete auszubilden. Voneinander verschiedene Verunreinigungen werden dann in vorgeschriebene Gebiete des Halbleitersubstrats 101 durch Ionenimplantation eingeführt, um Mulden vom p-Typ und n-Typ (PW, NW) 105 und 106 auszubilden, um Kanalstopper auszubilden und um eine Kanaldotierung zu bewirken, die den Schwellwert Vth steuert. Aktive Gebiete 107 und 108, die an ihrer Peripherie durch den Elementisolations-Isolierfilm 104 umgeben sind, werden so auf einer Oberflächenseite des Halbleitersubstrats 101 definiert.
  • Der Pad-Siliziumdioxidfilm 103 auf den aktiven Gebieten 107 und 108 wird dann entfernt, wie in den 4A, 4B und 4C dargestellt.
  • Als Nächstes wird, wie in 5A, 5B und 5C dargestellt, ein Unterschicht-Gate-Isolierfilm (Siliziumdioxidfilm) 109 durch thermische Oxidation auf den aktiven Gebieten 107 und 108 ausgebildet. Ein erster, eine hohe Dielektrizitätskonstante aufweisender Film (High-k-Film) 110, ein Metall-Gate-Elektrodenfilm (erste Gateelektrode) 111 und ein Gateelektrodenfilm 112 aus undotiertem amorphem Silizium (α-Si) und ein Siliziumdioxidschutzfilm 113 werden dann aufeinanderfolgend laminiert.
  • Der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110 ist ein Isolierfilm mit einer Dielektrizitätskonstante, die höher ist als die des Siliziumdioxidfilms (SiO2-Films), und beispielsweise kann ein HfO2-Film oder ein HfSiO-Film verwendet werden. Diese Filme können durch ALD (Atomic Layer Deposition - Atomlagenabscheidung) ausgebildet werden.
  • Der Metallgateelektrodenfilm 111 umfasst ein Material, das ein Metall enthält, beispielsweise einen TiN-Film oder einen TaN-Film. Diese Filme können durch ALD oder PVD (Physical Vapor Deposition - physikalische Dampfabscheidung) ausgebildet werden.
  • Der Gateelektrodenfilm 112 aus undotiertem amorphem Silizium kann beispielsweise durch LPCVD (Low Pressure Chemical Vapor Deposition - chemische Dampfabscheidung bei niedrigem Druck) ausgebildet werden.
  • Der Siliziumdioxidschutzfilm 113 kann beispielsweise durch Plasma-CVD ausgebildet werden.
  • Als Nächstes wird, wie in 6A, 6B und 6C dargestellt, eine erste Gate-Stapel-Lithografieresistmaske 114 derart ausgebildet, dass sie das aktive Gebiet 107 im n-Kanal-Transistorgebiet bedeckt. Das Gebiet, in dem die erste Gate-Stapel-Lithografieresistmaske 114 ausgebildet wird, ist ein erstes Gate-Stapel-PR-Resistmaskenausformungsgebiet 145. Die ersten Gate-Stapel-PR-Resistmaskenausformungsgebiete 145 sind größer als die aktiven Gebiete 107, wie in 1 dargestellt. In der ersten Richtung jedoch (in 1 der vertikalen Richtung) wird die erste Gate-Stapel-Lithografieresistmaske 114 derart ausgebildet, dass die Kanten des ersten Gate-Stapel-PR-Resistmaskenausformungsgebiets 145 so nahe wie möglich an den Kanten der aktiven Gebiete 107 liegen.
  • Der Siliziumdioxidschutzfilm 113, der nicht von der ersten Gate-Stapel-Lithografieresistmaske bedeckt ist, wird dann durch Trockenätzen entfernt. Der exponierte Gate-Elektrodenfilm 112 aus undotiertem amorphem Silizium und der Metallgateelektrodenfilm 111 werden dann durch Nassätzen nacheinander entfernt unter Verwendung der ersten Gate-Stapel-Lithografieresistmaske 114 und dem verbleibenden Siliziumdioxidschutzfilm 113 als Maske. Durch dieses Mittel wird ein erster Gate-Stapel im n-Kanal-Transistorgebiet ausgebildet.
  • Hier wird der erste Gate-Stapel derart ausgebildet, dass die Überlappung mit dem Elementisolations-Isolierfilm 104 in der ersten Richtung (der Links-Rechts-Richtung in 6C) so klein wie möglich ist. Die erste Richtung stimmt mit der Breitenrichtung des Kanals in dem Transistor, der ausgebildet wird, überein.
  • Die erste Gate-Stapel-Lithografieresistmaske 114 wird dann entfernt, wonach, wie in 7A, 7B und 7C dargestellt, ein zweiter, eine hohe Dielektrizitätskonstante aufweisender Film 115, ein Metallgateelektrodenfilm (erste Gateelektrode) 116 und ein Gate-Elektrodenfilm 117 aus amorphem Silizium nacheinander auf den ersten Gate-Stapel und den eine hohe Dielektrizitätskonstante aufweisenden Film 110 laminiert werden.
  • Der zweite, eine hohe Dielektrizitätskonstante aufweisende Film 115 ist ein Isolierfilm mit einer Dielektrizitätskonstante, die höher ist als die des Siliziumdioxidfilms (SiO2-Films), beispielsweise ein Al2O3-Film. Der Al2O3-Film kann durch ALD ausgebildet werden.
  • Der Metall-Gate-Elektrodenfilm 116 und der Gate-Elektrodenfilm 117 aus amorphem Silizium können jeweils unter Verwendung des gleichen Materials und Verfahrens wie der Metall-Gate-Elektrodenfilm 111 und der Gate-Elektrodenfilm 112 aus undotiertem amorphem Silizium im ersten Gate-Stapel ausgebildet werden.
  • Als Nächstes wird, wie in 8A, 8B und 8C dargestellt, eine zweite Gate-Stapel-Lithografieresistmaske 118 derart ausgebildet, dass sie das aktive Gebiet 108 im p-Kanal-Transistorgebiet bedeckt. Das Gebiet, in dem die zweite Gate-Stapel-Lithografieresistmaske 118 ausgebildet wird, ist ein zweites Gate-Stapel-PR-Resistmaskenausformungsgebiet 146. Die zweiten Gate-Stapel-PR-Resistmaskenausformungsgebiete 146 sind größer als die aktiven Gebiete 108, wie in 1 dargestellt. In der ersten Richtung (der vertikalen Richtung in 1) jedoch ist die zweite Gate-Stapel-Lithografieresistmaske 118 derart ausgebildet, dass die Kanten des zweiten Gate-Stapel-PR-Resistmaskenausformungsgebiets 146 so nahe wie möglich an den Kanten der aktiven Gebiete 108 liegen.
  • Der Gate-Elektrodenfilm 117 aus amorphem Silizium, der Metall-Gate-Elektrodenfilm 116 und der zweite, eine hohe Dielektrizitätskonstante aufweisende Film 115, die nicht von der zweiten Gate-Stapel-Lithografieresistmaske 118 bedeckt sind, werden dann nacheinander durch Trockenätzen entfernt. Durch dieses Mittel wird ein zweiter Gate-Stapel im p-Kanal-Transistorgebiet ausgebildet.
  • Auf die gleiche Weise wie der erste Gate-Stapel wird auch der zweite Gate-Stapel derart ausgebildet, dass die Überlappung mit dem Elementisolations-Isolierfilm 104 in der ersten Richtung (der Links-Rechts-Richtung in 8C) so klein wie möglich ist.
  • Die zweite Gate-Stapel-Lithografieresistmaske 118 wird dann entfernt, wonach der auf dem exponierten ersten, eine hohe Dielektrizitätskonstante aufweisenden Film 110 und dem ersten Gate-Stapel verbleibende Siliziumdioxidschutzfilm 113 durch Nassätzen entfernt wird, wie in 9A, 9B und 9C dargestellt.
  • Der Gate-Elektroden-Film (zweite Gateelektrode) 119 aus amorphem Silizium, mit Phosphor dotiert, ein mit Metall laminierter Film 120 und ein Siliziumnitridfilm 121 werden dann nacheinander ausgebildet, wie in 10A, 10B und 10C dargestellt.
  • Der Gate-Elektroden-Film 119 aus phosphordotiertem amorphem Silizium kann durch LPCVD ausgebildet werden. Der Gate-Elektroden-Film 119 aus phosphordotiertem amorphem Silizium wird als Teil einer Gateelektrode von n-Kanal-Transistoren und p-Kanal-Transistoren verwendet und wird auch als eine daran angeschlossene Gate-Verdrahtungsleitung verwendet.
  • Der mit Metall laminierte Film 120 wird durch Laminieren eines als Haftschicht dienenden WSi-Films, eines als Barrierenschicht dienenden WN-Films und eines W-Films laminiert. Der WSi-Film kann durch CVD ausgebildet werden, der WN-Film kann durch PVD oder ALD ausgebildet werden und der W-Film kann durch PVD oder CVD ausgebildet werden.
  • Der Siliziumnitridfilm 121 kann durch CVD ausgebildet werden. Der Siliziumnitridfilm 121 wird im nächsten Schritt als Hartmaske verwendet.
  • Eine Resistmaske mit einem Muster von Gate-Strukturen wird auf dem Siliziumnitridfilm 121 ausgebildet und das Resistmaskenmuster wird auf den Siliziumnitridfilm 121 übertragen. Dann werden unter Verwendung einer die Resistmaske und den Siliziumnitridfilm 121 umfassenden Hartmaske der exponierte mit Metall laminierte Film 120, der Gate-Elektroden-Film 119 aus phosphordotiertem amorphem Silizium, die Gate-Elektroden-Filme 112 und 117 aus amorphem Silizium, die Metall-Gate-Elektroden-Filme 111 und 116 und der zweite, eine hohe Dielektrizitätskonstante aufweisende Film 115 nacheinander durch Trockenätzen entfernt, wie in den 11A, 11B und 11C dargestellt. Der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110 und der Unterschicht-Gate-Isolierfilm 109 werden dann durch Nassätzen entfernt.
  • Mit Hilfe des obigen Prozesses werden Gate-Strukturen 142 mit den Gate-Isolierfilmen (109, 110 und 115), die Gateelektroden (111, 112, 116 und 117) und die Gate-Verdrahtungsleitungen (119 und 120) ausgebildet.
  • Als Nächstes werden Offsetabstandshalter 122 ausgebildet, wie in den 12A, 12B und 12C dargestellt. Siliziumnitridfilme oder Oxynitridfilme können als die Offsetabstandshalter 122 verwendet werden. Die Offsetabstandshalter 122 können beispielsweise unter Verwendung von ALD ausgebildet werden, um einen Siliziumnitridfilm oder dergleichen auszubilden, und zum Rückätzen dieses Films.
  • Das Ausbilden und die Halo-Injektion werden dann für jeden der n-Kanal- und p-Kanal-LDD-Gebiete (Lightly Doped Drain - schwach dotierte Drainelektrode) 123 ausgeführt.
  • Dann werden Seitenabstandshalter 124 ausgebildet. Ein Siliziumdioxidfilm kann für die Seitenwandabstandshalter 124 verwendet werden. Die Seitenwandabstandshalter 124 können beispielsweise unter Verwendung von LPCVD, zum Ausbilden eines Siliziumdioxidfilms, und Rückätzen dieses Films ausgebildet werden.
  • Jeder der n-Kanal- und p-Kanal-S-/D-Gebiete (Source/Drain) 125 wird dann durch Ionenimplantation ausgebildet.
  • Das Ausheilen wird dann durchgeführt, um die Verunreinigungen zu aktivieren. Hier wird das bei einer hohen Temperatur für eine kurze Zeitperiode durchgeführte Ausheilen, als Spike-Ausheilen oder Ausheilen in der Größenordnung von Millisekunden bekannt, ausgeführt.
  • Bei diesem Ausführungsformmodus wird eine Struktur eingesetzt, bei der der erste, eine hohe Dielektrizitätskonstante aufweisende Film 110 im Wesentlichen auf dem Elementisolations-Isolierfilm 104 nicht anwesend ist. Sogar falls ein Verunreinigungsaktivierungsausheilen durchgeführt wird, ist somit die Sauerstoffmenge, die sich von dem Elementisolations-Isolierfilm 104 zu dem ersten, eine hohe Dielektrizitätskonstante aufweisenden Film 110 verteilt, sehr klein. Folglich gibt es im Wesentlichen keine Variation bei den Schwellwerten der Transistoren. Sogar falls mehrere Transistoren, die unterschiedliche Layouts verwenden, miteinander koexistieren, kann somit eine Schwellwertvariabilität unterdrückt werden und die Schwellwerte können präzise gesteuert werden.
  • Ein Siliziumnitridauskleidungsfilm 126 wird dann ausgebildet, der die ganze Oberfläche bedeckt, wie in 2A, 2B und 2C dargestellt. Ein SoD-Film (Spin on Dielectric - Aufschleuderdielektrikum) wird dann als ein Zwischenschicht-Isolierfilm 127 auf dem Siliziumnitridauskleidungsfilm 126 ausgebildet. Weiterhin wird ein Kappensiliziumdioxidfilm 128 auf dem Zwischenschicht-Isolierfilm 127 ausgebildet.
  • Verbindungsstöpsel 129 und 130, die jeweils mit dem mit Metall laminierten Film 120 und den S-/D-Gebieten 125 verbunden sind, und Verdrahtungsleitungen 131, die mit den Verbindungsstöpseln 129 und 130 verbunden sind, werden dann ausgebildet. W kann als das Material für die Verbindungsstöpsel 129 und 130 und die Verdrahtungsleitungen 131 verwendet werden.
  • Das Halbleiterbauelement wird danach durch Ausbilden eines Schutzfilms beispielsweise unter Verwendung bekannter Verfahren fertiggestellt.
  • Es wird nun ein zweiter Ausführungsformmodus der vorliegenden Erfindung beschrieben.
  • 13 veranschaulicht das planare Layout eines Teils eines Halbleiterbauelements gemäß diesem Ausführungsformmodus der vorliegenden Erfindung.
  • Weiterhin sind die 14A, 14B und 14C jeweils eine Querschnittsansicht entlang der Linie A-A', eine Querschnittsansicht entlang der Linie B-B' und eine Querschnittsansicht entlang der Linie C-C' in 13. Es sei angemerkt, dass die gleichen Referenzcodes an Bestandselemente angehängt sind, die die gleichen sind wie in dem ersten Ausführungsformmodus, und Beschreibungen davon sind weggelassen.
  • Wie zu verstehen ist, wenn 13 und 1 verglichen werden, umfasst in diesem Ausführungsformmodus die ganze Gate-Struktur 142 im p-Kanal-Transistorgebiet den ersten Strukturteil 143.
  • Hier wird in CMOS-Schaltungen die Kanalbreite eines p-Kanal-Transistors typischerweise so ausgelegt, dass sie das zwei- bis dreifache der Kanalbreite eines n-Kanal-Transistors beträgt. Weiterhin nimmt das Ausmaß an Variation beim Schwellwert, der sich aus der Verbreitung von Sauerstoff im ersten, eine hohe Dielektrizitätskonstante aufweisenden Film 110 ergibt, mit zunehmender Kanalbreite allmählich ab. Deshalb ist in einer CMOS-Schaltung die Auswirkung von Variationen beim Schwellwert, die sich aus der Verbreitung von Sauerstoff im ersten, eine hohe Dielektrizitätskonstante aufweisenden Film 110 ergeben, in n-Kanal-Transistoren größer als in p-Kanal-Transistoren.
  • Dementsprechend wird in diesem Ausführungsformmodus die zweite Struktur in Teilen der Gatestruktur 142 im n-Kanal-Transistorgebiet verwendet, in denen die Auswirkung der Verbreitung von Sauerstoff groß ist.
  • In diesem Ausführungsformmodus können im Wesentlichen die gleichen Vorteile wie im ersten Ausführungsformmodus erhalten werden. Außerdem kann in diesem Ausführungsformmodus der zweite Gate-Stapel unter Verwendung von Lithografie ausgebildet werden, die eine große Mindestverarbeitungsabmessung besitzt. Infolgedessen kann in diesem Ausführungsformmodus eine Reduktion bei den Herstellungskosten erzielt werden.
  • Es wird nun ein Verfahren zum Herstellen des Halbleiterbauelements gemäß diesem Ausführungsformmodus beschrieben.
  • Die in den Zeichnungen bis zu 7A, 7B und 7C dargestellten Schritte werden auf die gleiche Weise wie im ersten Ausführungsformmodus durchgeführt.
  • Als Nächstes wird, wie in 15A, 15B und 15C dargestellt, eine zweite Gate-Stapel-Lithografieresistmaske 151 im p-Kanal-Transistorgebiet ausgebildet. Der Bereich, über dem die zweite Gate-Stapel-Lithografieresistmaske 151 ausgebildet wird, ist größer als im ersten Ausführungsformmodus (146 in 13).
  • Der Gate-Elektroden-Film 117 aus amorphem Silizium, der Metall-Gate-Elektroden-Film 116 und der zweite, eine hohe Dielektrizitätskonstante aufweisende Film 115, die nicht von der zweiten Gate-Stapel-Lithografieresistmaske 151 bedeckt sind, werden dann nacheinander durch Trockenätzen entfernt. Durch dieses Mittel wird ein zweiter Gatestapel im p-Kanal-Transistorgebiet ausgebildet.
  • Das Halbleiterbauelement wird unter Verwendung der gleichen Schritte wie im ersten Ausführungsformmodus fertiggestellt.
  • Die vorliegende Anmeldung basiert auf und beansprucht den Vorzug der am 26. November 2012 eingereichten japanischen Patentanmeldung Nr. 2012-257549 , deren ganze Offenbarung hier durch Bezugnahme aufgenommen ist.
  • Bezugszeichenliste
    • 101
    Halbleitersubstrat
    102
    Graben
    103
    Pad-Siliziumdioxidfilm
    104
    Elementisolations-Isolierfilm
    105
    Mulde vom p-Typ
    106
    Mulde vom n-Typ
    107,
    108 Aktives Gebiet
    109
    Unterschicht-Gate-Isolierfilm
    110
    Erster, eine hohe Dielektrizitätskonstante aufweisender Film
    111
    Metall-Gate-Elektroden-Film
    112
    Gate-Elektroden-Film aus undotiertem amorphem Silizium
    113
    Siliziumdioxidschutzfilm
    114
    Erste Gate-Stapel-Lithografieresistmaske
    115
    Zweiter, eine hohe Dielektrizitätskonstante aufweisender Film
    116
    Metall-Gate-Elektroden-Film
    117
    Gate-Elektroden-Film aus amorphem Silizium
    118
    Zweite Gate-Stapel-Lithografieresistmaske
    119
    Gate-Elektroden-Film aus phosphordotiertem amorphem Silizium
    120
    Mit Metall laminierter Film
    121
    Siliziumnitridfilm
    122
    Offsetabstandshalter
    123
    LDD-Gebiet
    124
    Seitenwandabstandshalter
    126
    S-/D-Gebiet
    126
    Siliziumnitridauskleidungsfilm
    127
    Zwischenschicht-Isolierfilm
    128
    Kappensiliziumdioxidfilm
    129,
    130 Verbindungsstöpsel
    131
    Verdrahtungsleitung
    141
    Source-/Drain-Kontakt
    142
    Gatestruktur
    143
    Erster Strukturteil
    144
    Zweiter Strukturteil
    145
    Erstes Gate-Stapel-PR-Resistmaskenformierungsgebiet
    146
    Zweites Gate-Stapel-PR-Resistmaskenformierungsgebiet
    147
    Gate-Kontakt
    151
    Zweite Gate-Stapel-Lithografieresistmaske

Claims (15)

  1. Bauelement, wobei das Bauelement Folgendes umfasst: ein Substrat (101), das ein Muldengebiet (105, 106) eines Leitungstyps enthält; einen Elementisolations-Isolierfilm (104), der in dem Muldengebiet (105, 106) angeordnet ist; ein oder zwei inselförmige aktive Gebiete (107, 108), deren jeweilige Peripherie von dem Elementisolations-Isolierfilm (104) umgeben ist; zwei erste Gate-Strukturen, die auf dem einen oder jeweils einem der beiden inselförmigen aktiven Gebiete (107, 108) angeordnet sind, wobei jede erste Gate-Struktur aufeinanderfolgend laminierte Schichten eines Unterschicht-Gate-Isolierfilms (109), eines Gate-Isolierfilms (110) mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines ersten Gate-Elektroden-Films (111, 116), der ein Metallmaterial enthält, und eines zweiten Gate-Elektroden-Films (119) aufweist; und eine zweite Gate-Struktur, die den zweiten Gate-Elektroden-Film (119) umfasst, der mit einem Abschnitt des Elementisolations-Isolierfilms (104) in Kontakt steht und diesen bedeckt; wobei die beiden ersten Gate-Strukturen durch den zweiten Gate-Elektroden-Film (119) elektrisch verbunden und in der folgenden Reihenfolge angeordnet sind, nämlich eine der ersten Gate-Strukturen, die zweite Gate-Struktur, die andere erste Gate-Struktur; und wobei das Bauelement eine dritte Gate-Struktur umfasst, die durch sukzessives Laminieren des Gate-Isolierfilms (110), der mit dem Elementisolations-Isolierfilm (104) in Kontakt steht und ihn bedeckt; des ersten Gate-Elektroden-Films (111, 116) und des zweiten Gate-Elektroden-Films (119) ausgebildet ist; und die dritte Gate-Struktur zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur geschichtet angeordnet ist.
  2. Bauelement nach Anspruch 1, wobei die beiden inselförmigen aktiven Gebiete (107, 108) ein erstes (107) und ein zweites inselförmiges aktives Gebiet (108) umfassen, wobei die obenerwähnte eine erste Gate-Struktur auf dem ersten inselförmigen aktiven Gebiet (107) ausgebildet ist und die andere erste Gate-Struktur auf dem zweiten inselförmigen aktiven Gebiet (108) ausgebildet ist.
  3. Bauelement nach Anspruch 1, wobei die oben erwähnte eine erste Gate-Struktur und die andere erste Gate-Struktur auf einem inselförmigen aktiven Gebiet (107, 108) ausgebildet sind.
  4. Bauelement nach Anspruch 1, wobei die beiden ersten Gate-Strukturen und die zweite Gate-Struktur innerhalb eines Muldengebiets (105, 106) auf dem Substrat (101) ganz eingeschlossen sind.
  5. Bauelement nach Anspruch 1, wobei das Substrat (101) weiterhin ein weiteres Muldengebiet (105, 106) von einem Leitungstyp enthält, der von dem des oben erwähnten Muldengebiets (105, 106) verschieden ist; und dass Strukturen ähnlich den beiden ersten Gate-Strukturen und der zweiten Gate-Struktur ebenfalls in dem anderen Muldengebiet (105, 106) angeordnet sind.
  6. Bauelement nach Anspruch 1, wobei eine vierte Gate-Struktur in einem dritten inselförmigen aktiven Gebiet, das vollständig von einem weiteren Muldengebiet von einem Leitungstyp, der von dem des oben erwähnten Muldengebiets verschieden ist, umschlossen ist, angeordnet ist, wobei die vierte Gate-Struktur aufeinanderfolgend laminierte Schichten des Unterschicht-Gate-Isolierfilms (109), des Gate-Isolierfilms (110) mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines dritten Gate-Elektroden-Films, der ein Metallmaterial enthält, und des zweiten Gate-Elektroden-Films (119) aufweist, wobei die vierte Gate-Struktur mit einer der ersten Gate-Strukturen über eine weitere zweite Gate-Struktur elektrisch verbunden ist.
  7. Bauelement, wobei das Bauelement ein Halbleitersubstrat (101) enthält, das auf einer Oberflächenseite davon Folgendes umfasst: ein inselförmiges erstes aktives Gebiet (107), das von einem auf eingebettete Weise ausgebildeten Elementisolations-Isolierfilm (104) umgeben ist, und eine Gate-Struktur, die auf einer Oberfläche des Halbleitersubstrats (101) ausgebildet ist; wobei die Gate-Struktur einen ersten Teil enthält, der sich derart in einer ersten Richtung erstreckt, dass er das erste aktive Gebiet (107) überquert, und einen zweiten Teil, der sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt und der auf dem Elementisolations-Isolierfilm (104) derart angeordnet ist, dass er mit dem ersten Teil verbunden ist; wobei mindestens ein Teil des ersten Teils, der sich auf dem ersten aktiven Gebiet (107) befindet, eine erste Struktur verwendet, die aufeinanderfolgend laminierte Schichten eines Gate-Isolierfilms (110) mit einer hohen Dielektrizitätskonstante höher als die von Siliziumdioxid, eines ersten Gate-Elektrodenfilms (111, 116), der ein Metall enthält, und eines zweiten Elektrodenfilms (119), der von dem ersten Elektrodenfilm (111, 116) verschieden ist, aufweist; und der zweite Teil eine zweite Struktur verwendet, die den zweiten Elektrodenfilm (119) aufweist, der in Kontakt mit einem Teil des Elementisolations-Isolierfilms (104) steht; und wobei eine dritte Struktur mit aufeinanderfolgend laminierten Schichten des Gate-Isolierfilms (110), der mit dem Elementisolations-Isolierfilm (104) in Kontakt steht und ihn bedeckt; des ersten Gate-Elektroden-Films (111, 116) und des zweiten Gate-Elektroden-Films (119) im ersten Teil verwendet wird; und die dritte Struktur zwischen der ersten Struktur und der zweiten Struktur geschichtet angeordnet ist, und wobei die zweite Struktur in dem Teil des ersten Teils an der Grenze zwischen dem ersten Teil und dem zweiten Teil verwendet wird.
  8. Bauelement nach Anspruch 7, wobei die Gate-Struktur weiterhin einen vierten Teil enthält, der parallel zu und in einem Abstand von dem ersten Teil derart angeordnet ist, dass er das erste aktive Gebiet (107) überquert, und der mit dem zweiten Teil verbunden ist; und mindestens ein Teil des vierten Teils, der sich auf dem ersten aktiven Gebiet (107) befindet, die erste Struktur verwendet.
  9. Bauelement nach Anspruch 7, wobei: das Halbleitersubstrat (101) weiterhin ein inselförmiges zweites aktives Gebiet (108) umfasst, das von dem Elementisolations-Isolierfilm (104) umgeben ist; die Gate-Struktur weiterhin einen vierten Teil enthält, der sich in der ersten Richtung derart erstreckt, dass er das zweite aktive Gebiet (108) überquert, und der mit dem zweiten Teil verbunden ist; und mindestens ein Teil des vierten Teils, der sich auf dem zweiten aktiven Gebiet (108) befindet, die erste Struktur verwendet.
  10. Bauelement nach Anspruch 7, wobei das erste aktive Gebiet (107) in einer im Halbleitersubstrat (101) ausgebildeten Mulde definiert ist und der erste Teil und der zweite Teil über der Mulde angeordnet sind.
  11. Bauelement nach Anspruch 10, wobei das Halbleitersubstrat (101) weiterhin eine weitere Mulde mit einem Leitungstypenthält, der von dem der oben erwähnten Mulde verschieden ist; und die Gate-Struktur über der anderen Mulde einen Teil mit einer Anordnung und einer Struktur enthält, die jenen des ersten Teils und des zweiten Teils ähnlich sind.
  12. Bauelement nach Anspruch 10, wobei das Halbleitersubstrat (101) weiterhin eine weitere Mulde mit einem Leitungstyp enthält, der von dem der oben erwähnten Mulde verschieden ist; und wobei eine vierte Gate-Struktur in einem zweiten aktiven Gebiet, das vollständig von der weiteren Mulde umschlossen ist, angeordnet ist, wobei die vierte Gate-Struktur aufeinanderfolgend laminierte Schichten des Gate-Isolierfilms (110), eines zweiten Gate-Isolierfilms (115) mit einer hohen Dielektrizitätskonstante höher also die von Siliziumdioxid, eines zweiten Gate-Elektroden-Films (116), der ein zweites Metallmaterial enthält, und den zweiten Gate-Elektroden-Film (119) aufweist, wobei die vierte Gate-Struktur mit der Gate-Struktur mit über eine zweite Struktur elektrisch verbunden ist.
  13. Bauelement nach Anspruch 7, wobei der eine hohe Dielektrizitätskonstante aufweisende Film (110) Hafnium enthält, der erste Elektrodenfilm (111, 116) Titan oder Tantal enthält und der zweite Elektrodenfilm (119) amorphes Silizium enthält.
  14. Bauelement nach Anspruch 7, wobei ein Unterschicht-Gate-Isolierfilm (109) auf der Oberfläche des ersten aktiven Gebiets (107) ausgebildet ist.
  15. Verfahren zum Herstellen eines Bauelements, wobei das Verfahren aufweist: Ausbilden eines Elementisolations-Isolierfilms, um einen aktiven Bereich auf einem Halbleitersubstrat zu umgeben, danach Ausbilden eines eine hohe Dielektrizitätskonstante aufweisenden Films (110) mit einer Dielektrizitätskonstante höher als die von Siliziumdioxid und eines ersten Elektrodenfilms (111, 116), der ein Metall enthält, durch Laminierung, um den aktiven Bereich zu bedecken; Ausbilden eines zweiten Elektrodenfilms (119) derart, dass der eine hohe Dielektrizitätskonstante aufweisende Film (110) und der erste Elektrodenfilm (111, 116) bedeckt werden, und so, dass der Elementisolations-Isolierfilm (104) bedeckt wird; und wobei der zweite Elektrodenfilm (119), der erste Elektrodenfilm (111, 116) und der eine hohe Dielektrizitätskonstante aufweisende Film (110) gemustert werden, um eine Gate-Struktur auszubilden, die mehrere erste Teile enthält, die das erste aktive Gebiet (107) in einer ersten Richtung kreuzen, und einen zweiten Teil, der sich in einer die erste Richtung schneidenden zweiten Richtung erstreckt und der die mehreren ersten Teile miteinander verbindet, und wobei im zweiten Teil der zweite Elektrodenfilm (119) mit dem Elementisolations-Isolierfilm (104) in Kontakt steht.
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