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Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Analog/Digital-Umwandlung und auf einen Analog/Digital-Wandler.
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Analog/Digital-Wandler, abgekürzt AD-Wandler, werden zum Anschluss eines analogen Schaltkreises an einen digitalen Schaltkreis in großem Umfang verwendet. Für AD-Wandler ist ein Prinzip eines zur sukzessiven Approximation verwendeten Registers allgemein üblich.
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Das Dokument
US 4,454,500 A zeigt einen AD-Wandler mit einem zur sukzessiven Approximation verwendeten Register, englisch Successive Approximation Register, abgekürzt SAR, zur Umwandlung einer Vielzahl von analogen Signalen.
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In
US 4,777,470 A ist ein AD-Wandler mit einem SAR beschrieben, das ein N-Bit-Schieberegister mit Flipflops aufweist.
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Das Dokument
US 6,556,164 B2 zeigt einen AD-Wandler mit einem SAR, einen Digital/Analog-Wandler, der als DA-Wandler abgekürzt wird, einen Komparator und eine Beschleunigungsschaltung.
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Dokument
DE 102 58 762 A1 beschreibt einen Analog-Digital-Wandler, welcher das Verfahren der sukzessiven Approximation verwendet. Der Wandler weist einen Subtrahierer zum Erzeugen eines Differenzsignals aus einem analogen Eingangssignal und einem analogen Approximationssignal, einen Integrator zum Integrieren des Differenzsignals, einen Komparator zum Vergleichen des integrierten Differenzsignals mit einer Komparatorschwelle und eine Steuerung auf. Die Steuerung ist über ein Register mit einem Digital-Analog-Wandler verbunden, der das analoge Approximationssignal bereitstellt. Die Steuerung gibt ein Registersteuersignal an das Register ab, welches bewirkt, dass das zuletzt gesetzte Bit einer Approximationszahl rückgesetzt und das Bit mit dem nächstniedrigen Wert gesetzt wird, wenn das integrierte Differenzsignal kleiner als die Komparatorschwelle ist.
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Dokument
DE 693 13 619 T2 befasst sich mit einer Schaltungsanordnung zur Analog-Digital Umsetzung. Ein Kanal eines Analog-Digital-Wandlers weist einen Grob-Analog-Digital-Wandler und einen Fein-Analog-Digital-Wandler auf. Zu einem analogen Eingangssignal werden zuerst die höherwertigen Bits vom Grob-Analog-Digital-Wandler und anschließend die niederwertigen Bits vom Fein-Analog-Digital-Wandler erzeugt. Während die niederwertigen Bits zu dem Eingangssignal generiert werden, können bereits die ersten höherwertigen Bits des nächsten analogen Eingangssignals bestimmt werden.
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Dokument
US 2006/0087468 A1 erläutert einen A/D-Konverter. Der Konverter umfasst einen gemäß dem Verfahren der sukzessiven Approximation arbeitenden A/D-Wandler, der die höheren Bits des Digitalsignals bestimmt, und einen Flash-A/D-Wandler, welcher die niedrigen Bits des Digitalsignals ermittelt. Eine Kopplungsschaltung empfängt die höheren und die niedrigen Bits sowie stellt das Digitalsignal bereit.
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Es ist eine Aufgabe der vorliegenden Erfindung, ein Verfahren zur Analog/Digital-Umwandlung und einen Analog/Digital-Wandler bereitzustellen, mit denen man eine schnelle Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal erreicht.
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Diese Aufgabe wird durch ein Verfahren für eine Analog/Digital-Umwandlung mit den Merkmalen des Anspruchs 1 und einen Analog/Digital-Wandler gemäß Anspruch 4 gelöst. Bevorzugte Ausführungsformen sind in den jeweiligen abhängigen Ansprüchen angegeben.
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Ein Verfahren zur Analog/Digital-Umwandlung, abgekürzt AD-Umwandlung, eines analogen Eingangssignals in ein digitales Ausgangssignal verwendet das Prinzip der sukzessiven Approximation. Das Verfahren umfasst eine Folge von Schritten zur Bestimmung eines Bits N des digitalen Ausgangssignals, welche eine erste Folge von Schritten und eine zweite Folge von Schritten umfasst. Das Verfahren umfasst darüber hinaus eine Folge von Schritten zur Bestimmung eines weiteren Bits N + 1 des digitalen Ausgangssignals, die ebenfalls eine erste und eine zweite Folge von Schritten umfasst. Zumindest ein Schritt der zweiten Folge von Schritten, die zur Bestimmung des Bits N des digitalen Ausgangssignals vorgesehen sind, wird gleichzeitig mit zumindest einem Schritt der ersten Folge von Schritten abgearbeitet, die zur Bestimmung des weiteren Bits N + 1 des digitalen Ausgangssignals vorgesehen sind.
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Dabei umfasst die zweite Folge von Schritten ein Bereitstellen eines Registersignals in Abhängigkeit von in einem Register gespeicherten Referenzdaten, ein Abgeben eines digitalen Eingangssignals an einen Digital/Analog-Wandler in Abhängigkeit vom Registersignal, ein Bereitstellen eines analogen Referenzsignals durch den Digital/Analog-Wandler in Abhängigkeit vom digitalen Eingangssignal und ein Bereitstellen eines Komparatorausgangssignals in Abhängigkeit eines Vergleichs des analogen Referenzsignals und des analogen Eingangssignals.
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Weiter umfasst die erste Folge von Schritten ein Bereitstellen eines ersten Multiplexereingangssignals und eines zweiten Multiplexereingangssignals, ein Auswählen des ersten oder des zweiten Multiplexereingangssignals in Abhängigkeit vom Komparatorausgangssignal und ein Abgeben eines Multiplexerausgangssignals an einen Eingangsanschluss des Registers in Abhängigkeit von der Auswahl des ersten oder des zweiten Multiplexereingangssignals.
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Es ist ein Vorteil dieses Verfahrens, dass die erste und zweite Folge von Schritten nicht vollständig in serieller Art und Weise abgearbeitet werden, sondern teilweise parallel, weil mindestens ein Schritt der zweiten Folge und ein Schritt der ersten Folge parallel abgearbeitet werden. Dadurch ist die Gesamtzeit zur Erlangung des vollständigen digitalen Ausgangssignals verkürzt. Ein anderer Vorteil des Verfahrens besteht darin, dass die Verkürzung der Gesamtzeit erzielt werden kann, ohne dass ein einzelner Schritt der Folge von Schritten beschleunigt zu werden braucht.
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In einer Ausführungsform werden zumindest ein Schritt der zweiten Folge von Schritten zur Bestimmung des Bits N des digitalen Ausgangssignals und zumindest ein Schritt der ersten Folge von Schritten zur Bestimmung des weiteren Bits N + 1 des digitalen Ausgangssignals gleichzeitig in so einer Weise abgearbeitet, dass sie während derselben Bitprobe gleichzeitig abgearbeitet werden. Somit werden ein oder mehrere Schritte zur Erzeugung des Bits N genau dann ausgeführt, wenn ein oder mehrere Schritte zur Erzeugung des weiteren Bits N + 1 ausgeführt werden.
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In einer Ausführungsform werden zumindest ein Schritt der zweiten Folge von Schritten zur Bestimmung des Bits N eines ersten Werts des digitalen Ausgangssignals und zumindest ein Schritt der ersten Folge von Schritten zur Bestimmung des weiteren Bits N + 1 des ersten Werts des digitalen Ausgangssignals gleichzeitig abgearbeitet. Somit ist eine Zeit zur Umwandlung eines ersten Werts des analogen Eingangssignals in den ersten Wert des digitalen Ausgangssignals verkürzt. Dies wird durch eine Parallelität auf der Bitebene erzielt. Mindestens zwei Schritte zur Bestimmung von zwei aufeinanderfolgenden Bits werden gleichzeitig ausgeführt.
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In einer Ausführungsform werden ein erstes Taktsignal und ein zweites Taktsignal bereitgestellt. Das erste Taktsignal löst die erste Folge von Schritten aus und das zweite Taktsignal löst die zweite Folge von Schritten aus.
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In einer Ausführungsform folgt das zweite Taktsignal für die zweite Folge von Schritten zur Bestimmung des Bits N auf das erste Taktsignal für die erste Folge von Schritten zur Bestimmung des Bits N des digitalen Ausgangssignals. Somit folgt die zweite Folge von Schritten zur Bestimmung des Bits N auf die erste Folge von Schritten zur Bestimmung des Bits N des digitalen Ausgangssignals. Die zweite Folge von Schritten zur Bestimmung des Bits N hat jedoch eine zeitliche Überschneidung mit der ersten Folge von Schritten zur Bestimmung des weiteren Bits N + 1.
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In einer Ausführungsform umfasst das Verfahren die Bereitstellung des Registersignals, das von Referenzdaten abhängt, die in dem Register gespeichert sind.
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In einer Ausführungsform umfasst das Verfahren die Lieferung des digitalen Eingangssignals für eine Digital/Analog-Umwandlung, wobei das digitale Eingangssignal vom Registersignal abhängt.
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In einer Ausführungsform umfasst das Verfahren die Bereitstellung des analogen Referenzsignals, welches vom digitalen Eingangssignal abhängt, das durch die Digital/Analog-Umwandlung erhalten wird.
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In einer Ausführungsform wird das Komparatorausgangssignal bereitgestellt, bei welchem es sich um ein Ergebnis eines Vergleichs des analogen Referenzsignals und des analogen Eingangssignals handelt. Das Komparatorausgangssignal kann jeweils den digitalen Wert eines Bits des digitalen Ausgangssignals aufweisen.
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In einer Ausbildung umfasst die erste Folge von Schritten eine parallele Abarbeitung, um das erste und das zweite Multiplexereingangssignal bereitzustellen. Das erste oder zweite Multiplexereingangssignal wird in Abhängigkeit vom Komparatorausgangssignal ausgewählt. In einer Ausführungsform wird dem Register das Multiplexerausgangssignal zugeführt. Bei dem Multiplexerausgangssignal handelt es sich um das erste oder zweite Multiplexereingangssignal, je nach dem digitalen Wert des Komparatorausgangssignals.
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Gemäß einer Ausführungsform umfasst ein Verfahren zur Analog/Digital-Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssignal mittels sukzessiver Approximation eine Bestimmung eines Bits N des digitalen Ausgangssignals mit mindestens zwei Schritten und eine Bestimmung eines weiteren Bits N + 1 des digitalen Ausgangssignals mit mindestens zwei Schritten, wobei ein Schritt zur Bestimmung des Bits N und ein Schritt der Bestimmung des weiteren Bits N + 1 zumindest teilweise gleichzeitig abgearbeitet werden.
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Gemäß einer Ausführungsform umfasst ein Analog/Digital-Wandler eine Logikschaltung, einen DA-Wandler und einen Komparator. Die Logikschaltung umfasst einen ersten und einen zweiten Takteingangsanschluss und einen ersten Ausgangsanschluss. Der DA-Wandler ist eingangsseitig mit dem ersten Ausgangsanschluss der Logikschaltung gekoppelt. Der Komparator umfasst einen ersten und einen zweiten Eingangsanschluss und einen Ausgangsanschluss. Der erste Eingangsanschluss des Komparators ist mit einem Ausgangsanschluss des DA-Wandlers verbunden. Der Ausgangsanschluss des Komparators ist mit einem Eingangsanschluss der Logikschaltung verbunden.
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Dem ersten und dem zweiten Takteingangsanschluss der Logikschaltung werden ein erstes Taktsignal und ein zweites Taktsignal zugeführt. Die Logikschaltung gibt an den DA-Wandler ein digitales Eingangssignal ab. Der DA-Wandler liefert ein analoges Referenzsignal durch die Digital/Analog-Umwandlung des digitalen Eingangssignals und stellt dem ersten Eingangsanschluss des Komparators das analoge Referenzsignal bereit. Dem zweiten Eingangsanschluss des Komparators wird ein analoges Eingangssignal zugeführt. Das analoge Eingangssignal ist das Signal, welches vom AD-Wandler in das digitale Ausgangssignal umgewandelt wird. Der Komparator stellt an seinem Ausgangsanschluss ein Komparatorausgangssignal bereit und führt dem Eingangsanschluss der Logikschaltung das Komparatorausgangssignal zu. Die Logikschaltung ist zur parallelen Abarbeitung von Schritten zur Bestimmung des digitalen Ausgangssignals geeignet.
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Mit einer parallelen Abarbeitung ist eine gleichzeitige Abarbeitung gemeint, wobei die Schritte einer ersten Folge von Schritten und die Schritte einer zweiten Folge von Schritten zeitlich so koordiniert sind, dass für die AD-Umwandlung eine kurze Gesamtzeit erreicht wird.
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Weiter umfasst die Logikschaltung einen ersten zur sukzessiven Approximation verwendeten Registerschaltkreis, der mit dem ersten Takteingangsanschluss gekoppelt ist, einen zweiten zur sukzessiven Approximation verwendeten Registerschaltkreis, der mit dem ersten Takteingangsanschluss gekoppelt ist, einen Multiplexer, der eingangsseitig mit dem ersten zur sukzessiven Approximation verwendeten Registerschaltkreis, dem zweiten zur sukzessiven Approximation verwendeten Registerschaltkreis und dem Ausgangsanschluss des Komparators gekoppelt ist, und ein Register, das eingangsseitig mit einem Ausgangsanschluss des Multiplexers und dem zweiten Takteingangsanschluss gekoppelt ist und ausgangsseitig mit dem Digital/Analog-Wandler gekoppelt ist.
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In einer Ausführungsform schaltet der Multiplexer den ersten oder den zweiten Approximationsschaltkreis auf das Register auf. Der Multiplexer umfasst einen Steueranschluss, der mit dem Ausgangsanschluss des Komparators gekoppelt ist. Das Register hat einen Eingangsanschluss, der mit dem Ausgangsanschluss des Multiplexers gekoppelt ist, und einen weiteren Eingangsanschluss, der mit dem zweiten Takteingangsanschluss gekoppelt ist. Des Weiteren umfasst das Register einen Ausgangsanschluss, der mit dem DA-Wandler gekoppelt ist. Es ist ein Vorteil der beiden SAR-Schaltkreise, dass für den nächsten Arbeitsgang des DA-Wandlers zwei Signale parallel vorbereitet werden können.
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In einer weiteren Ausführung umfasst die Logikschaltung eine Steuerlogik, die eingangsseitig mit dem ersten Takteingangsanschluss und ausgangsseitig mit dem ersten SAR-Schaltkreis und dem zweiten SAR-Schaltkreis gekoppelt ist.
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Eine parallele Abarbeitung von Schritten zur AD-Umwandlung wird durch Verwendung der beiden Takteingangsanschlüsse und des ersten und zweiten Taktsignals erzielt.
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Die folgende Beschreibung von Figuren von beispielhaften Ausführungsformen möge die Erfindung näher darstellen und erläutern. Baugleiche oder wirkungsgleiche Vorrichtungen tragen jeweils gleiche Bezugszahlen. Eine Beschreibung eines Teils einer Schaltung oder Vorrichtung mit derselben Funktion in verschiedenen Figuren wird womöglich nicht in jeder der folgenden Figuren wiederholt.
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1 zeigt eine Schemadarstellung einer beispielhaften Ausführungsform eines AD-Wandlers,
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2 zeigt eine beispielhafte Ausführungsform einer Logikschaltung für einen AD-Wandler,
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3 zeigt eine alternative beispielhafte Ausführungsform einer Logikschaltung für einen AD-Wandler,
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4 zeigt eine Weiterentwicklung der in 3 gezeigten Logikschaltung und einen Taktgenerator,
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5 zeigt eine beispielhafte Ausführungsform einer Steuerlogik,
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6 zeigt eine beispielhafte Ausführungsform eines Zustandsdecoders, und
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7 zeigt eine beispielhafte Ausführungsform eines SAR-Schaltkreises.
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1 zeigt eine beispielhafte Schemadarstellung eines AD-Wandlers. Der AD-Wandler 1 umfasst eine Logikschaltung 10, einen Digital/Analog-Wandler 2 und einen Komparator 5. Die Logikschaltung 10 umfasst einen ersten und einen zweiten Logikeingangsanschluss 13, 14, einen ersten und einen zweiten Ausgangsanschluss 11, 15 und einen Eingangsanschluss 12. Der DA-Wandler 2 umfasst einen Eingangsanschluss 3 und einen Ausgangsanschluss 4. Der Eingangsanschluss 3 des DA-Wandlers ist mit dem ersten Ausgangsanschluss 11 der Logikschaltung 10 verbunden. Der Komparator 5 umfasst einen ersten und einen zweiten Eingangsanschluss 6, 7 und einen Ausgangsanschluss 9. Der erste Eingangsanschluss 6 des Komparators 5 ist mit dem Ausgangsanschluss 4 des DA-Wandlers 2 gekoppelt. Der Ausgangsanschluss 9 des Komparators 5 ist mit dem Eingangsanschluss 12 der Logikschaltung 10 verbunden.
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Ein erstes Taktsignal CLK1 und ein zweites Taktsignal CLK2 werden an den ersten und den zweiten Takteingangsanschluss 13, 14 der Logikschaltung 10 abgegeben. Über ihren ersten Ausgangsanschluss 11 liefert die Logikschaltung 10 dem Eingangsanschluss 3 des DA-Wandlers 2 ein digitales Eingangssignal DAIN. Der DA-Wandler 2 wandelt das digitale Eingangssignal DAIN in ein analoges Referenzsignal AREF um, welches über den Ausgangsanschluss 4 des DA-Wandlers 2 dem ersten Eingangsanschluss 6 des Komparators 5 zugeführt wird. Dem zweiten Eingangsanschluss 7 des Komparators 5 wird ein analoges Eingangssignal AIN zugeführt. Das analoge Eingangssignal AIN ist vom AD-Wandler 1 in ein digitales Ausgangssignal DOUT umzuwandeln. Der Komparator 5 vergleicht das analoge Eingangssignal AIN und das analoge Referenzsignal AREF und liefert über seinen Ausgangsanschluss 9 dem Eingangsanschluss 12 der Logikschaltung 10 ein Komparatorausgangssignal SCO.
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Wenn das analoge Eingangssignal AIN größer als das analoge Referenzsignal AREF ist, hat das Komparatorausgangssignal SCO einen digitalen Wert 1, und somit hat ein entsprechendes Bit des digitalen Ausgangssignals DOUT den logischen Wert 1. Ist dagegen das analoge Eingangssignal AIN kleiner als das analoge Referenzsignal AREF, hat das Komparatorausgangssignal SCO den digitalen Wert 0 und daher hat auch das entsprechende Bit des digitalen Ausgangssignals DOUT den digitalen Wert 0.
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Das höchstwertigste Bit und das Bit mit dem zweithöchsten Stellenwert werden auf so eine Art und Weise bestimmt, dass die ersten Schritte zur Bestimmung des Bits mit dem zweithöchsten Stellenwert anlaufen, bevor die letzten Schritte zur Bestimmung des höchstwertigsten Bits abgeschlossen sind. Unter Verwendung dieser Art von paralleler Abarbeitung kann eine Zeit zur Bereitstellung aller Bits des digitalen Ausgangssignals DOUT verkürzt werden.
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2 zeigt eine beispielhafte Ausführungsform der Logikschaltung 10, die in den in 1 gezeigten AD-Wandler 1 eingesetzt werden kann. Die Logikschaltung 10 umfasst eine Steuerlogik 20, einen Zustandsdecoder 21, ein Register 22, einen SAR-Schaltkreis 23 und einen Segmentdecoder 26, die in Reihe geschaltet sind. Die Logikschaltung 10 umfasst darüber hinaus den ersten und zweiten Takteingangsanschluss 13, 14, den Eingangsanschluss 12 und den ersten und zweiten Ausgangsanschluss 11, 15. Der erste Takteingangsanschluss 13 ist mit der Steuerlogik 20 gekoppelt. Das Register 22 ist über den Zustandsdecoder 21 mit der Steuerlogik 20 gekoppelt. Eingangsseitig ist das Register 22 auch mit dem zweiten Takteingangsanschluss 14 verbunden. Der SAR-Schaltkreis 23 ist eingangsseitig mit dem Register 22 und auch mit dem Eingangsanschluss 12 der Logikschaltung 10 gekoppelt. Ausgangsseitig ist der SAR-Schaltkreis 23 über den Segmentdecoder 26 mit dem ersten Ausgangsanschluss 11 der Logikschaltung 10 gekoppelt und ist mit dem zweiten Ausgangsanschluss 15 der Logikschaltung 10 gekoppelt.
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Das erste Taktsignal CLK1 löst den Betrieb der Steuerlogik 20 aus, woran sich der Betrieb des Zustandsdecoders 21 anschließt. Die Steuerlogik 20 umfasst in Reihe geschaltete Flipflops. Die Steuerlogik 20 legt die Schritte zur Bestimmung des Bits N aus den Gesamtschritten zur Bestimmung aller Bits fest, die vom höchstwertigsten Bit zum niedrigstwertigsten Bit reichen. Der Zustandsdecoder 21 synchronisiert diese Schritte durch eine Decodierung von Zuständen, die von der Steuerlogik 20 bereitgestellt werden. Der Ausgangsanschluss der Steuerlogik 20 weist mehrere Busanschlüsse auf. Das Register 22 umfasst mehrere Zellen. Der Zustandsdecoder 21 weist somit eine Verbindungsmatrix mit Leitungen auf, welche die verschiedenen Busanschlüsse des Ausgangsanschlusses der Steuerlogik 20 mit den Zellen des Registers 22 verbinden. Die von den Zellen des Registers 22 gespeicherten logischen Werte von Referenzdaten hängen von den Signalen ab, die von der Steuerlogik 20 und dem Zustandsdecoder 21 bereitgestellt werden. Das zweite Taktsignal CLK2 löst den Betrieb des Registers 22 aus, welches dem SAR-Schaltkreis 23, der mehrere SAR-Zellen umfasst, ein Registersignal SREG zuführt. Das Komparatorausgangssignal SCO wird dem SAR-Schaltkreis 23 zugeführt. Mittels des Registersignals SREG wird aus den mehreren SAR-Zellen eine SAR-Zelle ausgewählt, in die der entsprechende logische Wert des Komparatorausgangssignals SCO eingeschrieben wird. Je nach den in den SAR-Zellen gespeicherten logischen Werten liefert der SAR-Schaltkreis 23 das digitale Eingangssignal DAIN mittels des Segmentdecoders 26. Über den ersten Ausgangsanschluss 11 der Logikschaltung 10 wird das digitale Eingangssignal DAIN dem Eingangsanschluss 3 des DA-Wandlers 2 zugeführt. Der Segmentdecoder 26 weist eine Verbindungsmatrix mit Leitungen auf, die verschiedene Busanschlüsse des Ausgangsanschlusses des SAR-Schaltkreises 23 mit den Busanschlüssen des Eingangsanschlusses 3 des DA-Wandlers 2 verbinden. Am Ende der AD-Umwandlung werden die in den SAR-Zellen des SAR-Schaltkreises 23 gespeicherten digitalen Werte am zweiten Ausgangsanschluss 15 der Logikschaltung 10 in Form des digitalen Ausgangssignals DOUT bereitgestellt. Das digitale Ausgangssignal DOUT weist eine Anzahl von L Bits auf.
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Während der DA-Wandler 2 und der Komparator 5 in Betrieb sind, kann der nächste Zyklus des ersten Taktsignals CLK1 anlaufen und die Steuerlogik 20 und der Zustandsdecoder 21 können die Schritte zur Bestimmung des nächsten Bits des digitalen Ausgangssignals DOUT ausführen. Eine erste Verzögerungszeit Δt1 umfasst den Betrieb des Registers 22, des SAR-Schaltkreises 23 und des Segmentdecoders 26.
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In einer alternativen Ausführungsform umfasst die Steuerlogik 20 eine Zustandsmaschine. In einer anderen Ausführungsform weist die Steuerlogik 20 einen Mikroprozessor auf.
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In einer alternativen Ausführungsform umfasst der SAR-Schaltkreis 23 eine Zustandsmaschine.
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3 zeigt eine alternative Ausführungsform einer Logikschaltung 10, die in den in 1 gezeigten AD-Wandler 1 eingesetzt werden kann. Die Logikschaltung 10 umfasst eine Steuerlogik 20 und einen Zustandsdecoder 21, die in Reihe geschaltet sind. Der erste Takteingangsanschluss 13 ist mit einem Eingangsanschluss der Steuerlogik 20 gekoppelt. Die Logikschaltung 10 umfasst darüber hinaus einen ersten und einen zweiten SAR-Schaltkreis 24, 25, einen ersten und einen zweiten Segmentdecoder 27, 28 und einen Multiplexer 29. Ein Eingangsanschluss des ersten SAR-Schaltkreises 24 und ein Eingangsanschluss des zweiten SAR-Schaltkreises 25 sind über den Zustandsdecoder 21 mit der Steuerschaltung 20 gekoppelt. Ein Ausgangsanschluss des ersten SAR-Schaltkreises 24 ist über den ersten Segmentdecoder 27 mit einem ersten Eingangsanschluss 30 des Multiplexers 29 gekoppelt. Ein Ausgangsanschluss des zweiten SAR-Schaltkreises 25 ist entsprechend über den zweiten Segmentdecoder 28 mit einem zweiten Eingangsanschluss 31 des Multiplexers 29 gekoppelt. Die Logikschaltung 10 umfasst darüber hinaus ein Pipeline-Register 33, das zwischen einem Ausgangsanschluss 32 des Multiplexers 29 und dem ersten Ausgangsanschluss 11 der Logikschaltung 10 angeordnet ist. Der Multiplexer 29 umfasst einen Steueranschluss, der mit dem Eingangsanschluss 12 der Logikschaltung 10 und somit mit dem Ausgangsanschluss 9 des Komparators 5 gekoppelt ist. Das Pipeline-Register 33 umfasst einen weiteren Eingangsanschluss, der mit dem zweiten Takteingangsanschluss 14 verbunden ist. Ein anderer Ausgangsanschluss des SAR-Schaltkreises 24 ist mit dem zweiten Ausgangsanschluss 15 der Logikschaltung 10 verbunden.
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Der Steuerlogik 20 wird das erste Logiksignal CLK1 bereitgestellt, so dass die Steuerlogik 20 mittels des Zustandsdecoders 21 ein Signal für den ersten und zweiten SAR-Schaltkreis 24, 25 erzeugt. Die Steuerlogik 20 umfasst eine serielle Schaltung aus Flipflops. Der erste SAR-Schaltkreis 24 weist mehrere Zellen auf. Der zweite SAR-Schaltkreis 25 weist dieselbe Anzahl von Zellen auf. Der Zustandsdecoder 21 umfasst eine Verbindungsmatrix mit Leitungen, die den Ausgangsanschluss der Steuerlogik 20, der verschiedene Busanschlüsse aufweist, mit dem Eingangsanschluss des ersten und dem Eingangsanschluss des zweiten SAR-Schaltkreises 24, 25 verbinden, die ebenfalls jeweils mehrere Busanschlüsse aufweisen. Der erste und zweite SAR-Schaltkreis 24, 25 arbeiten parallel und liefern ein erstes und zweites Multiplexereingangssignal SM1, SM2 über den ersten und zweiten Segmentdecoder 27, 28 an den ersten und zweiten Eingangsanschluss 30, 31 des Multiplexers 29. Der Ausgangsanschluss des ersten und zweiten SAR-Schaltkreises 24, 25 umfasst jeweils mehrere Busanschlüsse. Der erste und zweite Eingangsanschluss 30, 31 des Multiplexers 29 weisen auch mehrere Busanschlüsse auf. Der erste und zweite Segmentdecoder 27, 28 verbinden die mehreren Busanschlüsse des Ausgangsanschlusses des ersten und zweiten SAR-Schaltkreises 24, 25 mit den mehreren Busanschlüssen des ersten und zweiten Eingangsanschlusses 30, 31 des Multiplexers 29. In Abhängigkeit vom Komparatorausgangssignal SCO, welches dem Eingangsanschluss 12 der Logikschaltung 10 und somit dem Steueranschluss des Multiplexers 29 zur Verfügung gestellt wird, wird das erste oder zweite Multiplexereingangssignal SM1, SM2 ausgewählt, so dass der Multiplexer 29 an seinem Ausgangsanschluss 32 ein Multiplexerausgangssignal SMOUT erzeugen kann. Im Falle, dass das zweite Taktsignal CLK2 den Betrieb des Pipeline-Registers 33 auslöst, wird das Signal SMOUT vom Pipeline-Register 33 weiter verarbeitet. Nach Anlaufen des Betriebs des Pipeline-Registers 33 wird ein Registersignal SREG erzeugt, welches im Vergleich zum zweiten Taktsignal CLK2 eine zweite Verzögerungszeit Δt2 hat. Das am Ausgangsanschluss des Pipeline-Registers 33 anliegende Registersignal SREG wird als das digitale Eingangssignal DAIN dem ersten Ausgangsanschluss 11 der Logikschaltung 10 und somit dem Eingangsanschluss 3 des DA-Wandlers 2 bereitgestellt. Verbindungen innerhalb der Logikschaltung 10 zwischen der Steuerlogik 20 und dem ersten Ausgangsanschluss 11 der Logikschaltung 10 umfassen mehrere parallele Busverbindungen.
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Eine erste Folge von Schritten umfasst den Betrieb der Steuerlogik 20, des Zustandsdecoders 21, des ersten und zweiten SAR-Schaltkreises 24, des ersten und zweiten Segmentdecoders 27, 28 und des Multiplexers 29. Eine zweite Folge von Schritten umfasst einen Betrieb des Pipeline-Registers 33, des DA-Wandlers 2 und des Komparators 5. Während die erste Folge von Schritten durch das erste Taktsignal CLK1 ausgelöst wird, wird die zweite Folge von Schritten durch das zweite Taktsignal CLK2 ausgelöst. In einer Ausführungsform ist die Laufzeit für die zweite Folge von Schritten größer als die Laufzeit für die erste Folge von Schritten, weil die DA-Umwandlung und der Vergleich der analogen Signale zeitraubend sind. Dies ist insbesondere für das höchstwertigste Bit und die folgenden Bits der Fall, weil das analoge Referenzsignal AREF große Veränderungen aufweisen kann. Während der Zeit, in der der DA-Wandler 2 und der Komparator 5 arbeiten, kann der nächste Zyklus des ersten Taktsignals CLK1 anlaufen, so dass die Steuerlogik 20, der Zustandsdecoder 21, der erste und zweite SAR-Schaltkreis 24, 25 und der erste und zweite Segmentdecoder 27, 28 so arbeiten können, dass sie ihre jeweiligen Ausgangssignale erzeugen. Sobald der Komparator 5 das Komparatorausgangssignal SCO erzeugt hat, löst das zweite Taktsignal CLK2 den nächsten Zyklus der zweiten Folge von Schritten aus, so dass die Daten des Multiplexerausgangssignals SMOUT vom Pipeline-Register 33 als Referenzdaten gespeichert und auch zum DA-Wandler 2 verschoben werden. Das zweite Taktsignal CLK2 wirkt als Steuersignal für diesen Verschiebevorgang.
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Es ist ein Vorteil, dass die Logikschaltung 10 mehrere zur Bestimmung des weiteren Bits N + 1 des digitalen Ausgangssignals DOUT notwendige Schritte ausführen kann, bevor das Komparatorausgangssignal SCO verfügbar ist, das den digitalen Wert für das Bit N des digitalen Ausgangssignals DOUT enthält. Dies wird durch die parallele Abarbeitung im ersten und zweiten SAR-Schaltkreis 24, 25 zur Vorbereitung des nächsten digitalen Eingangssignals DAIN erreicht, ohne über den Wert des Komparatorausgangssignals SCO für das vorherige Bit Bescheid zu wissen. Hierdurch werden für die zwei möglichen Werte des Komparatorausgangssignals SCO auf Multi-Pfad-Architektur, englisch Multi-Thread Architecture, beruhende Berechnungen gleichzeitig ausgeführt.
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In einer alternativen Ausführungsform umfasst die Steuerlogik 20 eine Zustandsmaschine. In einer anderen Ausführungsform umfasst die Steuerlogik 20 einen Mikroprozessor.
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In einer alternativen Ausführungsform ist das Pipeline-Register 33 mit dem ersten und zweiten SAR-Schaltkreis 24, 25 gekoppelt, so dass die in den Zellen des Pipeline-Registers 33 gespeicherten Referenzdaten dafür verwendet werden können, die von den SAR-Zellen im ersten und zweiten SAR-Schaltkreis 24, 25 gespeicherten Daten zu aktualisieren. Diese Kopplung ist durch eine gestrichelte Linie angedeutet.
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In einer alternativen Ausführungsform verwendet der zweite SAR-Schaltkreis 25 die Zellen, die vom ersten SAR-Schaltkreis 24 umfasst sind, so dass die Chipfläche für den AD-Wandler 1 verringert ist.
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4 zeigt eine beispielhafte Ausführungsform einer Logikschaltung 10, bei der es sich um eine Weiterentwicklung der in 3 gezeigten Logikschaltung 10 handelt. Der erste SAR-Schaltkreis 24 umfasst eine SAR-Zelle 40, ein NOR-Gatter 41 und mindestens einen Inverter 42. Die SAR-Zelle 40 ist über den Zustandsdecoder 21 mit der Logikschaltung 20 gekoppelt. Die Eingangsanschlüsse des NOR-Gatters 41 sind mit der SAR-Zelle 40 gekoppelt. Der Inverter 42 ist zwischen einem Ausgangsanschluss des NOR-Gatters 41 und dem ersten Segmentdecoder 27 angeordnet. Da das digitale Ausgangssignal die erste Anzahl L an Bits aufweist, umfasst der erste SAR-Schaltkreis 24 die erste Anzahl L an SAR-Zellen 40, die erste Anzahl L an NOR-Gattern 41 und die erste Anzahl L an Invertern 42. Die Eingangsanschlüsse der SAR-Zellen 40 sind mit den Busausgangsanschlüssen des Zustandsdecoders 21 verbunden. Der zweite SAR-Schaltkreis 25 umfasst mindestens ein erstes NAND-Gatter 43, welches eingangsseitig mit der SAR-Zelle 40 des ersten SAR-Schaltkreises 24 und ausgangsseitig über ein zweites NAND-Gatter 44 mit dem zweiten Segmentdecoder 28 gekoppelt ist. Auch der zweite SAR-Schaltkreis 25 weist die erste Anzahl L an ersten NAND-Gattern 43 und die erste Anzahl L an zweiten NAND-Gattern 44 auf.
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Der AD-Wandler 1 umfasst einen Taktgenerator 8, der mit der Logikschaltung 10 gekoppelt ist. Ein Ausgangsanschluss des Taktgenerators 8 ist mit dem ersten Takteingangsanschluss 13, und ein weiterer Ausgangsanschluss des Taktgenerators 8 ist mit dem zweiten Takteingangsanschluss 14 verbunden. Ein derartiger Taktgenerator 8 kann auch in die in 1 bis 3 gezeigten Anordnungen eingesetzt werden.
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Einem Eingangsanschluss des Taktgenerators 8, der das erste und zweite Taktsignal CLK1, CLK2 erzeugt, wird ein Taktsignal CLK zugeführt. Das erste und zweite Taktsignal CLK1, CLK2 haben dieselbe Frequenz, aber eine unterschiedliche Phase.
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Jede einzelne aus der ersten Anzahl L von SAR-Zellen 40 liefert ein Signal STORED_STATE, ein Signal STATE_BIT_N_ENABLED und ein Signal STATE_BIT_N_ENABLED_B. Die Signale werden den NOR-Gattern 41, den ersten NAND-Gattern 43 und den zweiten NAND-Gattern 44 zugeführt. Das NOR-Gatter 41 hat drei Eingänge, welchen die Signale STORED_STATE, STATE_BIT_N_ENABLED und STATE_BIT_N-1_ENABLED zugeführt werden. Am Ausgang des Inverters 42 wird ein Signal PREDICTED_BIT_N_IF_ZERO bereitgestellt. Das erste NAND-Gatter 43 weist zwei Eingangsanschlüsse auf, denen die Signale STORED_STATE und STATE_BIT_N_ENABLED_B zugeführt werden. Der Ausgangsanschluss des ersten NAND-Gatters 43 ist mit einem Eingangsanschluss des zweiten NAND-Gatters 44 verbunden. Das zweite NAND-Gatter 44 hat einen weiteren Eingangsanschluss, dem das Signal STATE_BIT_N-1_ENABLED zugeführt wird. Am Ausgangsanschluss des zweiten NAND-Gatters 44 wird ein Signal PREDICTED_BIT_N_IF_ONE bereitgestellt.
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5 zeigt eine beispielhafte Ausführungsform einer Steuerlogik 20, die in die in 2 oder 3 gezeigte Logikschaltung 10 eingesetzt werden kann. Die Steuerlogik 20 weist eine Zustandsmaschine 50 auf, die zwischen dem ersten Takteingangsanschluss 13 und dem Zustandsdecoder 21 angeordnet ist. Die Steuerlogik 20 umfasst darüber hinaus eine Verfolgungs- und Halteschaltung 51 mit einem Eingangsanschluss, der mit dem Ausgangsanschluss der Zustandsmaschine 50 verbunden ist, und mit einem Ausgangsanschluss. Außerdem umfasst die Steuerlogik 20 eine zusätzliche Steuerlogik 52 mit einem Eingangsanschluss, der mit dem Ausgangsanschluss der Zustandsmaschine 50 verbunden ist, und mit einem Ausgangsanschluss.
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Die Zustandsmaschine 50 erzeugt die Zustandssignale S_STATES(n..0) mittels des ersten Taktsignals CLK1. Die Zustandssignale S_STATES(n..0) werden dem Zustandsdecoder 21 zur Verfügung gestellt. Die Verfolgungs- und Halteschaltung 51 erzeugt Verfolgungs- und Haltesignale in Abhängigkeit von den Zustandssignalen S_STATES(n..0). Die Zustandssignale S_STATES(n..0) werden auch an die zusätzliche Steuerlogik 52 angelegt, die weitere Steuersignale zur Synchronisation mit anderen Blöcken und zur Synchronisation von Phasen erzeugt.
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In einer alternativen Ausführungsform erzeugt die zusätzliche Steuerlogik 52 Steuersignale für eine Testbetriebsart des AD-Wandlers 1.
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6 zeigt eine beispielhafte Ausführungsform eines Zustandsdecoders 21, die in die in 2 oder 3 gezeigte Logikschaltung 10 eingesetzt werden kann. Der Zustandsdecoder 21 umfasst einen ersten Zustandsdecoder 55 und eine Schaltung 56 zur Beseitigung von Störimpulsen, die in einer Reihenschaltung zwischen einem Eingangsanschluss des Zustandsdecoders 21 und einem Ausgangsanschluss des Zustandsdecoders 21 angeordnet sind. Der Eingangsanschluss des Zustandsdecoders 21 ist mit der Steuerlogik 20 verbunden.
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Der erste Zustandsdecoder 55 decodiert die Zustandssignale S_STATES(N..0) und stellt die Signale S_ST(0), S_ST(1), S_ST(2), ..., S_ST(N) bereit, so dass die von den Zustandssignalen S_STATES(N..0) umfassten Informationen den anderen Teilen der Logikschaltung 10 und des AD-Wandlers 1 zur Verfügung gestellt werden können. Die Schaltung 56 zur Beseitigung von Störimpulsen entfernt Störimpulse der Signale S_ST(0), S_ST(1), S_ST(2), ..., S_ST(N) in Zwischenzuständen, die eventuell unerwünschte Ereignisse auslösen können.
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Falls der Zustandsdecoder 21 in die Logikschaltung 10 gemäß 2 eingesetzt ist, sind die Ausgangsanschlüsse der Schaltung 56 zur Beseitigung von Störimpulsen mit dem Register 22 verbunden. Die Signale S_ST(0), S_ST(1), S_ST(2), ..., S_ST(N) werden an das Register 22 angelegt.
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Falls der Zustandsdecoder 21 in die Logikschaltung 10 gemäß 3 eingesetzt ist, sind die Ausgangsanschlüsse der Schaltung 56 zur Beseitigung von Störimpulsen mit dem ersten und zweiten SAR-Schaltkreis 24, 25 verbunden. Die Signale S_ST(0), S_ST(1), S_ST(2), ..., S_ST(N) werden an den ersten und zweiten SAR-Schaltkreis 24, 25 angelegt.
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7 zeigt eine beispielhafte Ausführungsform eines SAR-Schaltkreises 23, der in die in 2 gezeigte Logikschaltung 10 eingesetzt werden kann. Der SAR-Schaltkreis 23 umfasst mehrere SAR-Zellen 60, 61, 62, 63. Die Anzahl von SAR-Zellen 60, 61, 62, 63 kann N sein, wobei N der Anzahl von Bits entspricht. Die SAR-Zellen 60, 61, 62, 63 sind parallel geschaltet und zwischen dem Eingangsanschluss 12 der Logikschaltung 10 und dem Segmentdecoder 26 angeordnet. Eingangsseitig sind die SAR-Zellen 60, 61, 62, 63 auch mit der Steuerlogik 20 gekoppelt. Ausgangsseitig sind die SAR-Zellen 60, 61, 62, 63 zusätzlich mit dem zweiten Ausgangsanschluss 15 der Logikschaltung 10 gekoppelt.
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Eine SAR-Zelle der SAR-Zellen 60, 61, 62, 63 aktiviert ihren Ausgang für die Probe des entsprechenden Bits. Eine SAR-Zelle der SAR-Zellen 60, 61, 62, 63 speichert auch den entsprechenden Wert des Komparatorausgangssignals SCO, das vom Komparator 5 erzeugt wird. Eine SAR-Zelle der SAR-Zellen 60, 61, 62, 63 stellt den entsprechenden Wert des digitalen Ausgangssignals DOUT dem zweiten Ausgangsanschluss 15 zur Verfügung. Der Wert des digitalen Ausgangssignals DOUT hängt vom entsprechenden gespeicherten Wert des Komparatorausgangssignals SCO ab.
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In einer Ausführungsform koppeln der Zustandsdecoder 21 und das Register 22 die Steuerlogik 20 mit den SAR-Zellen 60, 61, 62, 63. Die SAR-Zellen 60, 61, 62, 63 empfangen das Registersignal SREG.
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In einer Ausführungsform ist der Segmentdecoder 26 als Thermometerdecoder ausgelegt. Der Segmentdecoder 26 arbeitet als Thermometerdecoder.
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Bezugszeichenliste
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- 1
- AD-Wandler
- 2
- DA-Wandler
- 3
- Eingangsanschluss
- 4
- Ausgangsanschluss
- 5
- Komparator
- 6
- erster Eingangsanschluss
- 7
- zweiter Eingangsanschluss
- 8
- Taktgenerator
- 9
- Ausgangsanschluss
- 10
- Logikschaltung
- 11
- erster Ausgangsanschluss
- 12
- Eingangsanschluss
- 13
- erster Takteingangsanschluss
- 14
- zweiter Takteingangsanschluss
- 15
- zweiter Ausgangsanschluss
- 20
- Steuerlogik
- 21
- Zustandsdecoder
- 22
- Register
- 23
- SAR-Schaltkreis
- 24
- erster SAR-Schaltkreis
- 25
- zweiter SAR-Schaltkreis
- 26
- Segmentdecoder
- 27
- erster Segmentdecoder
- 28
- zweiter Segmentdecoder
- 29
- Multiplexer
- 30
- erster Eingangsanschluss
- 31
- zweiter Eingangsanschluss
- 32
- Ausgangsanschluss
- 33
- Pipeline-Register
- 40
- SAR-Zelle
- 41
- NOR-Gatter
- 42
- Inverter
- 43
- erstes NAND-Gatter
- 44
- zweites NAND-Gatter
- AIN
- analoges Eingangssignal
- AREF
- analoges Referenzsignal
- CLK
- Taktsignal
- CLK1
- erstes Taktsignal
- CLK2
- zweites Taktsignal
- DAIN
- digitales Eingangssignal
- DOUT
- digitales Ausgangssignal
- SCO
- Komparatorausgangssignal
- SM1
- erstes Multiplexereingangssignal
- SM2
- zweites Multiplexereingangssignal
- SMOUT
- Multiplexerausgangssignal
- SREG
- Registersignal
- ΔT1
- erste Verzögerungszeit
- ΔT2
- zweite Verzögerungszeit
