DE112004000665B4 - Verfahren zur Ausbildung eines ferroelektrischen Kondensators - Google Patents

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Abstract

Verfahren zur Ausbildung eines ferroelektrischen Kondensators, mit den folgenden Schritten:
– Abscheiden erster Hartmaskenelemente über eine Struktur, die auf einer Teilstruktur eine untere Elektrodenschicht, eine ferroelektrische Schicht und eine obere Elektrodenschicht in dieser Reihenfolge enthält;
– Ätzen der oberen Elektrodenschicht und ferroelektrischen Schicht;
– Ausbilden zweiter Hartmaskenelemente über den ersten Hartmaskenelementen unter Verwendung eines Prozesses, bei dem ein Lack über eine Hartmaskenschicht abgeschieden wird und die Abschnitte der Hartmaskenschicht, die nicht von dem Lack bedeckt sind, geätzt werden, wobei die zweiten Hartmaskenelemente breiter sind als die ersten Hartmaskenelemente, und wobei das Profil der zweiten Hartmaskenelemente modifiziert wird, um ihre Ecken abzurunden, so dass die oberen 2–35% der zweiten Hartmaskenelemente abgerundet werden; und danach
– Ätzen der unteren Elektrodenschicht.

Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft Herstellungsprozesse für ferroelektrische Einrichtungen, die einen oder mehrere ferroelektrische Kondensatoren enthalten, und durch die Herstellungsprozesse hergestellte ferroelektrische Einrichtungen.
  • Allgemeiner Stand der Technik
  • Es ist bekannt, ferroelektrische Einrichtungen, wie etwa FeRAM-Einrichtungen und DRAM-Einrichtungen mit einem hohen Wert herzustellen, die ferroelektrische Kondensatoren enthalten, die hergestellt werden durch Abscheiden der folgenden Schichten auf einem Substrat (häufig mit einem Barrierenfilm): eine untere Elektrodenschicht, eine ferroelektrische Schicht und eine obere Elektrodenschicht. Hartmaskenelemente, in der Regel geformtes Tetraethylorthosilikat (TEOS), werden über der oberen Elektrodenschicht abgeschieden und zum Ätzen der Struktur verwendet, um Abschnitte der unteren Elektrodenschicht, der ferroelektrischen Schicht und der oberen Elektrodenschicht zu entfernen, die sich nicht unter den Hartmaskenelementen befinden. Das Ätzen zerlegt die obere Elektrodenschicht in obere Elektroden, die untere Elektrodenschicht in untere Elektroden und die ferroelektrische Schicht in ferroelektrische Elemente, die von jeweiligen Paaren von oberen Elektroden und unteren Elektroden eingeschlossen sind.
  • Dieser Ätzprozeß wird bekannterweise unter Verwendung eines zweistufigen Ätzprozesses durchgeführt, wobei erste Hartmaskenelemente zum Ätzen der oberen Elektroden in einer ersten Stufe und zweite Hartmaskenelemente zum Ätzen der unteren Elektrode in einer zweiten Stufe verwendet werden.
  • Die zweite Stufe eines derartigen Prozesses ist in den 1(a) bis 1(e) dargestellt. Wie in 1(a) gezeigt, wird nach der ersten Stufe des Ätzens eine Struktur mit einer (ungeätzten) unteren Elektrodenschicht 1 ausgebildet, die eine Teilstruktur 6 bedeckt (die im allgemeinen eine Barrierenschicht und einen Plug umfaßt, der sich nach unten erstreckt, um die untere Elektrode elektrisch mit anderen Elementen der Einrichtung zu verbinden). Über der unteren Elektrodenschicht 1 befindet sich eine ferroelektrische Schicht 3 und eine obere Elektrodenschicht 5. Die obere Elektrodenschicht 5 und die ferroelektrische Schicht 3 sind bereits unter Verwendung erster Hartmaskenelemente 7 und eines Ätzprozesses wie etwa des reaktiven Ionenätzens (RIE) geätzt worden.
  • Der Prozeß zum Ausbilden der zweiten Hartmaskenelemente, die zum Ätzen der unteren Elektrode 1 verwendet werden, beginnt mit dem Abscheiden einer TEOS-Schicht 4 und Bedecken von Abschnitten davon mit einem Lack 8 über einen lithographischen Prozeß. Dann wird, wie in 1(b) gezeigt, die TEOS-Schicht 4 geätzt, wobei die Abschnitte unter dem Lack 8 weiterhin geschützt sind. Die Abschnitte sind die zweiten Hartmaskenelemente 9. Dann wird, wie in 1(c) gezeigt, der Lack 8 entfernt (ein Prozeß, der als „Lackentfernen durch Plasmaeinwirkung" („ashing") bezeichnet wird). Der in 1(a) bis 1(c) gezeigte Prozeß wird als ein „Hartmaskenöffnen" bezeichnet (d. h. die Ausbildung der zweiten Hartmaskenelemente 9). Die zweiten Hartmaskenelemente 9 weisen einen als α markierten Anfangsabschrägungswinkel auf. Die zweiten Hartmaskenelemente 9 sind breiter als die ersten Hartmaskenelemente 7, so daß sich ein Saum 11 an den äußeren Bereichen der zweiten Hartmaskenelemente 9 befindet, wo sie die untere Elektrode 1 direkt kontaktieren.
  • Die zweiten Hartmaskenelemente 9 werden dann verwendet, um die untere Elektrode 1 über einen zweiten Ätzprozeß wie etwa einen RIE-Prozeß zu ätzen (dies wird als „RIE-Ätzen der unteren Elektrode" bezeichnet). Entsprechend dem Wert von α kann die entstehende Struktur wie entweder in 1(d) oder 1(e) gezeigt sein. Anfänglich haben die zweiten Hartmaskenelemente 9, wie in 1(c) gezeigt, wohldefinierte Ecken 15, doch werden sie während des zweiten Ätzprozesses abgerundet.
  • Einer der Vorteile bei der Verwendung eines zweistufigen Prozesses zur Herstellung des ferroelektrischen Kondensators besteht darin, daß die Breite des Saums 11 eingestellt werden kann. Außerdem kann der Winkel der Seiten der verbleibenden Abschnitte der unteren Elektrode 1 ausgewählt werden. Dies ist in 1(d) und 1(e) zu sehen. Wenn der Abschrägungswinkel α des zweiten Hartmaskenelements 9 fast 90° beträgt, führt er zu einem Abschrägungswinkel β der Seiten der unteren Elektrode, der fast 90° beträgt, wie in 1(d) gezeigt. Wenn der Abschrägungswinkel α des zweiten Hartmaskenelements 9 niedriger ist, führt er zu einem Abschrägungswinkel β der Seiten der unteren Elektrode 1, der ebenfalls niedriger ist. Im Fall eines hohen Abschrägungswinkel α ist der Saum 11 breiter, was wegen des Schutzes, den die untere Elektrode 1 durch das zweite Hartmaskenelement 9 erhält, zu weniger Beschädigung führt.
  • Bei genauerer Betrachtung der 1(d) jedoch, kann man erkennen, daß dann, wenn der Abschrägungswinkel der zweiten Hartmaskenelemente 9 groß ist, auf den Seiten der zweiten Hartmaskenelemente 9 und der unteren Elektrode 1 ein dicker Rest 13 abgeschieden wird, weil sich Reste leicht auf einer derartigen Hartmaske ansammeln. Diese Reste können bei späteren Stufen des Einrichtungsherstellungsprozesses zu Problemen führen wie etwa der Oxidation des Plugs.
  • Man beachte, daß Abwandlungen des in 1(a) bis 1(e) gezeigten Prozesses bekannt sind, bei denen sich mehrere ferroelektrische Kondensatoren unter jedem der zweiten Hartmaskenelemente 9 befinden. Zwei derartige Kondensatorelemente 10, 12 sind in 1(f) gezeigt, wobei jedes die Struktur der Elemente 3, 5, 7 von 1(a) aufweist. Wenn das Hartmaskenöffnen durchgeführt wird, gefolgt von einem Ätzen der unteren Elektrode 1, führt dies zu der in 1(g) gezeigten Struktur.
  • Ein dem vorstehend beschriebenen Stand der Technik in etwa entsprechender Stand der Technik ist in der US 2001/0022372 A1 beschrieben. Ein weiteres Verfahren zur Ausbildung eines ferroelektrischen Kondensators ist aus der US 6 020 233 A bekannt. Verfahren zur Herstellung von integrierten Halbleiter-Schaltungen im Allgemeinen sind darüber hinaus auch aus der US 6 497 992 B1 bekannt. Den genannten Druckschriften sind jedoch keine Anregungen auf eine zufriedenstellende Lösung der obigen Probleme entnehmbar.
  • Kurze Darstellung der Erfindung
  • Die vorliegende Erfindung strebt an, die obigen Probleme zu behandeln.
  • Allgemein ausgedrückt schlägt die vorliegende Erfindung vor, daß die zweite Stufe des zweistufigen Ätzprozesses ausgeführt werden sollte mit einem Prozeß zum Abrunden der Gestalt der zweiten Hartmaskenelemente vor dem Ätzen der unteren Elektrode. Wenn das Ätzen der unteren Elektrode beginnt, können die zweiten Hartmaskenelemente einen Abschrägungswinkel α im Bereich 75° bis 87° aufweisen.
  • Da der Abschrägungswinkel relativ groß ist, kann ein Kondensator mit relativ wenig Beschädigung ausgebildet werden. Es hat sich jedoch herausgestellt, daß aufgrund des Abrundungsprozesses die Ausbildung von Resten dramatisch reduziert wird, da auf dem oberen Teil der Seiten der zweiten Hartmaskenelemente sich kaum Reste ausbilden.
  • Der Abrundungsprozeß wird hier auch als ein Rückätzprozeß bezeichnet.
  • Bei diesem Verfahren kann der Lack, der zum Ausbilden der zweiten Hartmaskenelemente verwendet wurde, ganz entfernt werden oder zumindest hinsichtlich der Dicke (z. B. Während des Ätzprozesses selbst) in dem Ausmaß reduziert werden, daß er nicht länger in der Lage ist, die zweiten Hartmaskenelemente vollständig zu schützen, und ein weiteres RIE-Ätzen wird an den zweiten Hartmaskenelementen vor dem Ätzschritt an der unteren Elektrode durchgeführt.
  • Der Abschrägungswinkel α kann während des Ätzens der zweiten Hartmaskenschicht gesteuert (auf einen gewünschten Winkel reduziert) werden, etwa durch Steuern der Strömungsrate von O2 und des Kammerdrucks. Alternativ kann er durch einen Prozeßschritt gesteuert werden, der von dem Ätzschritt getrennt ist (z. B. durchgeführt wird, nachdem die Hartmaskenelemente abgerundet worden sind, und vor dem Ätzen der unteren Elektrode), wobei ein CF4-Ätzschritt mit niedrigem Bias verwendet wird, um den Abschrägungswinkel nach dem Schritt der Lackentfernung einzustellen, wie etwa von fast 90° auf einen ausgewählten Wert.
  • Kurze Beschreibung der Figuren
  • Bevorzugte Merkmale der Erfindung werden nun lediglich zur Veranschaulichung unter Bezugnahme auf die folgenden Figuren beschrieben. Es zeigen:
  • 1, die aus den 1(a) bis 1(f) besteht, ein bekanntes Verfahren zur Ausbildung eines ferroelektrischen Kondensators;
  • 2, die aus den 2(a) bis 2(d) besteht, ein Verfahren, das eine ersten Ausführungsform der Erfindung ist;
  • 3, die aus den 3(a) bis 3(d) besteht, ein Verfahren, das eine zweite Ausführungsform der Erfindung ist;
  • 4 ist eine Rasterelektronenmikroskopaufnahme (REM) eines über ein Verfahren nach 2 hergestelltenferroelektrischen Kondensators.
  • Ausführliche Beschreibung der Ausführungsformen
  • Eine erste Ausführungsform der Erfindung ist in den 2(a) bis 2(d) gezeigt, die entsprechende Referenzzahlen verwenden, wie jene, die in den 1(a) bis 1(f) verwendet werden, um entsprechende Elemente zu beschreiben. Bei der Ausführungsform befinden sich zufälligerweise zwei ferroelektrische Kondensatoren 10, 12 unter jedem der zweiten Hartmaskenelemente 9, doch ist die Erfindung natürlich nicht in dieser Hinsicht beschränkt, und es kann beispielsweise nur ein Kondensator unter jedem zweiten Hartmaskenelement 9 sein. In 2(a) ist die Barrierenschicht 14 gezeigt (die die obere Schicht der Teilstruktur 6 von 1(a) ist).
  • Die in 2(a) gezeigte Struktur ist identisch mit der von 1(f), doch ist die an ihr ausgeführte Hartmaskenstruktur unterschiedlich. Statt dessen wird, wie in 2(b) gezeigt, die Hartmaskenschicht 4 durch den RIE-Prozeß nur teilweise geätzt, so daß der Prozeß zusätzlich dazu, daß er die zweiten Hartmaskenelemente 9 ausbildet, Abschnitte 21 der Schicht 4 zurückläßt, die von den Lackelementen 9 weg verbleiben. Der Lack 8 wird in diesem Schritt reduziert, reicht aber immer noch aus, um die zweiten Hartmaskenelemente 9 zu schützen, so daß die Ecken 15 der zweiten Hartmaskenelemente immer noch nicht abgerundet sind.
  • Der Lack 8 wird dann entfernt („ashing"), um die in 2(c) gezeigte Struktur mit Ecken 15 auszubilden.
  • Dann wird ein zweiter RIE-Ätzschritt durchgeführt, um die Ecken 15 der zweiten Hartmaskenelemente 9 abzurunden, um die Struktur von 2(d) mit abgerundeten Ecken 17 auszubilden. Dieser Prozeß entfernt auch die Abschnitte 21 der Schicht 4. Dann wird ein RIE-Ätzen der unteren Elektrode 1 wie bei dem herkömmlichen Verfahren durchgeführt. Aufgrund des Abrundens der Ecken 15 der zweiten Hartmaskenelemente 9 jedoch entsteht kaum ein Rest.
  • 3(a) bis 3(d) zeigen eine zweite Ausführungsform der Erfindung. Bei dieser Ausführungsform ist die in 3(a) gezeigte Anfangsstruktur identisch mit der von 2(a), außer daß der Lack 8 dünner ist. Dies hat zum Ergebnis, daß nach einem ersten RIE-Schritt, bei dem die Hartmaskenschicht 4 teilweise entfernt wird, um die in 3(b) gezeigte Struktur auszubilden, der verbleibende Lack 8 sehr dünn ist: zu dünn, um die zweiten Hartmaskenelemente 9 vollständig zu schützen.
  • Das weitere Ätzen wird fortgesetzt, wobei der dünne Lack wie in 3(c) gezeigt allmählich dünner wird, so daß der Lack 8 den zweiten Hartmaskenelementen sehr wenig Schutz gibt. Die Ecken 15 werden während dieses Prozesses allmählich abgerundeter. Der Prozeß kann bis zum vollständigen Entfernen des Lacks, und sogar darüber hinaus, fortgesetzt werden (etwaige verbleibende Überreste des Lacks können gegebenenfalls durch einen weiteren Schritt entfernt werden), damit man die in 3(d) gezeigte Struktur erhält.
  • Jedes der Verfahren der 2(a) bis 2(d) und 3(a) bis 3(d) beinhaltet das Reduzieren des Abschrägungswinkels α. Dies kann ein Nebeneffekt des Ätzens der zweiten Hartmaskenelemente (z. B. während des ganzen Prozesses, der von 2(a) bis 2(d) verläuft, oder des Prozesses von 3(a) bis 3(d)) durch Steuern der Strömungsrate von O2 und des Kammerdrucks sein. Alternativ (oder zusätzlich) kann es erfolgen durch einen zusätzlichen Prozeßschritt, um spezifisch den Abschrägungswinkel zu modifizieren. Der zusätzliche Prozeßschritt kann ein Ätzschritt mit niedrigem Bias sein (z. B. unter Verwendung von CF4 oder einer anderen Fluor- oder Chlorverbindung), um den Abschrägungswinkel nach dem Schritt des „ashing" einzustellen, wie etwa von fast 90° auf einen ausgewählten Wert.
  • 4 ist eine Rasterelektronenmikroskopaufnahme (REM) eines durch ein Verfahren nach 2 hergestellten ferroelektrischen Kondensators unter Verwendung zweiter Hartmaskenelemente 11 mit einem Abschrägungswinkel α von 83°, gefolgt von einem Rückätzprozeß, bei dem die obersten 12% der Schicht 4 abgerundet werden (d. h., der unterste Teil der abgerundeten Ecke 15 beträgt 12% der Dicke der Schicht 4 ab der Oberseite der zweiten Hartmaskenelemente 9). Dies führt zu einem Ätzen der unteren Elektrode mit einem Abschrägungswinkel α von 76°, ohne daß Reste erzeugt werden.
  • Durch Versuche hat sich herausgestellt, daß man gute Ergebnisse erzielt, wenn der Abschrägungswinkel α im Bereich 75–87° liegt und der Rückätzprozeß ausgeführt wird, um Ecken der zweiten Hartmaskenelemente in den obersten 2–35% der Schicht 4 zu entfernen. Ganz besonders wünschenswert liegt der Abschrägungswinkel α im Bereich 78–83° und wird der Rückätzprozeß ausgeführt, um Ecken der zweiten Hartmaskenelemente in den obersten 5–20% der Schicht 4 zu entfernen.
  • Die untere Elektrode 1 kann aus einer Struktur aus mehreren Schichten ausgebildet werden, wie etwa aufeinanderfolgender Schichten aus Ir/Ir/IrO2/Pt oder Ir/Ir/Pt oder Ir/Pt. Eine Ir/Ir/Pt-Struktur wird bevorzugt, da man mit ihr bemerkenswert wenige Reste erhält. Die Erfindung ist jedoch nicht hinsichtlich der Konstruktion der unteren Elektrode beschränkt.
  • Es hat sich herausgestellt, daß man besonders gute Ergebnisse unter Verwendung des Verfahrens erzielt, wenn die Dicke der zweiten Hartmaskenelemente 9 zwischen dem 2- und 6fachen der Dicke der unteren Elektrodenschicht liegt und/oder die Gesamtdicke der unteren Elektrodenschicht im Bereich zwischen 100 nm und 300 nm liegt.

Claims (8)

  1. Verfahren zur Ausbildung eines ferroelektrischen Kondensators, mit den folgenden Schritten: – Abscheiden erster Hartmaskenelemente über eine Struktur, die auf einer Teilstruktur eine untere Elektrodenschicht, eine ferroelektrische Schicht und eine obere Elektrodenschicht in dieser Reihenfolge enthält; – Ätzen der oberen Elektrodenschicht und ferroelektrischen Schicht; – Ausbilden zweiter Hartmaskenelemente über den ersten Hartmaskenelementen unter Verwendung eines Prozesses, bei dem ein Lack über eine Hartmaskenschicht abgeschieden wird und die Abschnitte der Hartmaskenschicht, die nicht von dem Lack bedeckt sind, geätzt werden, wobei die zweiten Hartmaskenelemente breiter sind als die ersten Hartmaskenelemente, und wobei das Profil der zweiten Hartmaskenelemente modifiziert wird, um ihre Ecken abzurunden, so dass die oberen 2–35% der zweiten Hartmaskenelemente abgerundet werden; und danach – Ätzen der unteren Elektrodenschicht.
  2. Verfahren nach Anspruch 1, bei dem das Profil der zweiten Hartmaskenelemente modifiziert wird, indem der Lack entfernt und die Hartmaskenelemente einem weiteren Ätzschritt unterzogen werden, bevor die untere Elektrodenschicht geätzt wird.
  3. Verfahren nach Anspruch 1, bei dem während die Abschnitte der Hartmaskenschicht, die nicht von dem Lack bedeckt sind, geätzt werden, das Ätzen die Dicke des Lacks auf ein Niveau reduziert, bei dem das Ätzen das Profil der zweiten Hartmaskenelemente modifiziert, bevor die untere Elektrodenschicht geätzt wird.
  4. Verfahren nach Anspruch 1, bei dem, wenn die untere Elektrodenschicht geätzt wird, die zweiten Hartmaskenelemente am Anfang einen Abschrägungswinkel an ihren Rändern im Bereich 75–87° aufweisen.
  5. Verfahren nach Anspruch 1, bei dem, wenn die untere Elektrodenschicht geätzt wird, die zweiten Hartmaskenelemente am Anfang einen Abschrägungswinkel an ihren Rändern im Bereich 78–83° aufweisen.
  6. Verfahren nach Anspruch 4, bei dem der Abschrägungswinkel der zweiten Hartmaskenelemente durch Steuern der Ätzmittelströmungsrate und des Drucks während des Ätzens der Hartmaskenschicht gesteuert wird.
  7. Verfahren nach Anspruch 4, mit einem Schritt des Modifizierens des Abschrägungswinkels der zweiten Hartmaskenelemente, bevor die untere Elektrode geätzt wird.
  8. Verfahren nach Anspruch 7, bei dem der Abschrägungswinkel der zweiten Hartmaskenelemente durch einen zusätzlichen Ätzschritt reduziert wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015049B2 (en) * 2003-09-03 2006-03-21 Infineon Technologies Ag Fence-free etching of iridium barrier having a steep taper angle
US6924156B2 (en) * 2003-09-30 2005-08-02 Infineon Technologies Ag Method for forming a ferroelectric capacitor device
JP2006093451A (ja) * 2004-09-24 2006-04-06 Toshiba Corp 半導体装置
JP2008078417A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体記憶装置及びその製造方法
US9176393B2 (en) 2008-05-28 2015-11-03 Asml Netherlands B.V. Lithographic apparatus and a method of operating the apparatus
CN105023835B (zh) * 2015-06-17 2019-04-02 泰科天润半导体科技(北京)有限公司 介质掩膜的制造方法、利用该掩膜刻蚀或离子注入的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6020233A (en) * 1997-06-30 2000-02-01 Hyundai Electronics Industries Co., Ltd. Ferroelectric memory device guaranteeing electrical interconnection between lower capacitor electrode and contact plug and method for fabricating the same
US20010022372A1 (en) * 2000-03-10 2001-09-20 Hiroyuki Kanaya Semiconductor device having ferroelectric capacitor and method for manufacturing the same
US6497992B1 (en) * 1996-09-20 2002-12-24 Hitachi, Ltd. Process for manufacturing semiconductor integrated circuit device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3122579B2 (ja) * 1994-07-27 2001-01-09 シャープ株式会社 Pt膜のエッチング方法
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
KR100825130B1 (ko) * 2001-07-06 2008-04-24 어플라이드 머티어리얼스, 인코포레이티드 금속 에칭 공정 동안 플라즈마 에칭 챔버내에서 파티클을감소시키는 방법
US6500678B1 (en) * 2001-12-21 2002-12-31 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6835665B2 (en) * 2002-03-06 2004-12-28 Hitachi High-Technologies Corporation Etching method of hardly-etched material and semiconductor fabricating method and apparatus using the method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6497992B1 (en) * 1996-09-20 2002-12-24 Hitachi, Ltd. Process for manufacturing semiconductor integrated circuit device
US6020233A (en) * 1997-06-30 2000-02-01 Hyundai Electronics Industries Co., Ltd. Ferroelectric memory device guaranteeing electrical interconnection between lower capacitor electrode and contact plug and method for fabricating the same
US20010022372A1 (en) * 2000-03-10 2001-09-20 Hiroyuki Kanaya Semiconductor device having ferroelectric capacitor and method for manufacturing the same

Also Published As

Publication number Publication date
JP2006521687A (ja) 2006-09-21
DE112004000665T5 (de) 2006-05-11
WO2004093169A1 (en) 2004-10-28
US6762064B1 (en) 2004-07-13

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