DE10343132B4 - Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen - Google Patents

Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen Download PDF

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Abstract

In SOI-Technologie integrierte MOS-Transistoren mit Source (2), Body-Kontakt (3), Drain (4), Gate (7) und ausgedehntem Drain-Gebiet (15) für höhere Spannungen, wobei jeder einzelne Transistor in der aktiven Halbleiterschicht (12) allseitig von dielektrisch isolierenden Schichten umgeben ist, die aus einen im wesentlichen vertikal gerichteten Isolationsgräben (13) und einer durchgehend horizontal verlaufenden vergrabenen Oxidschicht (14) gebildet werden, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer n-dotierten aktiven Siliziumschicht (12) nur ein p-Dotierungsgebiet mit Wannencharakter (8) haben, das nur zu einem Teil die Tiefe der aktiven Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14) nicht berührt, wobei im Fall des NMOS-Transistors das p-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des PMOS-Transistors das erweiterte Draingebiet (15), d. h. die Driftzone unter dem Oxid (9).

Description

  • Die Erfindung geht aus von gegen andere Schaltungsteile elektrisch isolierten MOS-Transistoren mit ausgedehntem Draingebiet für höhere Spannungen als Bestandteil einer integrierten Schaltung gemäß dem Oberbegriff des Anspruchs 1.
  • Solche sind aus der Schrift: „Smart Power Ics, Technologies and Applications", Murari et al., Springer Verlag, 1995, 2.8, Seite 65) bekannt.
  • Zum Erreichen höherer Durchbruchspannungen können n-Kanal MOS Transistoren (NMOS-Transistoren) und p-Kanal MOS-Transistoren (PMOS-Transistoren) mit ausgedehntem Draingebiet verwendet werden. Aus o. g. Druckschrift wurden die 1 bis 4 entlehnt, in denen die ausgedehnten Draingebiete (15) für PMOS- und NMOS-Transistoren dargestellt sind. Diese Beispiele beziehen sich auf n-dotiertes aktives Halbleitermaterial (1). Für p-dotiertes Halbleitermaterial würden sich die Dotierungsverhältnisse der Dotierungsgebiete mit Wannencharakter und Kontakte (5, 6, 8, 10, 11) entsprechend umdrehen.
  • Bei der in 1 gezeigten Konstruktion liegt jedoch der Source-Anschluss (2) des PMOS-Transistors auf Potential der aktiven Halbleiterschicht (1). Damit sind aber unterschiedliche Transistoren über deren Source- bzw. Body-Anschluss (2, 3) und das gemeinsame Substratpotential miteinander elektrisch verbunden. Um dies zu vermeiden, kann der Transistor – wie in 3 und 4 gezeigt – in ein zusätzliche tiefes p-Dotierungsgebiet mit Wannencharakter (11) gelegt werden. Unter dem Gate (7) muß ein zusätzliches n-Dotierungsgebiet mit Wannencharakter (10) eingebracht werden.
  • Diese Konstruktion hat eine Reihe von Nachteilen, welche darin bestehen, daß bei Verwendung mehrerer Transistoren auf einem Chip diese via parasitäre npn- bzw. pnp-Strukturen miteinander verbunden sind, womit geeignete Layoutmaßnahmen dafür Sorge tragen müssen, daß diese Bipolarstrukturen nicht einschalten. Ferner führt die Verwendung von diffundierten Dotierungsgebieten mit Wannencharakter unvermeidlich zu einer lateralen Verbreiterung der Dotierungsgebiete mit Wannencharakter, d. h. es wird mehr Chipfläche benötigt, die damit für andere Zwecke nicht genutzt werden kann. Weiterhin werden in der Summe für die in 3 und 4 gezeigten Transistoren 3 Dotierungsgebiete mit Wannencharakter gebraucht, dies bedeutet einen erheblichen Mehraufwand im Herstellungsprozeß, zumal das als p-Dotierungsgebiet mit Wannencharakter 2 (11) bezeichnete Gebiet auch sehr tief sein muß, um eine entsprechend hohe Durchbruchspannung zu ermöglichen, womit aber auch die laterale Seitendiffusion größer wird und die Prozeßzeiten sich verlängern. Es steigen dadurch auch die Herstellkosten.
  • Aus der Schrift US 4,507,158 A 2 ist die dielektrische Isolierung von einzelnen MOS-Transistoren durch SiO2-Schichten bekannt. Hierbei handelte es sich um Transistoren für niedrige Spannungen und es wurden nur die des einen Polungstyps elektrisch isoliert, die anderen lagen frei im Substrat. Da ferner hier nicht die SOI-Technologie zur Anwendung kam, bei der die aktive Halbleiterschicht, in der die Bauelemente integriert sind, durch eine vergrabene SiO2-Schicht vom übrigen Halbleiterscheibenmaterial (Substrat) getrennt ist, trifft auch nicht der Vorteil der Nutzung einer durch die SOI-Herstellungstechnologie bereits vorhandenen horizontalen Isolationsschicht zu. Diese muß gemäß US-Patentschrift gesondert hergestellt werden, was die Kosten erhöht. Die Isolationsgräben für die Herstellung moderner integrierter Schaltungen auf Basis der SOI-Technologie, bei denen höhersperrende Bauelemente mit z. B. Logikschaltungen niedriger Spannungen auf einem Chip verschaltet sind, haben einen anderen Aufbau. Der aus der genannten US-Patentschrift entnehmbare Stand der Technik ist für Transistoren mit erhöhten Spannungen nicht geeignet.
  • Der Erfindung liegt die Aufgabe zugrunde, ein MOS-Transistoren nach dem Oberbegriff des Anspruchs 1 so zu gestalten, daß der Mangel der Beeinflussung benachbarter Bauelemente und Teile der integrierten Schaltung behoben ist und teure Chipfläche eingespart wird.
  • Gelöst wird die Aufgabe mit den im Anspruch 1 angegebenen Merkmalen.
  • Der Gegenstand des Anspruchs 1 weist die Vorteile auf, daß eine Aktivierung parasitärer PN- bzw. PNP- und NPN-Bauelemente ausgeschlossen ist und die Bauelementedichte erhöht werden kann. Das ergibt sich aus der Verwendung von Isolationsgräben (13) zur Isolation in lateraler Richtung und der durchgehenden vergrabenen Oxidschicht (15) in vertikaler Richtung zum Substrat hin anstelle von pn-Übergängen.
  • Bei den so dielektrisch isolierten PMOS- und NMOS-Transistoren können die Source- bzw- Drainanschlüsse bedenkenlos auf dem gleichen Potential liegen wie die aktive Halbleiterschicht, da in diesem Fall die Halbleiterschichtinseln (12) untereinander isoliert sind.
  • Damit entfallen zunächst die Prozeßkosten für die unnötig gewordenen Dotierungsgebiete mit Wannencharakter. Es entfällt aber andererseits auch die laterale Seitendiffusion der Dotierungsgebiete mit Wannencharakter, womit benachbarte Transistoren enger zueinander gerückt werden können und sich der Platzbedarf für das gesamte Chip reduziert.
  • Die Erfindung wird nun anhand von Ausführungsbeispielen im Vergleich "Stand" und "neu" für PMOS- und NMOS-Transistoren unter Zuhilfenahme der Zeichnungen erläutert. Es zeigen
  • 1 einen Querschnitt durch einen einfachen dem Stand der Technik entsprechenden PMOS-Transistor für höhere Durchbruchspannungen in schematischer Darstellung,
  • 2 einen Querschnitt durch einen einfachen dem Stand der Technik entsprechenden NMOS-Transistor für höhere Durchbruchspannungen in schematischer Darstellung,
  • 3 einen Querschnitt durch einen dem Stand der Technik entsprechenden PMOS-Transistor für höhere Durchbruchspannungen der in eine P-Wanne (11) eingebettet ist, mit einer N-Wanne (1) unter dem Gate (7), in schematischer Darstellung,
  • 4 einen Querschnitt durch einen dem Stand der Technik entsprechenden NMOS-Transistor für höhere Durchbruchspannungen, der sich in einer zusätzlichen P-Wanne (11) befindet, in schematischer Darstellung,
  • 5 einen PMOS-Transistor für höhere Durchbruchspannungen, erfindungsgemäß eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12),
  • 6 einen NMOS-Transistor für höhere Durchbruchspannungen, erfindungsgemäß eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12),
  • 7 einen erfindungsgemäßen PMOS-Transistor für höhere Durchbruchspannungen mit einem N-Dotierungsgebiet (10) unter dem Gate (7), eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12),
  • 8, einen erfindungsgemäßen NMOS-Transistor für höhere Durchbruchspannungen mit einem extra dotierten Drain-Gebiet (10), eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12),
  • Aus dem Vergleich der 1 (einfacher Bauelementaufbau) und 3 (anspruchsvollerer Bauelementaufbau für erhöhte Spannungen) mit 5 (einfacher Bauelementaufbau) und 7 (anspruchsvollerer Bauelementaufbau für weiter erhöhte Spannungen) einerseits und 2 (einfacher Bauelementaufbau) und 4 (anspruchsvollerer Bauelementaufbau für erhöhte Spannungen) mit 6 (einfacher Bauelementaufbau) und 8 (anspruchsvollerer Bauelementaufbau für weiter erhöhte Spannungen) andererseits ist zu erkennen, daß mit der elektrischen Separation der Bauelemnte durch die Isolationsgräben (13) und die vergrabene Oxidschicht (14) neben der elektrischen Entkopplung auch ein Gewinn an Fläche und Herstellungsaufwand verbunden ist.
  • Die Figuren sind selbsterklärend und bedürfen keiner weiteren Erläuterung.
  • Bezugszeichenliste
    • 1
    aktive Halbleiterschicht, N-leitend
    2
    Sourcekontakt des Transistors
    3
    Body-Kontakt bzw. Kontakt zum aktiven Halbleitermaterial des Transistors
    4
    Drainkontakt des Transistors
    5
    P+-Gebiete
    6
    N+-Gebiete
    7
    Gate des Transistors
    8
    P-Dotierungsgebiet mit Wannencharakter
    9
    Oxid
    10
    N-Dotierungsgebiet mit Wannencharakter
    11
    P-Dotierungsgebiet mit Wannencharakter 2
    12
    isolierte Halbleitermaterialinseln
    13
    Isolationsgraben
    14
    vergrabenes Oxid
    15
    erweitertes Draingebiet

Claims (2)

  1. In SOI-Technologie integrierte MOS-Transistoren mit Source (2), Body-Kontakt (3), Drain (4), Gate (7) und ausgedehntem Drain-Gebiet (15) für höhere Spannungen, wobei jeder einzelne Transistor in der aktiven Halbleiterschicht (12) allseitig von dielektrisch isolierenden Schichten umgeben ist, die aus einen im wesentlichen vertikal gerichteten Isolationsgräben (13) und einer durchgehend horizontal verlaufenden vergrabenen Oxidschicht (14) gebildet werden, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer n-dotierten aktiven Siliziumschicht (12) nur ein p-Dotierungsgebiet mit Wannencharakter (8) haben, das nur zu einem Teil die Tiefe der aktiven Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14) nicht berührt, wobei im Fall des NMOS-Transistors das p-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des PMOS-Transistors das erweiterte Draingebiet (15), d. h. die Driftzone unter dem Oxid (9).
  2. In SOI-Technologie integrierte MOS-Transistoren nach Anspruch 1, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer p-dotierten aktiven Siliziumschicht (12) nur ein n-Dotierungsgebiet mit Wannencharakter (10) haben, das nur zu einem Teil die Tiefe der aktiven. Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14) nicht berührt, wobei im Fall des PMOS-Transistors das n-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des NMOS-Transistors das erweiterte Draingebiet (15), d. h. die Driftzone unter dem Oxid (9).
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