DE10317115A1 - Halbleiter-Waferteilungsanordnung und Halbleitereinrichtungs-Herstellungsverfahren - Google Patents

Halbleiter-Waferteilungsanordnung und Halbleitereinrichtungs-Herstellungsverfahren Download PDF

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Abstract

Eine Halbleitereinrichtungs-Herstellungsanordnung schließt eine Schadstellenausbildungseinrichtung (23), eine Teilungseinrichtung und eine Entfernungseinrichtung ein. Die Schadstellenausbildungseinrichtung (23) bildet als Startpunkte zum Teilen des Halbleiter-Wafers (21) in diskrete Halbleiterchips verwendete Beschädigungszonen (24-1, 24-2, 24-3, ...) an einer einer elementbildenden Oberfläche (21A) gegenüberliegenden Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) aus. Die Teilungseinrichtung teilt den Halbleiter-Wafer in diskrete Halbleiterchips unter Verwendung der Beschädigungszonen als Startpunkte. Die Entfernungseinrichtung entfernt einen Rückseitenabschnitt des Halbleiter-Wafers auf mindestens eine Tiefe, in der die Beschädigungszonen nicht mehr vorliegen.

Description

  • Hintergrund der Erfindung
  • Diese Erfindung betrifft ein Halbleitereinrichtungs-Herstellungsverfahren und eine Anordnung zum diskreten Teilen eines Halbleiter-Wafers in Halbleiterchips (Halbleiterelemente) nach dem Elemente auf dem Halbleiter-Wafer ausgebildet worden sind und insbesondere eine Technik zum diskreten Teilen des Halbleiter-Wafers.
  • Gewöhnlich, wenn ein Halbleiter-Wafer, auf dem Elemente herausgebildet worden sind, diskret geteilt wird zum Bilden von Halbleiterchips, werden mechanisches Schneiden (Teilen durch Schneiden unter Verwendung einer Diamantschneide oder eines Schleifsteins), Teilen durch Bilden von Schneidrillen und Brechen, Teilen und Brechen mit Schrammen und Kratzern, die als Startpunkte verwendet werden unter Verwendung eines Anreisser oder Scriber genannten Ritzgerätes (siehe beispielsweise japanische Patentanmeldung KOKOKU-Veröffentlichung Nr. H05-54262), Schneiden durch Anwenden eines Laserstrahls, Teilen durch die Verwendung einer Kombination des Anwendens eines Laserstrahls und Knicken (siehe beispielsweise japanische Patentanmeldung KOKAI-Veröffentlichung Nr. P2002-192367) und ähnliches verwendet.
  • 1A und 1B zeigen einen Teilauszug eines konventionellen oben beschriebenen Halbleitereinrichtungs- Herstellungsprozesses, wobei 1A eine perspektivische Ansicht ist zum Zeigen eines Schrittes des Bildens von Schneidrillen in einem Halbleiter-Wafer unter Verwendung einer Diamantschneide und 1B eine Querschnittsansicht ist zum Zeigen eines Rückseitenschleifschrittes. Als erstes wie in 1A gezeigt, werden Rillen 13-1, 13-2, 13-3, ... zum Teilen ausgebildet (Halbschnitt) entlang von Dicing-Linien oder Chiptrenn-Linien an einer Elementbildungsoberflächenseite 11A eines Halbleiter-Wafers 11, auf dem Elemente ausgebildet worden sind. Danach wird eine Schutzschicht 14 an der elementbildenden Oberfläche bzw. Elementausbildungsoberfläche 11A des Halbleiter-Wafers 11 befestigt und dann, wie in 1B gezeigt, wird ein Rückseitenabschnitt 11B des Halbleiter-Wafers 11 geschliffen um mindestens eine Tiefe Δ0, die die Rillen 13-1, 13-2, 13-3, ... erreicht zum Teilen des Halbleiter-Wafers 11 in diskrete Halbleiterchips 11-1, 11-2, 11-3, ....
  • Alternativ wird in manchen Fällen ein Dicing-Band oder Chiptrenn-Band an der Rückseitenfläche 11B des Halbleiter-Wafers 11 befestigt, die sich gegenüber der elementbildenden Oberfläche bzw. Elementausbildungsoberfläche 11A befindet und der Halbleiter-Wafer wird geschnitten (Vollschnitt) entlang den Dicing-Linien oder Chiptrenn-Linien unter Verwendung der Diamantschneide 12.
  • Jedoch können bei dem mechanischen Schneidprozess wie dem Schneiden-Dicing-Prozess (Schneiden-Chiptrenn-Prozess) Schneidschlieren (Kratzer oder Schrammen) an der Seitenfläche der Halbleiterchips auftreten, wie in 2A gezeigt. Ferner können Späne an der Elementausbildungsoberfläche auftreten (auch an der Rückseite im Falle von Vollschnitt), wie in 2B gezeigt.
  • Dies trifft für einen Fall zu, in dem Kratzer oder Schrammen unter Verwendung eines Ritzgerätes ausbildet werden und der Halbleiter-Wafer durch Brechen geteilt wird und, wie in 3A gezeigt, können an der Seitenfläche des Halbleiterchips Kratzer (weniger als 5 μm) oder Schrammen (annähernd einige μm) auftreten. Ferner können, wie in 3B gezeigt, Späne an der Elementausbildungsoberfläche auftreten.
  • Beim Schneidprozess durch Anwenden eines Laserstrahls kann das Auftreten von Schlieren und Spänen durch mechanisches Schneiden verhindert werden aber Schrammen (Beschädigungen) treten an der Seitenfläche des Halbleiterchips auf, wie in 4A gezeigt. Ferner, wie in 4B gezeigt, wird die Seitenfläche des Halbleiterchips uneben und die mechanische Festigkeit wird herabgesetzt. Zudem wird geschmolzenes Silizium (Si) neu-kristallisiert, so dass benachbarte Elemente dazu neigen, sich gegenseitig zu stören, hierdurch das Auftreten von Spänen veranlassend. Ferner tritt ein Problem auf, dass die Elementeigenschaften verschlechtert werden (beispielsweise wird die Pausencharakteristik eines DRAM verschlechtert) oder ein geschmolzener Abschnitt wird hinzugefügt zu der Verdrahtungsfläche durch zur Zeit der Laseranwendung generierte Wärme.
  • Demnach können bei konventionellem Halbleitereinrichtungs-Herstellungsverfahren und konventioneller Anordnung, wenn der Halbleiter-Wafer geschnitten und getrennt wird in diskreter Halbleiterchips, an der Seitenfläche des Halbleiterchips Schneidschlieren (Kratzer oder Schrammen) auftreten, Beschädigungen durch Wärme können auftreten, die Charakteristik des Halbleiterchips kann verschlechtert werden, Fehler können auftreten und die Festigkeit gegenüber Biegen oder Brechen kann herabgesetzt werden. Ferner, selbst wenn der Halbleiterchip nicht fehlerhaft wird, werden durch das Anwenden des Laserstrahls bewirkte Schneidschlieren und unebene Abschnitte zurückbleiben im äußeren Abschnitt des Halbleiterchips und die Form und die Qualität davon sind schlecht.
    •
  • Entsprechend ist es ein Ziel der Erfindung, ein Halbleitereinrichtungs-Herstellungsverfahren und eine Einrichtung bereitzustellen, mit denen durch Wärme oder an der Seitenfläche des Halbleiterchips ausgebildete Schneidschlieren veranlasste Beschädigung reduziert werden kann und eine Verschlechterung der Charakteristik des Halbleiterelementes, das Auftreten von Fehlern und eine Verringerung der Festigkeit gegenüber Biegen und Brechen unterdrückt werden können.
  • Eine Halbleiterherstellungsanordnung gemäß einem Aspekt der Erfindung umfasst eine Schadstellenausbildungseinrichtung, die Beschädigungslagen bzw. Beschädigungszonen an einer einer Elementausbildungsoberfläche gegenüber liegenden Rückseitenfläche des Halbleiter-Wafers ausbildet, eine Teilungseinrichtung, die den Halbleiter-Wafer unter Verwendung der Beschädigungszonen als Startpunkte in diskrete Halbleiterchips teilt, und eine Entfernungseinrichtung, die einen Rückseitenabschnitt des Halbleiter-Wafers auf mindestens eine Tiefe entfernt, in der die Beschädigungszonen nicht mehr vorliegen.
  • Ein Halbleitereinrichtungs-Herstellungsverfahren gemäß einem anderen Aspekt der Erfindung umfasst das Ausbilden von als Startpunkte zum Teilen eines Halbleiter-Wafers in diskrete Halbleiterchips verwendeten Beschädigungslagen bzw. Beschädigungszonen an einer einer Elementausbildungsoberfläche gegenüberliegenden Rückseitenfläche des Halbleiter-Wafers, Teilen des Halbleiter-Wafers in diskrete Halbleiterchips unter Verwendung der Beschädigungszonen als Startpunkte, und Entfernen eines Rückseitenabschnitts des Halbleiter-Wafers auf mindestens eine Tiefe, in der die Beschädigungszonen nicht mehr vorliegen.
  • Da gemäß der Herstellungsanordnung mit dem obigen Aufbau und dem Herstellungsverfahren die Beschädigungszonen, die als Startpunkte zum Teilen des Halbleiter-Wafers verwendet werden, in einem Bereich ausgebildet werden, der in dem Halbleiter-Wafer zu verwerfen ist und durch den Rückseitenschleifprozess nach dem Teilen zu entfernen ist, werden keine Kratzer und Schrammen an der Seitenfläche der ausgebildeten Halbleiterelemente zurückbelassen und Beschädigungen durch Wärme können auf ein Minimum reduziert werden. Daher können eine Verschlechterung der Eigenschaft des Halbleiterelementes, das Auftreten von Fehlern und eine Verringerung der Widerstandsfähigkeit unterdrückt werden.
    •
  • Es zeigt:
  • 1A eine perspektivische Ansicht eines Schrittes des Ausbildens von Schneidrillen in einem Halbleiter-Wafer unter Verwendung einer Diamantschneide und zeigt einen Ausschnitt eines konventionellen Halbleiterherstellungsprozesses;
  • 1B eine Querschnittsansicht eines Rückseitenschleifschrittes und einen Ausschnitt eines konventionellen Halbleitereinrichtungs-Herstellungsprozesses;
  • 2A ein Mikrophoto einer Seitenfläche eines Halbleiter-Chips, wenn ein Halbleiter-Wafer durch Schneiden-Dicing geteilt ist;
  • 2B ein Mikrophoto einer Elementbildungsoberflächenseite, wenn ein Halbleiter-Wafer durch Schneiden-Dicing geteilt ist;
  • 3A ein Mikrophoto einer Seitenfläche eines Halbleiter-Chips, wenn ein Halbleiter-Wafer unter Verwendung eines Anreißers geteilt ist;
  • 3B ein Mikrophoto einer Elementbildungsoberflächenseite, wenn ein Halbleiter-Wafer unter Verwendung eines Anreißers geteilt ist;
  • 4A ein Mikrophoto einer Seitenfläche eines Halbleiter-Chips, wenn ein Halbleiter-Wafer durch Anwenden eines Laserstrahls geteilt ist;
  • 4B ein Mikrophoto einer Elementbildungsoberflächenseite, wenn ein Halbleiter-Wafer durch Anwenden eines Laserstrahls geteilt ist;
  • 5 eine perspektivische Ansicht eines Dicing-Bandbefestigungsschritts zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 6 eine perspektivische Ansicht eines Schritts des Ausbildens von Schneidrillen, die als Teilungsstartpunkte verwendet werden zum Darlegen des Halbleitereinrichtungs-Herstellungsverfahrens und der Anordnung entsprechend der ersten Ausführungsform der vorliegenden Erfindung;
  • 7. eine perspektivische Ansicht eines Wafer-Teilungsschrittes zum Darlegen des Halbleitereinrichtungs-Herstellungsverfahrens und der Anordnung entsprechend der ersten Ausführungsform der vorliegenden Erfindung;
  • 8 eine Querschnittansicht eines Rückseitenschleifschrittes zum Darlegen des Halbleitereinrichtungs-Herstellungsverfahrens und der Anordnung entsprechend der ersten Ausführungsform der vorliegenden Erfindung;
  • 9 eine perspektivische Ansicht eines Aufnehmbandbefestigungsschrittes zum Darlegen des Halbleitereinrichtungs-Herstellungsverfahrens und der Anordnung entsprechend der ersten Ausführungsform der vorliegenden Erfindung;
  • 10A ein Mikrophoto der Elementbildungsoberflächenseite eines glänzenden Abschnittes eines Halbleiter-Chips, ausgebildet durch das Halbleitereinrichtungs-Herstellungsverfahren und die Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • 10B ein Mikrophoto der Seitenfläche eines Halbleiter-Chips, ausgebildet durch das Halbleitereinrichtungs-Herstellungsverfahren und die Anordnung gemäß der ersten Ausführungsform der vorliegenden Erfindung;
  • 11 eine perspektivische Ansicht eines Dicing-Bandbefestigungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 12 eine perspektivische Ansicht eines Schrittes zum Ausbilden von als Teilungsstartpunkte verwendeten Kratzern und Schrammen zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 13 eine perspektivische Ansicht eines Wafer-Teilungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 14 eine perspektivische Ansicht eines Rückseitenschleifschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 15 eine perspektivische Ansicht eines Aufnehmbandbefestigungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der zweiten Ausführungsform der vorliegenden Erfindung;
  • 16 eine perspektivische Ansicht eines Dicing-Bandbefestigungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 17 eine perspektivische Ansicht eines Schrittes des Ausbildens von als Teilungsstartpunkte verwendeten Neu-Kristallisationszonen zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der dritten Ausführungsform der vorliegenden Erfindung;
  • 18 eine perspektivische Ansicht eines Wafer-Teilungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der dritten Ausführungsform der vorliegenden Erfindung;
  • 19 eine perspektivische Ansicht eines Rückseitenschleifschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der dritten Ausführungsform der vorliegenden Erfindung;
  • 20 eine perspektivische Ansicht eines Aufnehmbandbefestigungsschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der dritten Ausführungsform der vorliegenden Erfindung;
  • 21 eine perspektivische Ansicht eines Schrittes des Ausbildens von als Teilungsstartpunkten verwendeten Neu-Kristallisationszonen zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
  • 22 eine perspektivische Ansicht eines Rückseitenschleifschrittes zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der vierten Ausführungsform der vorliegenden Erfindung;
  • 23 eine schematische Ansicht einer Kühl-Haltevorrichtung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
  • 24 eine schematische Ansicht eines anderen Beispiels der Kühl-Haltevorrichtung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß der fünften Ausführungsform der vorliegenden Erfindung;
  • 25 eine perspektivische Ansicht eines Teils eines Herstellungsprozesses und einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung; und
  • 26 eine perspektivische Ansicht eines Teils eines Herstellungsprozesses zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer siebten Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung der Erfindung
  • [Erste Ausführungsform]
  • 5 bis 9 zeigen nacheinander Teile eines Herstellungsprozesses und Teile einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
  • Zuerst wird, wie in 5 gezeigt, ein Dicing-Band (Schutzvorrichtung, Schutzband oder Halterband) 22 an einer elementbildenden Oberflächenseite 21A des Halbleiter-Wafers 21 befestigt, an dem Elemente ausgebildet worden sind.
  • Als Nächstes werden, wie in 6 gezeigt ist, Rillen (Beschädigungszonen) 24-1, 24-2, 24-3, ..., die als Startpunkte zum Teilen des Halbleiter-Wafers in diskrete Halbleiter-Chips verwendet werden, an einer Rückseitenfläche 21B des Halbleiter-Wafers 21, die der Elementausbildungsoberfläche 21A gegenüberliegt, unter Verwendung einer Diamantschneide 23 ausgebildet. Die Rillen 24-1, 24-2, 24-3, ... werden flacher, d.h. weniger tief ausgebildet als die Dicke des Halbleiter-Chips nach Fertigstellung. Ferner wird vorgezogen, die Rillen 24-1, 24-2, 24-3, ... in einer Richtung entsprechend der Kristallisationsrichtung des Halbleiter-Wafers (z. B., Si) auszubilden, da die Rillen als Startpunkte des Spaltens verwendet werden.
  • Als Nächstes wird, wie in 7 gezeigt, ein Brech-Prozess durchgeführt zum Spalten des Halbleiter-Wafers 21 zum Ausbilden diskreter Halbleiter-Chips 21-1, 21-2, 21-3,... unter Verwendung der Rillen 24-1, 24-2, 24-3,... als Startpunkte.
  • Danach wird, wie in 8 gezeigt, ein Abschnitt der Rückseitenfläche 21B des diskret geteilten Halbleiter-Wafers 21 geschliffen und entfernt, bis der Halbleiter-Wafer eine voreingestellte Dicke bekommt. Wenn die Tiefe der Rillen 24-1, 24-2, 24-3, ... Δ1 ist und der Schleifbetrag Δ2 ist, dann können an den Seitenflächen der Halbleiter-Chips 21-1, 21-2, 21-3, ... durch Ausbilden der Rillen 24-1, 24-2, 24-3, ... ausgebildete Beschädigungszonen wie Kratzer und Schrammen durch Einrichten des Zusammenhangs von Δ1 < Δ2 entfernt werden. Da die Wafer-Dicke beispielsweise in dem Falle eines 8-Zoll-Halbleiter-Wafers 725 μm ist, wird Δ2 gleich 695 bis 275 μm, wenn die letztendliche Dicke Δ3 der Halbleiter-Chips 21-1, 21-2, 21-3,... 30 bis 450 μm ist und daher kann die Tiefe Δ1 der Rillen 24-1, 24-2, 24-3, ... frei und selektiv festgelegt werden in einem Bereich, der geringer (Rillen flacher bzw. seichter) ist als 695 bis 275 μm.
  • Als Nächstes wird, wie in 9 gezeigt, nachdem ein an einen Wafer-Ring 25 montiertes Aufnehmband an der Rückseitenfläche des Halbleiter-Wafers 21 befestigt worden ist, das Schutzband 22 auf der Elementbildungsoberflächenseite 21A abgezogen.
  • Dann werden die unter Verwendung eines Greifers aufgenommenen Halbleiter-Chips 21-1, 21-2, 21-3, ... jeweils an einem unter anderem als Lead-Frame oder TAB-Band ausgebildeten Trägestreifen montiert und in Kunststoff- oder Keramikgehäusen versiegelt zum Vervollständigen von Halbleitereinrichtungen.
  • Gemäß dem Herstellungsverfahren und der Anordnung mit der obigen Konfiguration werden, da die Rillen 24-1, 24-2, 24-3, ... in einem Bereich (Verwurfsabschitt) ausgebildet werden, der in einem Rückseitenschleifprozess entfernt werden soll, keine Beschädigungszonen an den Halbleiter-Chips 21-1, 21-2, 21-3, ... zurückgelassen, die nach dem Rückseitenschleifprozess erhalten werden und das Auftreten von Siliziumverformung und winzigen Rissen der Trennfläche und des Randabschnitts können verhindert werden. Da die Seitenoberfläche des in dem Gehäuse versiegelten Halbleiter-Chips eine Spaltebene ist, werden ferner keine unebenen Abschnitte und Kratzer an der Elementausbildungsoberfläche und der Seitenoberfläche des Halbleiter-Chips ausgebildet und die Qualität und die Form davon sind gut, wie in 10A und 10B gezeigt.
  • Daher können eine Verschlechterung der Halbleiter-Chip-Eigenschaften, das Auftreten von Fehlern und das Verringern der Widerstandsfähigkeit bezüglich Biegen und Brechen unterdrückt werden.
  • [Zweite Ausführungsform]
  • 11 bis 15 zeigen nacheinander Teile eines Herstellungsprozesses und Teile einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Als Erstes, wie in 11 gezeigt, wird ein Dicing-Band (Schutzvorrichtung, Schutzband oder Halteband) 22 an einer Elementbildungsoberflächenseite 21A des Halbleiter-Wafers 21 befestigt, an der Elemente ausgebildet worden sind.
  • Als Nächstes werden, wie in 12 gezeigt, als Startpunkte zum Teilen des Halbleiter-Wafers in diskrete Halbleiter-Chips verwendete Kratzer oder Schrammen (Beschädigungszonen) 28-1, 28-2, 28-3, ... unter Verwendung einer Diamantschneide 27 an einer Rückseitenoberflächenseite 21B des Halbleiter-Wafers 21 ausgebildet, die gegenüber der Elementbildungsoberflächenseite 21A liegt. Die Kratzer oder Schrammen 28-1, 28-2, 28-3, ... werden flacher, d.h. seichter ausgeführt als die Dicke der zum Zeitpunkt der Vervollständigung erhaltenen Halbleiter-Chips. Ferner wird vorgezogen, die Kratzer oder Schrammen 28-1, 28-2, 28-3, ... in einer Richtung entsprechend der Kristallisationsrichtung des Halbleiter-Wafers (beispielsweise Si) auszubilden, da die Kratzer oder Schrammen als Startpunkte des Spaltens verwendet werden.
  • Als Nächstes wird, wie in 13 gezeigt, ein Brech-Prozess ausgeführt zum Spalten des Halbleiter-Wafers 21 unter Verwendung der Kratzer oder Schrammen 28-1, 28-2, 28-3, ... als Startpunkte zum Ausbilden diskreter Halbleiter-Chips 21-1, 21-2, 21-3, ....
  • Danach, wie in 14 gezeigt, ein Teil an der Rückseitenoberfläche 21B des diskret geteilten Halbleiter-Wafers 21 geschliffen und entfernt, bis der Halbleiter-Wafer eine voreingestellte Dicke bekommt. Wenn die Tiefe der Kratzer oder Schrammen 28-1, 28-2, 28-3, ... Δ4 ist und der Schleifumfang Δ2 ist, dann können die Beschädigungszonen wie Kratzer oder Schrammen, die an der Seitenfläche der Halbleiter-Chips 21-1, 21-2, 21-3, ... ausgebildet sind, durch Einrichten des Zusammenhangs von Δ4 < Δ2 entfernt werden. Da die Wafer-Dicke beispielsweise im Falle eines 8- Zoll-Halbleiter-Wafers 725 μm ist, wird Δ2 gleich 695 bis 275 μm, wenn die letztendliche Dicke Δ3 der Halbleiter-Chips 21-1, 21-2, 21-3, ... 30 bis 450 μm ist und daher wird die Tiefe Δ4 der Kratzer oder Schrammen 28-1, 28-2, 28-3, ... frei wählbar und selektiv einstellbar in einem Bereich, der niedriger ist als 695 bis 275 μm.
  • Als Nächstes wird, wie in 15 gezeigt, nachdem ein an einen Wafer-Ring 25 montiertes Aufnehmband an der Rückseitenfläche des Halbleiter-Wafers 21 befestigt worden ist, das Schutzband 22 auf der Elementbildungsoberflächenseite 21A abgezogen.
  • Dann werden die unter Verwendung eines Greifers aufgenommenen Halbleiter-Chips 21-1, 21-2, 21-3, ... jeweils an einem unter anderem als Lead-Frame oder TAB-Band ausgebildeten Trägerstreifen montiert und in Kunststoff- oder Keramikgehäusen versiegelt zum Vervollständigen von Halbleitereinrichtungen.
  • Gemäß der Anordnung mit der obigen Konfiguration und dem Herstellungsverfahren werden, da die Kratzer oder Schrammen 28-1, 28-2, 28-3, ... in einem Bereich (Verwurfsbereich) ausgebildet worden sind, der im Rückseitenschleifprozess entfernt werden soll, keine Beschädigungszonen zurückbelassend nach dem Rückseitenschleifprozess und das Auftreten von Siliziumverformung und winzigen Rissen an der Trennfläche und dem Randabschnitt können vermieden werden. Da die Seitenoberfläche des in dem Gehäuse versiegelten Halbleiter-Chips eine Spaltebene ist, werden ferner keine unebenen Abschnitte und Kratzer an der Elementausbildungsoberfläche und der Seitenoberfläche des Halbleiter-Chips ausgebildet und die Qualität und die Form davon sind gut.
  • Daher können eine Verschlechterung der Halbleiter-Chip-Eigenschaften, das Auftreten von Fehlern und das Verringern der Widerstandsfähigkeit bezüglich Biegen und Brechen reduziert werden.
  • [Dritte Ausführungsform]
  • 16 bis 20 zeigen nacheinander Teile eines Herstellungsprozesses und Teile einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
  • Als Erstes, wie in 16 gezeigt, wird ein Dicing-Band (Schutzvorrichtung, Schutzband oder Halteband) 22 an einer Elementbildungsoberflächenseite 21A des Halbleiter-Wafers 21 befestigt, an der Elemente ausgebildet worden sind.
  • Als Nächstes werden, wie in 17 gezeigt, als Startpunkte zum Teilen des Halbleiter-Wafers in diskrete Halbleiter-Chips verwendete Si-Neukristallisationszonen (Beschädigungszonen) 30-1, 30-2, 30-3, ... durch Anwenden eines Laserstrahls an einer Laserabstrahleinrichtung 29. Neukristallisationszonen 30-1, 30-2, 30-3, ... werden flacher ausgeführt als die Dicke der zum Zeitpunkt der Vervollständigung erhaltenen Halbleiter-Chips. Ferner wird vorgezogen, die Neukristallisationszonen 30-1, 30-2, 30-3, ... in einer Richtung entsprechend der Kristallisationsrichtung des Halbleiter-Wafers (beispielsweise Si) auszubilden, da die Neukristallisationszonen 30-1, 30-2, 30-3, ... als Startpunkte des Spaltens verwendet werden.
  • Als Nächstes wird, wie in 18 gezeigt, ein Brech-Prozess ausgeführt zum Spalten des Halbleiter-Wafers 21 unter Verwendung der Neukristallisationszonen 30-1, 30-2, 30-3,... als Startpunkte zum Ausbilden diskreter Halbleiter-Chips 21-1, 21-2, 21-3, ....
  • Danach, wie in 19 gezeigt, ein Teil an der Rückseitenoberfläche 21B des diskret geteilten Halbleiter-Wafers 21 geschliffen und entfernt, bis der Halbleiter-Wafer eine voreingestellte Dicke bekommt. Wenn die Tiefe der Neukristallisationszonen 30-1, 30-2, 30-3, ... Δ5 ist und der Schleifumfang Δ2 ist, dann können die Beschädigungszonen, die an der Seitenfläche der Halbleiter-Chips 21-1, 21-2, 21-3, ... durch Ausbilden von Neukristallisationszonen 30-1, 30-2, 30-3, ... ausgebildet sind, durch Einrichten des Zusammenhangs von Δ5 < Δ2 entfernt werden. Da die Wafer-Dicke beispielsweise im Falle eines 8-Zoll-Halbleiter-Wafers 725 μm ist, wird Δ2 gleich 695 bis 275 μm, wenn die letztendliche Dicke Δ3 der Halbleiter-Chips 21-1, 21-2, 21-3, ... 30 bis 450 μm ist und daher wird die Tiefe Δ5 der Neukristallisationszonen 30-1, 30-2, 30-3, ... frei wählbar und selektiv einstellbar in einem Bereich, der niedriger ist als 695 bis 275 μm.
  • Als Nächstes wird, wie in 20 gezeigt, nachdem ein an einen Wafer-Ring 25 montiertes Aufnehmband an der Rückseitenfläche des Halbleiter-Wafers 21 befestigt worden ist, das Schutzband 22 auf der Elementbildungsoberflächenseite 21A abgezogen.
  • Dann werden die unter Verwendung eines Greifers aufgenommenen Halbleiter-Chips 21-1, 21-2, 21-3, ... jeweils an einem unter anderem als Lead-Frame oder TAB-Band ausgebildeten Trägerstreifen montiert und in Kunststoff- oder Keramikgehäusen versiegelt zum Vervollständigen von Halbleitereinrichtungen.
  • Gemäß der Anordnung mit der obigen Konfiguration und dem Herstellungsverfahren werden, da die Si-Neukristallisationszonen 30-1, 30-2, 30-3, ... in einem Bereich (Verwurfsbereich) ausgebildet worden sind, der im Rückseitenschleifprozess entfernt werden soll, nach dem Rückseitenschleifprozess keine Beschädigungszonen zurückbelassend und das Auftreten von Siliziumverformung und winzigen Rissen an der Trennfläche und dem Randabschnitt kann vermieden werden. Da die Seitenoberfläche des in dem Gehäuse versiegelten Halbleiter-Chips eine Spaltebene ist, werden ferner keine unebenen Abschnitte und Kratzer an der Elementausbildungsoberfläche und der Seitenoberfläche des Halbleiter-Chips ausgebildet und die Qualität und die Form davon sind gut.
  • Daher können eine Verschlechterung der Halbleiter-Chip-Eigenschaften, das Auftreten von Fehlern und das Verringern der Widerstandsfähigkeit bezüglich Biegen und Brechen unterdrückt werden.
  • [Vierte Ausführungsform]
  • 21 und 22 zeigen nacheinander Teile eines Herstellungsprozesses und Teile einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungs-Herstellungsverfahrens und einer Anordnung gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
  • In der vierten Ausführungsform werden Silizium Neukristallisationszonen 30A-1, 30A-2, 30A-3, ... in einem Halbleiter-Wafer 21 durch Fokussieren eines Laserstrahls auf den Innenbereich des Halbleiter-Wafers 21 und Einstellen der Laserstrahlleistung beim Anwenden des Laserstrahls ausgebildet.
  • Daher können in einem Fall, in dem die Silizium Neukristallisationszonen in dem Halbleiter-Wafer ausgebildet werden, wenn die Tiefe der Neukristallisationszonen 30A-1, 30A-2, 30A-3, ... Δ6 ist und der Schleifumfang Δ2 ist, durch Einrichten des Zusammenhang von Δ6 < Δ2 Beschädigungszonen entfernt werden.
  • Daher können dieselben Betriebsbedingungen und Wirkungen wie die der ersten bis dritten Ausführungsformen erzielt werden.
  • [Fünfte Ausführungsform]
  • 23 und 24 zeigen nacheinander Teile einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungsherstellungsverfahrens und einer Anordnung gemäß der fünften Ausführungsform der vorliegenden Erfindung.
  • In den dritten und vierten Ausführungsformen sind Silizium – Neukristallisationszonen 30-1, 30-2, 30-3, ... oder 30A-1, 30A-2, 30A-3, ... in dem Halbleiter-Wafer 21 durch Bestrahlen mit dem Laserstrahl ausgebildet worden. Jedoch kommt auch eine Möglichkeit vor, dass Laserverarbeitung einen schlechten Einfluss auf den Halbleiter-Chip hat durch Generieren von Wärme.
  • Daher wird in der fünften Ausführungsform der Halbleiter- Wafer 21 unter Verwendung einer in 23 gezeigten Kühl-Haltevorrichtung gehalten und ein Laserstrahl wird auf den Halbleiter-Wafer 21 angewendet, während dieser in einen gekühlten Zustand versetzt ist.
  • Die in 23 gezeigte Kühl-Haltevorrichtung schließt ein Kühlbad 31 ein, einen Controller 32 und eine Eis-Halteplatte 33. Ein Kühlmittel wird der Eis-Halteplatte 33 von dem Kühlbad 32 zugeführt, um diese zu kühlen. Der Halbleiter-Wafer 21 wird an der Eis-Halteplatte 33 gehalten und gekühlt. Die Temperatur der Eis-Halteplatte 33 wird in einem Temperaturbereich von näherungsweise –40° C bis 5°C von dem Controller 32 gesteuert.
  • Gemäß dem Herstellungsverfahren und der Anordnung mit der obigen Konfiguration kann ein Einfluss von dem Halbleiter-Chip zum Zeitpunkt der Laserbearbeitung zugeführter Wärme signifikant reduziert werden und ein Auftreten eines Betriebsfehlers des Halbleiter-Chips, beispielsweise eine verschlechterte Pausencharakteristik eines DRAM, kann unterdrückt werden.
  • Die Kühl-Haltevorrichtung ist nicht beschränkt auf die das Kühlbad 31 enthaltende Konfiguration, wie in 23 gezeigt und kann auch mit einer thermoelektrischen Kühleinheit unter Verwendung eines Peltier-Elementes bereitgestellt werden, wie in 24 gezeigt. Das Peltier-Element schließt ein Element 34 vom P-Typ und ein Element 35 vom N-Typ ein und eine Metallelektrode 36. An das Peltier-Element wird eine Spannung von einer Energiezufuhr 37 angelegt zum Generieren oder absorbieren von Wärme durch Veranlassen, dass ein Strom quer durch die Kontaktfläche zwischen den unterschiedlichen Metallarten fließt.
  • Die Kühl-Haltevorrichtung unter Verwendung des Peltier-Elementes erleichtert das Steuern von Temperaturen und das Kühlen eines Gegenstandes auf eine voreingestellte Temperatur in einer kurzen Zeitdauer.
  • [Sechste Ausführungsform]
  • 25 ist eine perspektivische Ansicht zum Zeigen eines Teils eines Herstellungsprozesses und einer Herstellungsanordnung zum Darlegen eines Halbleitereinrichtungsherstellungsverfahrens und einer Anrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
  • In der ersten bis dritten Ausführungsform ist der Halbleiter-Wafer aufgeteilt worden durch Spalten und Brechen. In der sechsten Ausführungsform wird ein Dicing-Band 22 in durch Pfeile in der Zeichnung angedeuteten Richtungen gedehnt unter Verwendung von Dehnungsspannvorrichtungen 38-1, 38-2, 38-3, ... zum Teilen des Halbleiter-Wafers unter Verwendung von Rillen 24-1, 24-2, 24-3, ..., Kratzern oder Schrammen 28-1, 28-2, 28-3, ..., Neukristallisationszonen 30-1, 30-2, 30-3, ... oder Neukristallisationsbereichen 30A-1, 30A-2, 30A-3, ... als Startpunkte.
  • Demnach kann der Halbleiter-Wafer 21 durch Dehnen des Dicing-Bandes 22 in diskrete Halbleiter-Chips 21-1, 21-2, 21-3, ... geteilt werden.
  • [Siebte Ausführungsform]
  • 26 ist eine perspektivische Ansicht zum Zeigen eines Teils des Herstellungsprozesses zum Darlegen eines Halbleitereinrichtungsherstellungsverfahrens und einer Anordnung gemäß einer siebten Ausführungsform der vorliegenden Erfindung.
  • In jeder der obigen Ausführungsformen ist als Beilspiel ein Fall erläutert worden, in dem ein Wafer-Ring 25 verwendet worden ist, wenn das Aufnahmeband 26 befestigt worden ist. Jedoch kann, wie in 26 gezeigt, ein Aufnahmeband 26 ohne die Verwendung eines Wafer-Rings 25 befestigt werden und verwendet werden an Stelle des Dicing-Bandes 22.
  • Diese Erfindung ist nicht beschränkt auf die erste bis siebte Ausführungsform und kann verschiedenartig modifiziert werden, ohne von ihrem Schutzbereich abzuweichen.
  • Nachstehend werden verschiedene Modifikationen detailliert beschrieben.
  • [Modifikation 1]
  • In den ersten bis dritten Ausführungsformen wurde nur das Dicing-Band 22 an der elementbildenden Oberfläche 21A des Halbleiter-Wafers 21 befestigt, aber es ist auch möglich, ein Dicing-Band 22 zu befestigen, das an einem Wafer-Ring montiert ist.
  • Der Wafer-Ring kann abhängig von der Konfiguration der Herstellungsanordnung oder Ähnlichem verwendet werden.
  • [Modifikation 2]
  • In den ersten bis dritten Ausführungsformen können, da Kratzer oder Späne, die zur Zeit des Rückseitenschleifens des Halbleiter-Chips auftreten können, mit höherer Präzision entfernt werden, wenn die Schleifoberfläche nach dem Rückseitenschleifen geätzt wird (beispielsweise durch Trockenätzen, Nassätzen, Gasätzen, CMP), die Wiederstandsfähigkeit bezüglich Biegens oder Brechens zur Zeit des Aufnehmens des Halbleiter-Chips kann erhöht werden.
  • [Modifikation 3]
  • In der ersten bis dritten Ausführungsform kann der Rückseitenoberflächenabschnitt des Halbleiter-Wafers nur durch Ätzen entfernt werden, wenn der Umfang des Schleifens des Rückseitenoberflächenteils gering ist.
  • [Modifikation 4]
  • Die Trennrichtung des Halbleiter-Wafers kann eingerichtet werden in einer Richtung senkrecht zur Rückseitenoberfläche des Wafers oder in derselben Richtung, wie der Silizium-Kristallisationsrichtung.
  • [Modifikation 5]
  • Die Beschädigungszonen wie die Rillen 24-1, 24-2, 24-3, ..., Kratzer oder Schrammen 28-1, 28-2, 28-3, ..., Neukristallisationszonen 30-1, 30-2, 30-3, ... oder Neukristallisationszonen 30A-1, 30A-2, 30A-3, ... werden ausgebildet während das Dicing-Band der elementbildenden Oberlächenseite des Halbleiter-Wafers befestigt bleibt. Jedoch können die Beschädigungszonen auch ohne die Verwendung des Dicing-Bandes ausgebildet werden, bevor der Halbleiter-Wafer 21 getrennt wird kann ein Schutzband 22 an der Elementbildungsoberfläche 21A befestigt werden und dann kann der Halbleiter-Wafer 21 geteilt werden durch Brechen und Spalten oder durch Dehnen des Schutzbandes 22.
  • [Modifikation 6]
  • Ein Fall, in dem das Schutzband 22 an der Elementbildungsoberflächenseite 21A des Halbleiter-Wafers 21 befestigt ist, wird als ein Beispiel erläutert, aber es ist möglich, eine Schutzvorrichtung zu befestigen, die von dem Band abweicht, d.h. kein solches Band ist. Beispielsweise kann ein adhesiver Kunststoff oder ein adhesives Harz an der Elementbildungsoberflächenseite 21A aufgebracht werden und eine Schutzplatte oder eine Halteplatte kann an dem Kunststoff oder Harz befestigt werden.
  • [Modifikation 7]
  • Ein Fall ist als Beispiel erläutert worden, in dem das Aufnahmeband 26 befestigt wird und statt des Dicing-Bandes 22 verwendet wird und die diskreten Halbleiter-Chips 21-1, 21-2, 21-3, ... aufgenommen werden. Jedoch ist es auch möglich, die Halbleiter-Chips von dem Dicing-Band direkt zu trennen und die Halbleiter-Chips aufzunehmen.
  • Mit den Verfahren und Anordnungen der Konfigurationen, die in den ersten bis siebten Modifikationen beschrieben worden sind, können im Wesentlichen dieselben Betriebsabläufe und Wirkungen erzielt werden wie mit denen der ersten bis siebten Ausführungsformen.
  • Wie oben beschrieben ist es gemäß einem Aspekt der vorliegenden Erfindung möglich, ein Halbleitereinrichtungsherstellungsverfahren bereitzustellen und eine Anordnung, mit denen durch Wärme oder Schneidschlieren ausgebildete Beschädigungen an der Seitenfläche des Halbleiter-Chips reduziert werden können und eine Verschlechterung der Eigenschaft des Halbleiter-Chips, ein Auftreten von Fehlern und ein Verringern der Widerstandsfähigkeit bezüglich Biegen oder Brechen können unterdrückt werden.

Claims (26)

  1. Halbleitereinrichtungs-Herstellungsanordnung, die einen Halbleiter-Wafer mit darauf ausgebildeten Elementen diskret teilt zum Ausbilden von Halbleiterchips, gekennzeichnet durch das Umfassen: einer Schadstellenausbildungseinrichtung (23, 27, 29), die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3,..., 30-1, 30-2, 30-3, ...) an einer einer elementbildenden Oberfläche (21A) gegenüber liegenden Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) ausbildet, einer Teilungseinrichtung, die den Halbleiter-Wafer (21) in diskrete Halbleiterchips (21-1, 21-2, 21-3, ...) teilt unter Verwendung der Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) als Startpunkte, und einer Entfernungseinrichtung, die einen Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe entfernt, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
  2. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, gekennzeichnet durch das fernere Umfassen einer Befestigungseinrichtung, die eine Schutzvorrichtung (22) an der elementbildenden Oberflächenseite (21A) des Halbleiter-Wafers (21) befestigt.
  3. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schadstellenausbildungseinrichtung (23, 27, 29) eine Diamantschneide (23) einschließt, die Schneidrillen (24-1, 24-2, 24-3, ...), in dem Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) ausbildet.
  4. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schadstellenausbildungseinrichtung (23, 27, 29) einen Anreißer (27) einschließt, der Kratzer oder Schrammen (28-1, 28-2, 28-3, ...) an der Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) ausbildet.
  5. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Schadstellenausbildungseinrichtung (23, 27, 29) eine Laserstrahlabstrahleinrichtung (29) einschließt, die einen Laserstrahl auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) abstrahlt.
  6. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 5, gekennzeichnet durch das fernere Umfassen einer Kühl-Spannvorrichtung (31, 32, 33), die den Halbleiter-Wafer hält und kühlt, wenn der Laserstrahl von der Laserabstrahleinrichtung (29) auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) einstrahlt.
  7. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3,...) in einer Richtung entsprechend der Kristallisationsrichtung des Halbleiter-Wafers (21) ausgebildet sind.
  8. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Teilungseinrichtung den Halbleiter-Wafer (21) in diskrete Halbleiterchips (21-1, 21-2, 21-3, ...) teilt durch Spaltung unter Verwendung der Beschädigungszonen (24-1, 24-2, 24-3,..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) als Startpunkte.
  9. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Teilungseinrichtung ferner eine Dehneinrichtung (38-1, 38-2, 38-3, ...) einschließt, die die Schutzvorrichtung (22) dehnt und den Halbleiter-Wafer (21) durch das Dehnen der Schutzvorrichtung (22) durch Anwenden der Dehneinrichtung in diskrete Halbleiterchips (21-1, 21-2, 21-3, ...) teilt unter Verwendung der Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) als Startpunkte.
  10. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Entfernungseinrichtung eine Schleifeinrichtung einschließt, die den Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe abschleift, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
  11. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Entfernungseinrichtung eine Schleifeinrichtung einschließt, die den Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) abschleift und eine Ätzeirichtung, die die von der Schleifeinrichtung geschliffene Schleiffläche ätzt, wobei der Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) entfernt wird auf mindestens eine Tiefe, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen durch Schleifen unter Verwendung der Schleifeinrichtung und Ätzen unter Verwendung der Ätzeinrichtung.
  12. Halbleitereinrichtungs-Herstellungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Entfernungseinrichtung eine Ätzeinrichtung einschließt, die den Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe abätzt, in der die Beschädigungszonen (24-1, 24-2, 24-3,..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
  13. Halbleitereinrichtungs-Herstellungsverfahren, durch das ein Halbleiter-Wafer mit darauf ausgebildeten Elementen zum Ausbilden von Halbleiterchips diskret geteilt wird, gekennzeichnet durch das Umfassen von: Ausbilden von als Startpunkte zum Teilen eines Halbleiter-Wafers (21) in diskrete Halbleiterchips (21-1, 21-2, 21-3, ...) verwendeten Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) an einer einer elementbildenden Oberfläche (21A) gegenüber liegenden Rückseitenoberfläche (21B) des Halbleiter-Wafers (21), Teilen des Halbleiter-Wafers (21) in diskrete Halbleiterchips (21-1, 21-2, 21-3, ...) unter Verwendung der Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) als Startpunkte, und Entfernen eines Rückseitenabschnitts (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
  14. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, gekennzeichnet durch das fernere Umfassen des Befestigens einer Schutzvorrichtung (22) an der elementbildenden Oberfläche des Halbleiter-Wafers (21) vor dem Ausbilden der Beschädigungszonen.
  15. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Beschädigungszonen ein Ausbilden von Schneidrillen (24-1, 24-2, 24-3, ...) auf dem Rückseitenabschnitt (21B) des Halbleiter-Wafers (21) unter Verwendung einer Diamantschneide (23) ist.
  16. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Beschädigungszonen ein Ausbilden von Kratzern oder Schrammen (28-1, 28-2, 28-3,...) auf der Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) unter Verwendung eines Anreißers (27) ist.
  17. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Beschädigungszonen ein Ausbilden von Neu-Kristallisationszonen (30-1, 30-2, 30-3, ...) an der Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) durch Einstrahlenlassen eines Laserstrahls auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) ist.
  18. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, gekennzeichnet durch das fernere Umfassen des Kühlens des Halbleiter-Wafers (21), wenn der Laserstrahl auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) einstrahlt.
  19. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Beschädigungszonen ein Ausbilden von Neu-Kristallisationszonen (30-1, 30-2, 30-3, ...) in dem Halbleiter-Wafer (21) durch Einstrahlenlassen des Laserstrahls auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) ist.
  20. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 19, gekennzeichnet durch das fernere Umfassen des Kühlens des Halbleiter-Wafers (21), wenn der Laserstrahl auf die Rückseitenoberfläche (21B) des Halbleiter-Wafers (21) einstrahlt.
  21. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Ausbilden der Beschädigungszonen in einer Richtung entsprechend der Kristallisationsrichtung des Halbleiter-Wafers (21) ausgeführt wird.
  22. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Teilen des Halbleiter-Wafers (21) in diskrete Halbleiterchips das Spalten des Halbleiter-Wafers (21) durch Brechen in diskrete Halbleiter-Chips (21-1, 21-2, 21-3, ...) ist.
  23. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Teilen des Halbleiter-Wafers in diskrete Halbleiter-Chips das Teilen des Halbleiter-Wafers (21) in diskrete Halbleiter-Chips (21-1, 21-2, 21-3, ...) durch Dehnen der Schutzvorrichtung (22) ist.
  24. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Entfernen des Rückseitenabschnitts auf eine Tiefe, in der die Beschädigungszonen nicht mehr vorliegen, das Schleifen des Rückseitenabschnitts (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe ist, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
  25. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Entfernen des Rückseitenabschnitts auf eine Tiefe, in der die Beschädigungszonen nicht mehr vorliegen das Entfernen des Rückseitenabschnitts (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe ist, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen durch Schleifen des Rückseitenabschnitts (21B) des Halbleiter-Wafers (21) und Ätzen der Schleiffläche.
  26. Halbleitereinrichtungs-Herstellungsverfahren nach Anspruch 13, dadurch gekennzeichnet, dass das Entfernen des Rückseitenabschnitts auf eine Tiefe, in der die Beschädigungszonen nicht mehr vorliegen, das Ätzen des Rückseitenabschnitts (21B) des Halbleiter-Wafers (21) auf mindestens eine Tiefe ist, in der die Beschädigungszonen (24-1, 24-2, 24-3, ..., 28-1, 28-2, 28-3, ..., 30-1, 30-2, 30-3, ...) nicht mehr vorliegen.
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