DE10297021T5 - Grabenstruktur für Halbleiterbauelemente - Google Patents

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Abstract

MOS-Grabenstruktur mit einem darin eingebundenen Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements, wobei die MOS-Grabenstruktur umfasst:
ein Halbleitersubstrat;
mehrere in dem Halbleitersubstrat ausgebildete parallele Gräben, wobei jeder parallele Graben durch Enden, Seitenwände und einen Boden definiert ist und wobei jeweils zwei benachbarte parallele Gräben durch eine Mesa, die das Halbleiterbauelement enthält, voneinander getrennt sind, wobei die Mesas eine Mesabreite aufweisen;
einen Umfangsgraben, der in dem Halbleitersubstrat ausgebildet und durch Seitenwände und einen Boden definiert ist, wobei der Umfangsgraben die parallelen Gräben zumindest teilweise umgibt und einen Abschnitt aufweist, der durch einen Abstand zwischen den parallelen Gräben und dem Umfangsgraben von den Enden der parallelen Gräben beabstandet ist;
ein dielektrisches Material, das die parallelen Gräben und den Umfangsgraben auskleidet; und
ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.

Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente. Genauer gesagt betrifft die vorliegende Erfindung Grabenstrukturen, die verwendet werden können, um die Leistung von Halbleiterbauelementen zu verbessern.
  • Es existiert eine Vielfalt von Halbleiterbauelementen, die üblicherweise bei Leistungsanwendungen verwendet werden. Ein derartiges Bauelement ist die Schottky-Barriere. Eine Schottky-Barriere umfasst eine Metallhalbleitergrenzfläche, die zur Steuerung des Stromtransports als Gleichrichter arbeitet.
  • Eine Gütezahl, die zur Messung der Sperrfähigkeit eines Schottky-Barrierengleichrichters verwendet wird, ist dessen Durchschlagspannung. Eine Durchschlagspannung bezieht sich in diesem Zusammenhang auf die maximale Sperrspannung, die über dem Bauelement ausgehalten werden kann, während es noch in der Lage ist, für eine Sperrfunktion zu sorgen. Der Durchschlag in einem Schottky-Barrierengleichrichter ist normalerweise ein "lawinenartiger" Durchschlag, der hauptsächlich einem Phänomen zugeordnet werden kann, das als "Stoßionisation" bekannt ist.
  • 1 zeigt einen Querschnitt eines elementaren Schottky-Barrierengleichrichters 10. Eine erste Metallschicht 100 ist auf einer Halbleiterschicht 102 ausgebildet. Typischerweise umfasst die Halbleiterschicht 102 eine epitaktische Schicht 104, die als Driftbereich wirkt, und ein stärker dotiertes Substrat 106. Das stark dotierte Substrat 106 und eine zweite Metallschicht 108 schaffen einen ohmschen Kontakt für das Bauelement.
  • Das Anlegen einer Sperrspannung VREV über den Schottky-Barrierengleichrichter 10 erzeugt einen Verarmungsbereich 110, über den ein größter Teil der angelegten Spannung abfällt. Wenn die Sperrspannung erhöht wird, werden die elektrischen Felder in dem Verarmungsbereich 110 größer. Diese stärker werdenden elektrischen Felder bewirken, dass die Ladungsträger beschleunigen, und können, falls ausreichend beschleunigt, die Erzeugung von Elektronenlochpaaren durch Kollision mit Dotierstoffatomen bewirken. Je mehr Ladungsträger erzeugt werden, desto mehr Ladungsträger werden es, die eine ausreichende Energie aufweisen, um eine Stoßionisation zu bewirken. Die Stoßionisation ist somit ein Schneeballeffekt, wodurch eine Kaskade von Elektronenlochpaaren durch eine Aufeinanderfolge und Vervielfältigung von Kollisionen erzeugt wird. Irgendwann wird ein Punkt erreicht, an dem die Stoßionisationsrate so groß ist, dass das Bauelement keine weitere, über das Bauelement angelegte Sperrspannung mehr aushalten kann. Diese Spannungsgrenze wird auf dem Fachgebiet üblicherweise als "Lawinendurchschlagspannung" bezeichnet.
  • Der in 1 gezeigte grundlegende Schottky-Barrierengleichrichter 10 ist durch seine Sperrfähigkeit begrenzt, da elektrische Felder dazu tendieren, an den Rändern der Metallschicht 100 zusammenzulaufen. Aus diesem Grund wurde nach Techniken zum Abschließen des Schottky-Barrierengleichrichters gesucht. Zwei üblicherweise verwendete Techniken, welche die Randeffekte verringern, sind eine Struktur mit lokaler Siliciumoxidation (LOCOS) und die Ringstruktur mit diffundiertem Feld, die in "Modern Power Devices" von B. J. Baglia, 1987, Reprinted Edition, S. 437–438 beschrieben ist. Diese beiden Ansätze sind hier in den 2 und 3 gezeigt. Jede dieser Techniken nach dem Stand der Technik bewirkt eine Verringerung der Anhäufung elektrischer Felder an den Metallrändern, und folglich wird eine höhere Durchschlagspannung erreicht.
  • In Wilamowski, B. M., "Schottky diodes with High Brakedown Voltages," Solid State Electron., 26, 491–493 (1983) wird eine Technik beschrieben, die vorgeschlagen wurde, um noch bessere Sperrfähigkeiten bei einem Schottky-Barrierengleichrichter zu erreichen. Ein Querschnitt der in diesem Artikel vorgeschlagenen Struktur, die als ein übergangsbarrierengesteuerter Schottky-Gleichrichter (Junction Barrier Controlled Schottky Rectifier, d.h. "JBS-Gleichrichter") bezeichnet wird, ist hier in 4 gezeigt. Eine Reihe von P-Typ-Bereichen 400 sind in und an der Oberfläche des Driftbereichs 402 des Bauelements ausgebildet. Diese P-Typ-Bereiche 400 wirken als Abschirmungen, um das elektrische Feld nahe der Oberfläche zu verringern. Da es die elektrischen Felder an der Oberfläche sind, welche die Durchschlagspannung des Bauelements bestimmen, resultiert die Einführung der P-Bereiche 400 in einer höheren Durchschlagspannung.
  • Eine unerwünschte Eigenschaft des JBS-Gleichrichters betrifft die PN-Übergänge, die zwischen den P- Bereichen 400 und dem Driftbereich 402 ausgebildet werden. Für Siliciumbauelemente mit einer hohen Sperrdurchschlagspannung ist eine Vorwärtsspannung erforderlich, die 0,7 Volt überschreitet, bevor ein nennenswerter Vorwärtsleitungsstrom der Schottky-Barriere realisiert werden kann. Unglücklicherweise bewirken Spannungen, die höher als 0,7 Volt sind, ein Einschalten der PN-Übergänge. Wenn diese eingeschaltet sind, werden Minoritätsladungsträger eingeführt, welche die Schaltgeschwindigkeit des Bauelements verlangsa men. Eine Verringerung der Schaltgeschwindigkeit ist unerwünscht, insbesondere wenn der Schottky-Barrierengleichrichter in Schaltanwendungen, wie beispielsweise Schaltmodusstromversorgungen, verwendet werden soll.
  • Um die mit dem JBS-Gleichrichter verbundenen Begrenzungen der Vorwärtsspannung zu überwinden, wurde eine alternative Bauelementstruktur vorgeschlagen, die anstelle der P-Typ-Bereiche eine Reihe von parallelen Metalloxidhalbleiter-(MOS)-Gräben verwendet. Dieser MOS-Barrieren-Schottky-Gleichrtchter (d.h. "MBS-Gleichrichter") ist in B. J. Baliga, "New Concepts in Power Rectifiers", Proceedings of the Third International Workshop on the Physics of Semiconductor Devices, November 24–28, World Scientific Publ. Singapore, 1985 vorgeschlagen. Ein Querschnitt eines MBS-Gleichrichters 50 ist in 5A gezeigt. Er umfasst eine erste Metallschicht 508, über der eine Halbleiterschicht 502 ausgebildet ist. Typischerweise umfasst die Halbleiterschicht 502 eine epitaktische Schicht 504, die als Driftbereich dient, und ein stärker dotiertes Substrat 506. Das stark dotierte Substrat 506 und eine erste Metallschicht 508 schaffen einen ohmschen Kontakt für das Bauelement. Der MBS-Gleichrichter 50 weist außerdem eine Anzahl von in der epitaktischen Schicht 504 ausgebildeten parallelen Gräben 512 auf, von denen jeder ein Ende aufweist, das mit einem Abschlussgraben 514 abschließt (oder "zusammenläuft"), der einen Abschnitt aufweist, der im Wesentlichen rechtwinklig zu den parallelen Gräben 512 verläuft. Der Abschlussgraben 514 und die parallelen Gräben 512 sind mit einem Dielektrikum 516, zum Beispiel einem Siliciumdioxid, ausgekleidet und mit einem leitfähigen Material 518 gefüllt, z.B. einem Metall (wie es in 5A gezeigt ist) oder dotiertem Polysilicium. Eine zweite Metallschicht 520 ist über der gesamten Oberfläche der Struktur ausgebildet. Man beachte, dass die Metallschicht 520 in 5A so dargestellt ist, dass sie die Oberfläche nur teilweise bedeckt. Dies ist aber nur deshalb so gemacht, damit die darunter liegenden Elemente des Gleichrichters 50, die andernfalls durch die Metallschicht 520 bedeckt wären, zu sehen sind. Die Metall/ Halbleiter-Barriere des MBS-Gleichrichters 50 ist an dem Übergang zwischen der zweiten Metallschicht 520 und oberen Oberflächen von Mesas 522 ausgebildet, die zwischen den parallelen Gräben 512 ausgebildet sind.
  • In vielerlei Hinsicht ist der MBS-Gleichrichter dem JBS-Gleichrichter überlegen. Auch er weist aber Grenzen in seinen Sperrfähigkeiten auf. Diese Grenzen können mit Bezug auf 5B dargestellt werden, die eine Draufsicht oder einen "Aufriss" des MBS-Gleichrichters von 5A zeigt. Die Pfeile an den Enden der Mesas 522, die zu den Bezeichnungen "E" ("E" elektrisches Feld) zeigen, sind da, um zu zeigen, auf welche Weise unter Sperrspannungsbedingungen elektrische Felder dazu tendieren, in Richtung der Enden der Mesas 522 zusammenzulaufen. Dieses Phänomen der Anhäufung elektrischer Felder liegt an einer schnelleren Verarmung in diesen Bereichen verglichen mit anderen Bereichen in der Halbleiterschicht 502. Dementsprechend ist die Durchschlagspannung des in 5A gezeigten MBS-Gleichrichters durch die in 5B dargestellte Geometrie der Grabenstruktur bestimmt und deshalb begrenzt.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß verschiedener Aspekte der vorliegenden Erfindung verbessert allgemein eine unterbrochene Grabenstruktur die Durchschlageigenschaften von Halbleiterbauelementen. Wie weiter unten detaillierter beschrieben wird, zeigt z.B. ein Schottky-Barrierengleichrichter, wenn er in den erfindungsgemäßen Aspekt unterbrochener Gräben eingebunden ist, verbesserte Sperrfähigkeiten verglichen mit denen, die in Strukturen gemäß dem Stand der Technik erreichbar sind.
  • Gemäß einem ersten Aspekt der Erfindung umfasst eine MOS-Grabenstruktur, in die ein Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements integriert ist, ein Halbleitersubstrat; mehrere in dem Halbleitersubstrat ausgebildete parallele Gräben, wobei jeder parallele Graben durch Endwände, Seitenwände und einen Boden definiert ist und jeweils zwei benachbarte parallele Gräben durch Mesas voneinander getrennt sind, die das Halbleiterbauelement enthalten, wobei die Mesas eine Mesabreite aufweisen; und einen Umfangsgraben, der durch Enden, Seitenwände und einen Boden definiert ist, wobei der Umfangsgraben die parallelen Gräben zumindest teilweise umgibt und wobei der Umfangsgraben durch einen Abstand zwischen den parallelen Gräben und dem Umfangsgraben zu den Enden der parallelen Gräben beabstandet ist; ein dielektrisches Material, das die Enden, die Böden und die Seitenwände der parallelen Gräben und des Umfangsgrabens auskleidet; und ein elektrisch leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.
  • Dieser Aspekt und andere Aspekte der Erfindung werden nun, zusammen mit einem tieferen Verständnis der Natur und der Vorteile der hier offenbarten Erfindung, mit Bezug auf die verbleibenden Abschnitte der Beschreibung und die beigefügten Zeichnungen beschrieben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht eines einfachen Schottky-Barrierengleichrichters;
  • 2 ist eine Querschnittsansicht eines Schottky-Barrierengleichrichters mit einer Struktur mit lokaler Siliciumoxidation (LOCOS) zur Verringerung von Randeffekten;
  • 3 ist eine Querschnittsansicht eines Schottky-Barrierengleichrichters mit einer Ringstruktur eines diffundierten Feldes zur Verringerung von Randeffekten;
  • 4 ist eine Querschnittsansicht eines Schottky-Barrierengleichrichters mit mehreren diffundierten Bereichen, die zusammen als Abschirmung wirken, um die Sperrfähigkeiten des Gleichrichters zu verbessern,
  • 5A ist eine perspektivische Querschnittsansicht eines MOS-Barrieren-Schottky-Gleichrichters;
  • 5B ist eine Draufsicht auf den in 5A gezeigten MOS-Barrieren-Schottky-Gleichrichter;
  • 6A ist eine perspektivische Querschnittsansicht, die gemäß einer Ausführungsform der vorliegenden Erfindung die Integration eines Schottky-Barrierengleichrichters in den erfindungsgemäßen Aspekt der Struktur mit unterbrochenen Gräben darstellt;
  • 6B ist eine Draufsicht auf das in 6A gezeigte Bauelement;
  • 7 ist ein Graph, der gemessene Durchschlagspannungen von einer Anzahl von Schottky-Barrierengleichrichtern mit Grabenstrukturen, die den in 6A und 6B gezeigten ähnlich sind, und einer Anzahl von Schottky-Barrierengleichrichtern mit Grabenstrukturen zeigt und vergleicht, die den in 5A und 5B gezeigten ähnlich sind; und
  • 8 ist eine perspektivische Querschnittsansicht, welche die Integration eines doppelt diffundierten Hochfrequenz-Feldeffekttransistors in den erfindungsgemäßen Aspekt der Struktur mit unterbrochenen Gräben darstellt.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • In 6A ist gemäß einer Ausführungsform der vorliegenden Erfindung eine Halbleiterbauelementstruktur 60 mit einem Schottky-Barrierengleichrichter gezeigt, der in eine MOS-Grabenstruktur eingebunden ist. Die Bauelementstruktur 60 umfasst eine erste Metallschicht 600, über der eine Halbleiterschicht 602 ausgebildet ist. Die Halbleiterschicht 602 kann eine einzelne Schicht aus Silicium umfassen oder, wie es in 6A gezeigt ist, eine epitaktische Schicht 604 (oder "Drift"-Region) und ein stärker dotiertes Substrat 606 umfassen. Das stark dotierte Substrat 606 und eine erste Metallschicht 600 schaffen einen ohmschen Kontakt für das Bauelement. Die Bauelementstruktur 60 weist außerdem eine MOS-Grabenstruktur auf, die mehrere parallele Gräben 612 und einen Umfangsgraben 614 umfasst, die in der epitaktischen Schicht 604 ausgebildet sind. Der Umfangsgraben 614 weist vorbestimmte Dimensionen und Abstände zu den parallelen Gräben 614 auf, von denen die bevorzugten weiter unten angegeben sind. Der Umfangsgraben 614 und die parallelen Gräben 612 sind mit einem Dielektrikum 616 ausgekleidet. Diese dielektrisch ausgekleideten Gräben sind mit einem leitfähigen Material (in 6A nicht gezeigt) ausgefüllt, wie zum Beispiel einem Metall oder dotiertem Polysilicium. Obwohl sie in 6A nicht gezeigt ist, ist eine zweite Metallschicht über der gesamten Oberfläche der Bauelementstruktur ausgebildet. Eine Metall/Halbleiter-Barriere ist an dem Übergang zwischen der zweiten Metallschicht und oberen Oberflächen von Mesas 618 ausgebildet, die zwischen den parallelen Gräben 612 ausgebildet sind.
  • Eine Draufsicht oder ein "Aufriss" des Schottky-Barrierengleichrichters von 6A ist in 6B gezeigt. Wie gezeigt ist, weisen die parallelen Gräben 612 eine Breite WT auf, und sind die parallelen Gräben 612 durch Mesabreiten WM voneinander getrennt und durch Lücken mit einem Ausmaß WG von dem Umfangsgraben 614 getrennt. Diese Lücken bewirken eine Verringerung des Effekts der Anhäufung elektrischer Felder, der in dem in 5A und 5B gezeigten MBS-Gleichrichter gemäß dem Stand der Technik beobachtet wird. Bei einer bevorzugten Ausführungsform ist Wo in etwa gleich WM/2.
  • Die Verwendung der in 6A und 6B gezeigten Struktur "unterbrochener Gräben" führt zu einer wesentlich höheren Durchschlagspannung als die, die unter Verwendung der in 5B gezeigten Grabenstruktur gemäß dem Stand der Technik erreichbar ist. 7 vergleicht die gemessenen Durchschlagspannungen einer Anzahl von Schottky-Barrierengleichrichtern mit einer Grabenstruktur, die der in 6A und 6B gezeigten ähnlich ist, mit einer Anzahl von Schottky-Barrierengleichrichtern mit einer Grabenstruktur, die der in 5A und 5B gezeigten ähnlich ist. Bei diesen beispielhaften Proben kann man sehen, dass die Durchschlagspannung um mehr als 10 Volt höher ist als die Durchschlagspannungen von Proben, welche die Grabenstruktur gemäß dem Stand der Technik aufweisen.
  • Der erfindungsgemäße Aspekt der "unterbrochenen Gräben" ist nicht auf die Verwendung bei Bauelementen vom Typ der Schottky-Barrierengleichrichter begrenzt. In der Tat hat der Erfinder der vorliegenden Erfindung daran gedacht, dass in eine derartige Struktur "unterbrochener Gräben" jedes beliebige andere Halbleiterbauelement, das von deren Präsenz profitieren würde, eingebunden werden könnte. Das grundlegende Konzept besteht darin, dass es eine Reihe von parallelen Gräben und einen rechtwinkligen Gaben umfasst, die in einer Halbleiterschicht ausgebildet sind. Ein Beispiel einer Anwendung dieses Aspektes der Erfindung ist in 8 gezeigt.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung stellt 8 die Integration eines doppelt diffundierten Hochfrequenz-Feldeffekttransistors (d.h. RF FET) in eine derartige Grabenstruktur dar. Der RF FET ist ein vertikales Bauelement und umfasst Source-Bereiche 800, die einen ersten Leitfähigkeitstyp (z.B. N-Typ) aufweisen und in Wannen (wells) 802 ausgebildet sind, die einen zweiten Leitfähigkeitstyp (z.B. P-Typ) aufweisen; eine Drain 804 des ersten Leitfähigkeitstyps mit einem Drain-Kontakt 806; eine epitaktische Schicht 808 des ersten Leitfähigkeitstyps, die zwischen den Wannen 802 und der Drain 804 ausgebildet ist; und ein Gate 810, das über einem Gateoxid 812 liegt. Obwohl es nicht in 8 gezeigt ist, sind die Source-Bereiche 800 miteinander verbunden, um eine einzelne Source zu bilden. Die Arbeitsweise des RF FET selbst ist auf dem Fachgebiet bekannt und wird deshalb hier nicht weiter diskutiert.
  • Der RF FET ist in eine Reihe von parallelen Gräben 814 und einen Umfangsgraben 816 integriert, die gemäß einer weiteren Ausführungsform der vorliegenden Erfindung einen RF FET 80 mit MOS-Gräben bilden. Der Umfangsgraben 816 und die parallelen Gräben 814 sind mit einem Dielek trikum 818 ausgekleidet. Diese dielektrisch ausgekleideten Gräben sind mit einem leitfähigen Material (in 8 nicht gezeigt) ausgefüllt, wie z.B. einem Metall oder dotiertem Polysilicium. Obwohl es in 8 nicht gezeigt ist, ist außerdem ein leitfähiges Material über der gesamten oberen Oberfläche der RF FET-Struktur 80 ausgebildet.
  • Während das Voranstehende eine vollständige Beschreibung der bevorzugten Ausführungsformen der Erfindung ist, können verschiedene Alternativen, Veränderungen und Äquivalente verwendet werden. Zum Beispiel können in den grundlegenden Aspekt "unterbrochener Gräben" der vorliegenden Erfindung andere Arten von Halbleiterbauelementen eingebunden werden, um deren Durchschlageigenschaften zu verbessern. Dementsprechend sollte der erfindungsgemäße Aspekt unterbrochener Gräben keinesfalls so gesehen werden, dass er lediglich auf die hier angegebenen Bauelementbeispiele des Schottky-Barrierengleichrichters und des RF FET angewendet werden könnte. Aus diesem Grund und aus anderen Gründen sollte die voranstehende Beschreibung deshalb nicht als den Umfang der Erfindung begrenzend angenommen werden, der durch die beigefügten Ansprüche definiert ist.
  • Zusammenfassung
  • MOS-Grabenstruktur mit einem darin eingebundenen Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements, umfassend ein Halbleitersubstrat, mehrere in dem Halbleitersubstrat ausgebildete parallele Gräben, einen Umfangsgraben, der in dem Halbleitersubstrat ausgebildet und von den parallelen Gräben beabstandet ist und diese zumindest teilweise umgibt, ein dielektrisches Material, das die parallelen Gräben auskleidet und ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.

Claims (12)

  1. MOS-Grabenstruktur mit einem darin eingebundenen Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements, wobei die MOS-Grabenstruktur umfasst: ein Halbleitersubstrat; mehrere in dem Halbleitersubstrat ausgebildete parallele Gräben, wobei jeder parallele Graben durch Enden, Seitenwände und einen Boden definiert ist und wobei jeweils zwei benachbarte parallele Gräben durch eine Mesa, die das Halbleiterbauelement enthält, voneinander getrennt sind, wobei die Mesas eine Mesabreite aufweisen; einen Umfangsgraben, der in dem Halbleitersubstrat ausgebildet und durch Seitenwände und einen Boden definiert ist, wobei der Umfangsgraben die parallelen Gräben zumindest teilweise umgibt und einen Abschnitt aufweist, der durch einen Abstand zwischen den parallelen Gräben und dem Umfangsgraben von den Enden der parallelen Gräben beabstandet ist; ein dielektrisches Material, das die parallelen Gräben und den Umfangsgraben auskleidet; und ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.
  2. MOS-Grabenstruktur nach Anspruch 1, wobei der Abstand zwischen den parallelen Gräben und dem Umfangsgraben etwa gleich der halben Mesabreite ist.
  3. MOS-Grabenstruktur nach Anspruch 1, wobei das Halbleitersubstrat umfasst: eine Halbleiterkontaktschicht, in der die Gräben ausgebildet sind; und eine epitaktisch gewachsene Halbleiterschicht, die auf einer ersten Hauptoberfläche der Kontaktschicht ausgebildet ist, wobei die epitaktisch gewachsene Halbleiterschicht eine Dotierkonzentration aufweist, die niedriger als eine Dotierkonzentration der Kontaktschicht ist.
  4. MOS-Grabenstruktur nach Anspruch 3, ferner umfassend: eine erste Metallkontaktschicht, die auf einer gegenüber liegenden zweiten Hauptoberfläche der Halbleiterkontaktschicht ausgebildet ist.
  5. MOS-Grabenstruktur nach Anspruch 4, wobei das Halbleiterbauelement ferner eine zweite Metallschicht umfasst, die über den Mesas, den dielektrisch ausgekleideten und mit dem leitfähigen Material gefüllten parallelen Gräben und dem dielektrisch ausgekleideten und mit dem leitfähigen Material gefüllten Umfangsgraben ausgebildet ist.
  6. MOS-Grabenstruktur mit einem darin eingebundenen Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements, wobei die MOS-Grabenstruktur umfasst: eine Halbleiterkontaktschicht; eine epitaktisch gewachsene Halbleiterschicht, die auf einer ersten Hauptoberfläche der Halbleiterkontaktschicht ausgebildet ist, wobei die epitaktisch gewachsene Halbleiterschicht eine Dotierkon zentration aufweist, die niedriger als eine Dotierkonzentration der Halbleiterkontaktschicht ist; eine erste Metallkontaktschicht, die auf einer gegenüber liegenden und zweiten Hauptoberfläche der Halbleiterkontaktschicht ausgebildet ist; mehrere in der epitaktisch gewachsenen Halbleiterschicht ausgebildete parallele Gräben, wobei jeder parallele Graben durch Enden, Seitenwände und einen Boden definiert ist und wobei jeweils zwei benachbarte parallele Gräben durch eine Mesa mit einer Mesabreite voneinander getrennt sind; und einen Umfangsgraben, der in der epitaktisch gewachsenen Halbleiterschicht ausgebildet und durch Seitenwände und einen Boden definiert ist, wobei der Umfangsgraben die parallelen Gräben zumindest teilweise umgibt und einen Abschnitt aufweist, der durch einen Abstand zwischen den parallelen Gräben und dem Umfangsgraben von den Enden der parallelen Gräben beabstandet ist; ein dielektrisches Material, das die parallelen Gräben und den Umfangsgraben auskleidet; ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt; und eine zweite Metallkontaktschicht, welche die Mesas, die mit dem leitfähigen Material ausgefüllten parallelen Gräben und den mit dem leitfähigen Material ausgefüllten Umfangsgraben überdeckt.
  7. Struktur nach Anspruch 6, wobei die erste und die zweite Metallkontaktschicht den Kathoden- und den Anodenkontakt für den Schottky-Barrierengleichrichter umfassen.
  8. Struktur nach Anspruch 6, wobei der Abstand zwischen den paral-lelen Gräben und dem Umfangsgraben etwa gleich einer halben Mesabreite ist.
  9. MOS-Grabenstruktur mit einem darin eingebundenen Hochfrequenz-Feldeffekttransistor (RF FET) zur Verbesserung der Durchschlageigenschaften des RF FET, wobei die MOS-Grabenstruktur umfasst: eine Halbleiterkontaktschicht, die einen ersten Leitfähigkeitstyp aufweist; eine epitaktisch gewachsene Halbleiterschicht, die auf einer ersten Hauptoberfläche der Halbleiterkontaktschicht ausgebildet ist, wobei die epitaktisch gewachsene Halbleiterschicht den gleichen Leitfähigkeitstyp wie die Halbleiterkontaktschicht, aber eine niedrigere Dotierkonzentration aufweist; eine erste Metallkontaktschicht, die auf einer gegenüber liegenden und zweiten Hauptoberfläche der Halbleiterkontaktschicht ausgebildet ist; mehrere in der epitaktisch gewachsenen Halbleiterschicht ausgebildete parallele Gräben, wobei jeder parallele Graben durch Enden, Seitenwände und einen Boden definiert ist und benachbarte parallele Gräben durch Mesas, die den RF FET enthalten, voneinander getrennt sind; einen Umfangsgraben, der in der epitaktisch gewachsenen Halbleiterschicht ausgebildet und durch Seitenwände und einen Boden definiert ist, wobei der Umfangsgraben die parallelen Gräben zumindest teilweise umgibt und einen Abschnitt aufweist, der durch einen Abstand zwischen den parallelen Gräben und dem Umfangsgraben von den Enden der parallelen Gräben beabstandet ist; ein dielektrisches Material, das die parallelen Gräben und den Umfangsgraben auskleidet; und ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.
  10. Struktur nach Anspruch 9, wobei der RF FET umfasst: Wannenbereiche eines zweiten Leitfähigkeitstyps, die in oberen Ecken der Mesas ausgebildet sind, wobei die zwei Wannenbereiche in einer Mesa jeweils durch eine Lücke voneinander getrennt sind; Source-Bereiche des ersten Leitfähigkeitstyps, die in den Wannenbereichen ausgebildet sind; und Gate-Bereiche, die über Abschnitten der Source-Bereiche und einem Abschnitt der Lücke in jeder Mesa ausgebildet sind.
  11. Struktur nach Anspruch 9, wobei der Abstand zwischen den parallelen Gräben und dem Umfangsgraben etwa gleich der Hälfte einer Breite der Mesas ist.
  12. MOS-Grabenstruktur mit einem darin eingebundenen Halbleiterbauelement zur Verbesserung der Durchschlageigenschaften des Halbleiterbauelements, umfassend: ein Halbleitersubstrat; mehrere in dem Halbleitersubstrat ausgebildete parallele Gräben, wobei jeweils zwei benachbarte parallele Gräben durch eine Mesa, die das Halbleiterbauelement enthält, voneinander getrennt sind; einen in dem Halbleitersubstrat ausgebildeten Umfangsgraben, der von den parallelen Gräben getrennt ist und die parallelen Gräben zumindest teilweise umgibt; ein dielektrisches Material, dass die Böden und Seitenwände der Gräben bedeckt; und ein leitfähiges Material, das die dielektrisch ausgekleideten Gräben im Wesentlichen ausfüllt.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7786533B2 (en) * 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
JP3701227B2 (ja) * 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
US7638841B2 (en) 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP4903055B2 (ja) * 2003-12-30 2012-03-21 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
FR2879024A1 (fr) * 2004-12-08 2006-06-09 St Microelectronics Sa Peripherie de composant unipolaire vertical
US7535057B2 (en) * 2005-05-24 2009-05-19 Robert Kuo-Chang Yang DMOS transistor with a poly-filled deep trench for improved performance
US7595542B2 (en) 2006-03-13 2009-09-29 Fairchild Semiconductor Corporation Periphery design for charge balance power devices
US7592668B2 (en) * 2006-03-30 2009-09-22 Fairchild Semiconductor Corporation Charge balance techniques for power devices
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US20090085148A1 (en) * 2007-09-28 2009-04-02 Icemos Technology Corporation Multi-directional trenching of a plurality of dies in manufacturing superjunction devices
US8304829B2 (en) 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8049276B2 (en) 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8432000B2 (en) 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
CN102315253A (zh) * 2010-06-30 2012-01-11 力士科技股份有限公司 一种半导体功率器件的布局设计
CN102569428B (zh) * 2010-12-21 2015-06-03 上海华虹宏力半导体制造有限公司 纵向电压控制变容器及其制备方法
US8872278B2 (en) 2011-10-25 2014-10-28 Fairchild Semiconductor Corporation Integrated gate runner and field implant termination for trench devices
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US9553184B2 (en) * 2014-08-29 2017-01-24 Nxp Usa, Inc. Edge termination for trench gate FET
US9397213B2 (en) 2014-08-29 2016-07-19 Freescale Semiconductor, Inc. Trench gate FET with self-aligned source contact
US20160247879A1 (en) * 2015-02-23 2016-08-25 Polar Semiconductor, Llc Trench semiconductor device layout configurations
US9680003B2 (en) 2015-03-27 2017-06-13 Nxp Usa, Inc. Trench MOSFET shield poly contact
WO2017187856A1 (ja) * 2016-04-27 2017-11-02 三菱電機株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
US5262336A (en) 1986-03-21 1993-11-16 Advanced Power Technology, Inc. IGBT process to produce platinum lifetime control
US4796070A (en) * 1987-01-15 1989-01-03 General Electric Company Lateral charge control semiconductor device and method of fabrication
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
DE69525003T2 (de) 1994-08-15 2003-10-09 Siliconix Inc Verfahren zum Herstellen eines DMOS-Transistors mit Grabenstruktur unter Verwendung von sieben Masken
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5949124A (en) 1995-10-31 1999-09-07 Motorola, Inc. Edge termination structure
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US5612567A (en) * 1996-05-13 1997-03-18 North Carolina State University Schottky barrier rectifiers and methods of forming same
US5972741A (en) * 1996-10-31 1999-10-26 Sanyo Electric Co., Ltd. Method of manufacturing semiconductor device
US5877528A (en) 1997-03-03 1999-03-02 Megamos Corporation Structure to provide effective channel-stop in termination areas for trenched power transistors
US6104054A (en) * 1998-05-13 2000-08-15 Texas Instruments Incorporated Space-efficient layout method to reduce the effect of substrate capacitance in dielectrically isolated process technologies
US6252258B1 (en) * 1999-08-10 2001-06-26 Rockwell Science Center Llc High power rectifier
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
US6683363B2 (en) 2004-01-27
JP2004535064A (ja) 2004-11-18
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DE10297021B4 (de) 2012-02-23
US20030006452A1 (en) 2003-01-09
WO2003005416A3 (en) 2003-09-25
JP4328616B2 (ja) 2009-09-09
WO2003005416A2 (en) 2003-01-16
AU2002329197A1 (en) 2003-01-21

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