DE10228593A1 - Elektronisches Bauteil mit einer Gehäusepackung - Google Patents
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- 229920003023 plastic Polymers 0.000 claims abstract description 169
- 239000004033 plastic Substances 0.000 claims abstract description 166
- 239000004065 semiconductor Substances 0.000 claims abstract description 140
- 239000004020 conductor Substances 0.000 claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 claims abstract description 14
- 230000008901 benefit Effects 0.000 claims description 59
- 238000000034 method Methods 0.000 claims description 19
- 230000035515 penetration Effects 0.000 claims description 7
- 229920000049 Carbon (fiber) Polymers 0.000 claims description 5
- 239000004917 carbon fiber Substances 0.000 claims description 5
- 239000003365 glass fiber Substances 0.000 claims description 5
- 238000004132 cross linking Methods 0.000 claims description 4
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 claims description 4
- 230000002787 reinforcement Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 238000011990 functional testing Methods 0.000 claims description 2
- 238000005516 engineering process Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 5
- 239000002985 plastic film Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013065 commercial product Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 1
- 239000004926 polymethyl methacrylate Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000003716 rejuvenation Effects 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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Abstract
Die Erfindung betrifft ein elektronisches Bauteil mit einer Gehäusepackung (2) aus mehreren Kunststofflagen (3) mit mindestens einer vergrabenen Leiterbahnlage (4) und mit mindestens einem Halbleiterchip (5), der auf einer Außenseite (6) verteilte spitzkegelige Außenkontakte (7) aufweist. Die spitzkegeligen Außenkontakte (7) durchdringen eine der Kunststofflagen (3) und bilden Durchkontakte zu der vergrabenen Leiterbahnlage (4). Ferner betrifft die Erfindung ein Verfahren zur Herstellung eines derartigen elektronischen Bauteils (1).
Description
- Die Erfindung betrifft ein elektronisches Bauteil mit einer Gehäusepackung aus mehreren Kunststofflagen mit mindestens einer vergrabenen Leiterbahn und mit mindestens einem Halbleiterchip sowie ein Verfahren zur gleichzeitigen Herstellung von mehreren derartigen elektronischen Bauteilen gemäß der Gattung der unabhängigen Ansprüche.
- Die Verkleinerung von Baugruppen in vielen Elektronikbereichen erfordert eine immer höhere Integrationsdichte von Bauelementen sowohl auf Leiterplatten als auch in einer Gehäuseverpackung. Jedoch nimmt die Kontaktierung der Kontaktflächen des Halbleiterchips mit entsprechenden Kontaktanschlußflächen auf einer Umverdrahtungsplatte oder einem Schaltungsträger in der Gehäusepackung einen erheblichen Raum ein, weil Drahtverbindungen den sogenannten Bondverbindungen zwischen den Kontaktflächen und den Kontaktanschlußflächen geschaffen werden müssen.
- Bei einer Flip-Chip-Verbindung wird zwar die Verbindungstechnik in einer Gehäusepackung durch auf den Halbleiterchip aufgebrachte ballförmigen Außenkontakten ohne jedes Drahtbonden gelöst, weil die Außenkontakte unmittelbar auf eine Umverdrahtungsplatte oder auf einen Schaltungsträger aufgelötet werden können, jedoch ergibt sich ein erheblicher Zwischenraum zwischen dem Halbleiterchip und entweder der Umverdrahtungsplatte oder einem Schaltungsträger, der nachträglich durch sogenannten Underfill aufgefüllt werden muss, so dass zwar eine Flächenersparnis gegenüber den Drahtverbindungstechnologien auftritt, jedoch eine relativ komplexe Verbin dungstechnik zwischen den Außenkontakten des Halbleiterchips und einer Umverdrahtungsplatte oder eines Schaltungsträgers erforderlich wird.
- Aufgabe der Erfindung ist es, ein elektronisches Bauteil zu schaffen, das kostengünstig herstellbar und eine verbesserte Packungsdichte von Halbleiterchips in einer Gehäusepackung ermöglicht.
- Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
- Erfindungsgemäß wird ein elektronisches Bauteil mit einer Gehäusepackung aus mehreren Kunststofflagen angegeben, das mindestens eine vergrabene Leiterbahnlage aufweist und mit mindestens einem Halbleiterchip versehen ist. Dieser Halbleiterchip weist auf seiner Außenseite verteilte, spitzkegelige Außenkontakte auf. Diese spitzkegeligen Außenkontakte durchdringen in der Gehäusepackung eine der Kunststofflagen und bilden Durchkontakte zu der mindestens einen vergrabenen Leiterbahnlage.
- Unter "spitzkegelig" wird in diesem Zusammenhang ein Körper verstanden, der eine Grundfläche und eine Höhe aufweist, wobei sich seine Außenkontur von der Grundfläche aus mit zunehmender Höhe verjüngt.
- Ein derartiges erfindungsgemäßes Bauteil ist kostengünstig durch Einlaminieren von Halbleiterchips in eine Kunststofflage zu realisieren, ohne dass aufwendige Durchkontakte in der Kunststofflage vorher vorzuhalten sind. Damit können sehr flache Bauhöhen realisiert werden, da die Kontaktierung zu der vergrabenen Leiterbahnlage praktisch nicht zur Bauteilhöhe beiträgt, weil Außenkontakte in der Kunststofflage wie vorgesehen verschwinden. Darüber hinaus entfällt die Notwendigkeit eine sogenannte "Underfill"-Schicht zum nachträglichen Auffüllen von Zwischenräumen zwischen dem Halbleiterchip und einer außenliegenden Leiterbahnlage vorzusehen. Mit dem Durchdringen einer Kunststofflage mittels der spitzkegeligen Außenkontakte des Halbleiterchip sind automatisch zumindest die Unterseite des Halbleiterchips und die spitzkegeligen Außenkontakte von einer Kunststoffmasse umgeben. Somit bilden sich keine unerwünschten Hohlräume.
- Andererseits ist es möglich, wahlweise erwünschte Hohlräume definiert herzustellen, indem in der Kunststofflage zwischen den spitzkegeligen Außenkontakten, welche die Kunststofflage durchdringen, Vertiefungen vorgesehen sind, so dass sich flache Hohlgehäuse ausbilden, die insbesondere für die Sensortechnik von Vorteil sind. Dazu weist die Gehäusepackung eine entsprechend strukturierte Kunststofflage auf.
- Das elektronische Bauteil kann ein Multichipmodul mit mehreren vergrabenen Leiterbahnlagen und mehreren Halbleiterchips, die spitzkegelige Außenkontakte aufweisen, sein. Dabei können die spitzkegeligen Außenkontakte der Halbleiterchips in der Gehäusepackung des Multichipmoduls unterschiedliche Kunststofflagen durchdringen und Durchkontakte zu unterschiedlichen vergrabenen Leiterbahnlagen bilden. Diese mögliche Ausführungsform der Erfindung zeigt die hohe Flexibilität dieser neuen Technik, die es ermöglicht, Gehäusepackungen und elektronische Bauteile mit derartigen Gehäusepackungen darzustellen, bei denen Halbleiterchips in die Gehäusepackung eingebettet sind und/oder die Gehäusepackung zusätzlich mit Halbleiterchips bestückt ist.
- Somit schafft die Erfindung die Möglichkeit, dass das elektronische Bauteil vergrabene Halbleiterchips aufweist. Ein vergrabenes Halbleiterchip in einer derartigen Gehäusepackung aus mehreren Kunststofflagen kann allein dadurch realisiert werden, dass über einen Halbleiterchip, dessen spitzkegelige Außenkontakte eine Kunststofflage durchdringen und eine vergrabene Leiterbahnlage kontaktieren, eine weitere Kunststofflage angeordnet ist.
- Der Vorteil der Raumersparnis kann dadurch vergrößert werden, dass als Halbleiterchips gedünnte Halbleiterchips mit kegelstumpfförmigen Außenkontakten eingesetzt werden. Derartige gedünnte Halbleiterchips können eine Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips aufweisen und sind durch eine abdeckende äußere Kunststofflage vor Beschädigungen gesichert.
- Ein Multichipmodul kann zusätzlich auf seiner Oberseite und/oder seiner Unterseite Außenkontaktflächen aufweisen, die mit einer übergeordneten Schaltungsplatine elektrisch verbunden werden können oder auf die Außenkontakte in Form von Lotbällen oder Lothöcker aufgebracht sind. Grundsätzlich besteht auch die Möglichkeit, dass mit der neuen Technik ein Multichip auf seiner Oberseite Halbleiterchips aufweist, die mit ihren spitzkegeligen Außenkontakten die oberste Kunststofflage durchdringen und Durchkontakt zu einer darunter liegenden vergrabenen Leiterbahnlage bilden. Auch in dieser Ausführungsform der Erfindung kann auf vorher vorbereitete Durchkontakte durch eine Kunststofflage zu der vergrabenen Leiterbahnlage verzichtet werden, da die spitzkegeligen Außenkontakte beim Durchdringen der obersten Kunststofflage Durchkontakte ausbilden.
- In einer weiteren Ausführungsform der Erfindung kann das Multichipmodul auf seiner Oberseite zusätzlich passive Bauelemente aufweisen, die dann über gesonderte Durchkontakte in der obersten Kunststofflage mit einer der vergrabenen Leiterbahnlagen oder über Durchkontakte durch mehrere Kunststofflagen mit den Außenkontaktflächen auf der Unterseite des Multichipmoduls verbunden sind.
- Eine weitere Anwendungsmöglichkeit der erfindungsgemäßen Gehäusepackung besteht darin elektronische Bauteile mit einer Hohlgehäusepackung zu schaffen, wobei diese Hohlgehäusepackung sowohl die Kunststofflagen, die vergrabene Leiterbahnlage als auch den mindestens einen Halbleiterchip mit spitzkegeligen Kontakten aufweist. Die Kunststofflage, die sich unmittelbar an den Halbleiterchip anschließt und durch welche die spitzkegeligen Außenkontakte hindurchragen, bildet dabei einen Rahmen des Hohlgehäuses aus und weist innerhalb des Rahmens eine Vertiefung auf. Dazu ist diese Kunststofflage, durch welche die spitzkegeligen Außenkontakte des Halbleiterchips hindurchdringen, eine strukturierte Kunststofflage. Eine weitere Kunststofflage kann eine Abdeckung der Vertiefungen bilden und dabei Durchkontakte aufweisen, die mit den spitzkegeligen Außenkontakten des Halbleiterchips elektrisch verbunden sind.
- Im einfachsten Fall der Realisierung einer Hohlgehäusepackung mit Hilfe des erfindungsgemäßen Aufbaus besteht die Hohlgehäusepackung lediglich aus zwei Kunststofflagen. Dabei bildet eine den Hohlgehäuserahmen mit durchdrungenen spitzkegeligen Außenkontakten des Halbleiterchips und eine weitere Kunststofflage dient der Abdeckung des Hohlgehäuses beziehungsweise der Vertiefung, die von dem Rahmen umgeben ist. In dieser Ausführungsform der Erfindung bildet der Halbleiterchip eine zweite Abdeckung der Hohlgehäusepackung, so dass in vorteilhafter Weise unmittelbarer Zugriff zu einer Oberseite des Halbleiterchips besteht, womit Berührungssensoren realisierbar sind.
- Die Hohlgehäusepackung kann auch dazu dienen, Drucksensoren zu realisieren. Dazu kann die abdeckende Kunststofflage eine zentrale Öffnung aufweisen, durch die eine Verbindung zum Umgebungsdruck und zum Druckaustausch mit dem halbleitenden Sensorchip über den gebildeten Hohlraum möglich ist. Ferner kann die erfindungsgemäße Hohlgehäusepackung auch als Lichtsensorgehäuse oder Chipkameragehäuse dienen, wenn die abdeckende Kunststofflage aus transparentem Kunststoff, wie Acrylglas, hergestellt ist, so dass eine Belichtung des Halbleiterchips möglich wird. Darüber hinaus kann die Hohlgehäusepackung auch als Gassensorgehäuse dienen, wobei die abdeckende Kunststofflage eine zentrale Öffnung zum Gasaustausch aufweist. Zur Realisierung von Mikrokopfhörern und/oder von Mikrophonen kann die Hohlgehäusepackung als Schallsensor ausgebildet sein, wobei die Abdeckung eine zentrale Öffnung zur Schallaufnahme oder Schallabgabe aufweist.
- Um das Durchdringen der spitzkegeligen Außenkontakte des Halbleiterchips durch eine Kunststofflage zu erleichtern, ist mindestens eine Kunststofflage aus einem vorvernetzten Kunststoff vorgesehen, der erst nachträglich durch thermische Behandlung in eine vernetzte und damit gehärtete Kunststofflage übergeht. Eine derartige vorvernetzte Kunststofflage kann Glasfasern oder Kohlefaserverstärkungen aufweisen, um die Formstabilität der Kunststofflage zu gewährleisten, obwohl die eigentliche Vernetzung und Aushärtung noch nicht erfolgt ist.
- Die Erfindung bezieht sich nicht nur auf Einzelbauteile sondern auch auf Nutzen, die mehrere Bauteilpositionen aufweisen, wobei der Nutzen mehrere Kunststofflagen und mindestens eine vergrabene Leiterbahnlage aufweist und wobei jede Bauteilposition mindestens einen Halbleiterchip mit auf einer Außenseite verteilten spitzkegeligen Außenkontakten aufweist. Die spitzkegeligen Außenkontakte in dem Nutzen durchdringen eine der Kunststofflagen und bilden Durchkontakte zu der vergrabenen Leiterbahnlage. Ein derartiger Nutzen hat den Vorteil, dass gleichzeitig und parallel sämtliche Verfahrensschritte für mehrere elektronische Bauteile in den mehreren Bauteilpositionen durchgeführt werden können und dient auch als Handelsware, da mit dem fertigen Nutzen eine Vielzahl von Bauteilen an den Zwischenkunden geliefert werden können, die erst nach erfolgreichem Funktionstest und nach erfolgreichem Transport zu Einzelbauteilen getrennt werden.
- In dem Nutzen kann jede Bauteilposition ein Multichipmodul mit mehreren vergrabenen Leiterbahnlagen und mit mehreren Halbleiterchips, die spitzkegelige Außenkontakte aufweisen, besitzen. Die spitzkegeligen Außenkontakte der Halbleiterchips können in dem Nutzen unterschiedliche Kunststofflagen durchdringen und als Durchkontakte zu unterschiedlichen vergrabenen Leiterbahnlagen dienen. Darüber hinaus kann der Nutzen auch vergrabene Halbleiterchips aufweisen, die gedünnte Halbleiterchips mit einer Dicke zwischen 30 und 100 Mikrometern sein können. Somit lässt sich der Nutzen äußerst flach darstellen und kann als dünne Platte ausgeliefert werden.
- Auf der Oberseite des Nutzens können in jeder Bauteilposition zusätzliche Halbleiterchips angeordnet sein, die mit ihren spitzkegeligen Außenkontakten die oberste Kunststofflage des Nutzens durchdringen und Durchkontakt zu einer vergrabenen Leiterbahnlage bilden oder mit Durchkontakten verbunden sind, welche durch die übrigen Kunststofflagen bis hin zu Außenkontaktflächen auf der Unterseite des Nutzens dringen. Auch kann der Nutzen bereits alle passiven Bauelemente eines Multichipmoduls in jeder der Bauteilpositionen tragen, so dass der Nutzen nicht vom Abnehmer erst bestückt werden muss. Derartige passive Bauelemente können mit einer der vergrabenen Leiterbahnen über entsprechend vorgesehene Durchkontakte in den Kunststofflagen verbunden sein oder auch mit Durchkontakten, die durch sämtliche Kunststofflagen durchgehen und mit den Außenkontaktflächen auf der Unterseite des Nutzens verbunden sind.
- Ein derartiger Nutzen kann auch in jeder der Bauteilpositionen eine Hohlgehäusepackung aufweisen, die einerseits eine Kunststofflage aufweist, die in jeder Bauteilposition eine Vertiefung für eine Hohlgehäusepackung aufweist und die derart strukturiert ist, dass sie in jeder Bauteilposition den Rahmen der Hohlgehäusepackung bildet. Dabei weist die Hohlgehäusepackung in jeder Bauteilposition mindestens eine vergrabene Leiterbahnlage und mindestens einen Halbleiterchip auf, der mit seinen spitzkegeligen Außenkontakten die rahmenbildende Kunststofflage durchdringt und mit der vergrabenen Leiterbahnlage Durchkontakt bildet. Eine weitere Kunststofflage kann als Abdeckung mit Durchkontakten versehen sein, um die Hohlgehäusepackung abzuschließen.
- Die Kunststofflagen, die für ein Durchdringen von spitzkegeligen Außenkontakten eines Halbleiterchips vorgesehen sind, können vorvernetzbare Kunststofflagen aufweisen, was den Vorteil hat, dass die vorvernetzbaren Kunststofflagen erst nach Durchdringen der spitzkegeligen Außenkontakte des Halbleiter chip in einem thermischen Prozess zu gehärteten Kunststofflagen oder Duroplasten vernetzt werden. Dabei können insbesondere die vorvernetzbaren Kunststofflagen, sogenannte "prepacks" Glasfasern oder Kohlfaserverstärkungen aufweisen, um auch im vorvernetzten Zustand eine begrenzte Formstabilität zu gewährleisten.
- Ein Verfahren zur Herstellung mindestens eines elektronischen Bauteils mit einer Gehäusepackung aus mehreren Kunststofflagen mit mindestens einer vergrabenen Leiterbahnlage und mindestens einem Halbleiterchip, der auf einer Außenseite verteilt spitzkegelige Außenkontakte aufweist, weist folgende Verfahrensschritte auf:
Zunächst wird ein Schaltungsträger mit Außenkontaktflächen auf der Unterseite des Schaltungsträgers und mit einer Leiterbahnlage auf der Oberseite des Schaltungsträgers hergestellt, wobei die Außenkontaktflächen und die Leiterbahnlage über Durchkontakte durch den Schaltungsträger elektrisch verbunden werden. Unabhängig von dem Herstellen eines Schaltungsträgers können Halbleiterchips mit spitzkegeligen Außenkontakten auf Halbleiterwafern hergestellt werden, um sie nach dem Auftrennen des Halbleiterwafers zu einzelnen Halbleiterchips mit spitzkegeligen Außenkontakten für die Herstellung eines elektronischen Bauteils mit einer Gehäusepackung zu verwenden. - Auf den Schaltungsträger beziehungsweise auf die Leiterbahnlage auf der Oberseite des Schaltungsträgers wird eine vorvernetzte Kunststofflage aufgebracht. Diese vorvernetzte Kunststofflage kann in einen zähviskosen Zustand überführt werden, so dass in vorteilhafter Weise bei minimaler Druckbelastung die Halbleiterchips auf die vorvernetzte Kunststoff lage aufgebracht werden können. Dabei durchdringen die spitzkegeligen Außenkontakte mindestens eines Halbleiterchips die vorvernetzte Kunststofflage bis sie Durchkontakte zu der Leiterbahnlage auf der Oberseite des Schaltungsträgers bilden und sich der Halbleiterchip selbst in die vorvernetzte Kunststofflage einprägt.
- In einem weiteren Schritt wird die vorvernetzte Kunststofflage zu einer Kunststofflage ausgehärtet und vernetzt. Nach diesem Arbeitsschritt kann der Funktionstest des elektronischen Bauteils über die Außenkontaktflächen des Schaltungsträgers durchgeführt werden. Dieses Verfahren hat den Vorteil, dass sich äußerst kostengünstig elektronische Bauteile herstellen lassen, zumal jeder Drahtbondvorgang entfällt. Gegenüber einer Flip-Chip-Technologie, die auch ohne Drahtbonden auskommt, hat dieses Verfahren den Vorteil, daß die Außenkontakte eines Halbleiterchips nicht nachträglich und kostenintensiv in eine sogenannte "Underfill-Schicht" eingebettet werden müssen, da die spitzkegeligen Außenkontakte des Halbleiterchips eine vorvernetzte Kunststofflage durchdringen und mit einer vergrabenen Leiterbahnlage Kontakt aufnehmen, wobei der Halbleiterchip gleichzeitig in diese Kunststofflage eingeprägt wird.
- Vor dem Aushärten und Vernetzen der vorvernetzten Kunststofflage kann eine weitere vorvernetzte Kunststofflage auf dem Halbleiterchip aufgebracht werden. Diese Kunststofflage deckt den Halbleiterchip ab und geschützt ihn vor mechanischer Beschädigung. Daraus ergibt sich eine Gehäusepackung aus mehreren Kunststofflagen mit einem vergrabenen Halbleiterchip.
- Auf dem Schaltungsträger können mehrere Folgen von Leiterbahnlagen und Kunststofflagen mit Durchkontakten und einge betteten Halbleiterchips aufgebracht werden, wobei die spitzkegeligen Außenkontakte der Halbleiterchips jeweils eine der Kunststofflagen durchdringen und damit Durchkontakte zu einer der vergrabenen Leiterbahnlagen bilden, so dass ein Multichipmodul entsteht, das selbst auf seiner obersten Kunststofflage noch obere Leiterbahnlagen aufweisen kann, die mit Halbleiterchips und/oder passiven Bauelementen bestückt wird.
- Diese vorbeschriebenen Verfahrensschritte können auch zur Herstellung eines Nutzens mit mehreren Bauteilpositionen zur Herstellung von mehreren elektronischen Bauteilen durchgeführt werden, wobei der Nutzen bereits als Handelsprodukt verkauft werden kann. Von dem jeweiligen Abnehmer wird er abschließend zu einzelnen elektronischen Bauteilen aufgetrennt. Die Herstellung und der Versand eines Nutzens haben den Vorteil, dass funktionstüchtig getestete Bauteile des Nutzens gekennzeichnet sind, so dass nur geprüfte Bauteile dem Nutzen vom Abnehmer entnommen werden.
- Zusammenfassend kann gesagt werden, dass die Kontaktflächen von Halbleiterchips mit spitzkegeligen Außenkontakten versehen werden. Diese spitzkegeligen Außenkontakte werden zur Kontaktierung durch eine Kunststofflage hindurch gepresst. Auf der dem Halbleiterchip gegenüberliegenden Seite der Kunststofflage treffen die spitzkegeligen Außenkontakte auf eine Metallisierung eines Schaltungsträgers, mit dem ein elektrischer Kontakt gebildet wird. Mit dieser Technik können auch elektronische Bauteile realisiert werden, die neben vergrabenen Leiterbahnlagen auch vergrabene Halbleiterchips aufweisen, indem mindestens eine weitere Kunststofflage über dem Halbleiterchips angeordnet wird.
- Der erfindungsgemäße Gegenstand und das erfindungsgemäße Verfahren haben folgende Vorteile:
-
- 1. Ein kostengünstiges Einlaminieren von Chips zwischen Gehäusepackungen in Form von Kunststofflagen wird ohne aufwendige Durchkontakttechnik erreicht.
- 2. Es können Gehäusepackungen analog zu Flip-Chip-Packungen realisiert werden, ohne die Notwendigkeit von sogenannten "Underfill-Schichten".
- 3. Es können sehr flache Bauhöhen realisiert werden, zumal die Kontaktierung praktisch nicht zur Bauhöhe beiträgt. Durch ultradünne Halbleiterchips, die ihrerseits eine verbesserte Flexibilität aufweisen, ist eine Einlagerung dieser Halbleiterchips zwischen Substratlagen möglich, was die Bauhöhe dadurch minimiert, dass die Außenkontakte nicht die Bauteilhöhe beeinträchtigen, weil die spitzkegeligen Außenkontakte in der Kunststofflage des Substrats verschwinden können.
- 4. Es ist die Realisierung einer flachen Hohlgehäusepackung möglich, indem die Kombination der erfindungsgemäßen Verdrahtung des Halbleiterchips durch seine spitzkegeligen Kontakte mit Vertiefungen in einer Kunststofflage kombiniert werden können. Derartige Gehäuse mit einem flachen Hohlraum, der die aktive Halbleiteroberfläche umgibt, kann insbesondere in der Sensorik bei Druck- und Gassensoren eingesetzt werden, in der Akustik bei der Herstellung von Mikrophonen, Kopfhörern und Hörgeräten, in der Optik für Chipkameras und Leuchtdioden sowie in der Filtertechnik für Hochfrequenzfilter im Mobilfunk.
- 5. Es können komplexe Multichipmodule mit der erfindungsgemäßen Technik realisiert werden, die auf beiden Seiten, nämlich auf der Oberseite und/oder der Unterseite Kontakte aufweisen können und die mit zusätzlichen Halblei terchips und/oder passiven Bauelementen auf ihrer Ober- oder/und Unterseite bestückt sein können.
- 6. Es lassen sich mit der erfindungsgemäßen Technik auch flachleiterfreie Gehäusepackungen mit entsprechenden Umverdrahtungsebenen darstellen.
- 7. Die durch das Einpressen der spitzkegeligen Kontakte in eine Kunststofflage entstehenden Kontakte sind derart zuverlässig, dass sie in Anwendungen der "High Performancevergrabe", wie zum Beispiel in der Hochfrequenztechnik eingesetzt werden können.
- Im Fall, dass eine Montage eines Nutzens vorgesehen ist, kann dieser Nutzen im Standard PCB-Format
18" x 24" ausgeführt sein. Für eine Oberflächenmontage kann der PCB-Nutzen in mehrere Montagenutzen vereinzelt werden und einer derartigen Oberflächenmontage kann durch anschließendes Singulieren mittels Sägen oder Brechen das finale elektronische Bauteil mit einer Gehäusepackung erzeugt werden. - Zum Ausbilden zuverlässiger elektrischer Kontakte zwischen den spitzkegeligen Außenkontakten und der vergrabenen Leiterbahnschicht, kann beim Aushärten der vorvernetzten Kunststofflagen eine zusätzliche Wärmebehandlung eventuell gleichzeitig unter Druck auf die Gesamtgehäuseverpackung durchgeführt werden.
- Die Erfindung wird nun anhand von Ausführungsbeispielen mit Bezug auf die beigefügten Figuren näher erläutert.
-
1 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer ersten Ausführungsform der Erfindung, -
2 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer zweiten Ausführungsform der Erfindung, -
3 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer dritten Ausführungsform der Erfindung, -
4 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer vierten Ausführungsform der Erfindung, -
5 zeigt einen schematischen Querschnitt eines elektronischen Bauteils einer fünften Ausführungsform der Erfindung, -
6 bis12 zeigen schematische Querschnitte durch Komponenten eines Nutzens nach Verfahrensschritten zur Herstellung eines elektronischen Bauteils gemäß der ersten Ausführungsform der Erfindung, -
6 zeigt einen schematischen Querschnitt durch einen Schaltungsträger eines Nutzens mit einer Leiterbahnlage auf seiner Oberseite, mit Außenkontaktflächen auf seiner Unterseite und mit Durchkontakten zu den Außenkontaktflächen in einer Bauteilposition des Nutzens. -
7 zeigt einen schematischen Querschnitt durch einen Schaltungsträger eines Nutzens nach Aufbringen einer vorvernetzten Kunststofflage auf die Oberseite des Schaltungsträgers, -
8 zeigt einen schematischen Querschnitt durch einen Halbleiterchip mit spitzkegeligen Außenkontakten nach einem Ausrichten in einer Bauteilposition des Nutzens, -
9 zeigt einen schematischen Querschnitt durch eine Bauteilposition eines Nutzens nach Durchdringen der vorvernetzten Kunststofflage mit den spitzkegeligen Außenkontakten des Halbleiterchips und nach Kontaktieren der spitzkegeligen Außenkontakte mit einer vergrabenen Leiterbahnlage, -
10 zeigt einen schematischen Querschnitt durch eine weitere vorvernetzte oberste Kunststofflage eines Nutzens nach einem Positionieren über einer Bauteilposition mit Halbleiterchip, -
11 zeigt einen schematischen Querschnitt durch einen Nutzen nach Aufbringen der weiteren vorvernetzten obersten Kunststofflage und Aushärten der Kunststofflagen des Nutzens unter elektrischem Verbinden der spitzkegeligen Außenkontakte des Halbleiterchips mit der vergrabenen Leiterbahnlage, -
12 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil nach dem Trennen des Nutzens in einzelne elektronische Bauteile. -
1 zeigt einen schematischen Querschnitt eines elektronischen Bauteils1 einer ersten Ausführungsform der Erfindung. Das Bezugszeichen2 kennzeichnet eine Gehäusepackung, die sich aus drei Kunststofflagen3 zusammensetzt. Zwischen den Kunststofflagen3 ist mindestens eine vergrabene Leiterbahnlage4 angeordnet. Diese Leiterbahnlage4 liegt auf der Oberseite27 eines Schaltungsträgers26 , der die Gehäusepackung trägt. - Der Schaltungsträger
26 dieser Ausführungsform der Erfindung weist eine Kunststofflage3 auf, auf deren Oberseite27 die vergrabene Leiterbahnlage angeordnet ist und die über Durchkontakte8 mit auf der Unterseite28 des Schaltungsträgers26 angeordneten Außenkontaktflächen14 elektrisch verbunden ist. Auf den Außenkontaktflächen17 sind in dieser ersten Ausführungsform der Erfindung Außenkontaktbälle29 des elektronischen Bauteils1 angeordnet. - Das Bezugszeichen
22 kennzeichnet einen vorvernetzbaren Kunststoff einer Kunststofflage3 auf dem Schaltungsträger26 , der von spitzkegeligen Außenkontakten7 eines Halbleiterchips5 durchdrungen ist, die mit ihren Kegelspitzen elektrische Verbindungen zu der vergrabenen Leiterbahnlage4 herstellen. Der Halbleiterchip5 ist mit seiner Außenseite6 , welche die spitzkegeligen Außenkontakte7 aufweist, in die Kunststofflage3 aus vorvernetztem Kunststoff22 eingeprägt. Die Gehäusepackung2 wird von einer obersten Kunststofflage15 abgeschlossen, die ebenfalls aus einem vorvernetzten Kunststoff22 besteht und eine Rückseite30 des Halbleiterchips5 abdeckt, so dass der Halbleiterchip5 ein vergrabener Halbleiterchip10 ist. - Die Gehäusepackung
2 aus den drei Kunststofflagen3 mit der einen vergrabenen Leiterbahnstruktur4 kann nicht nur äußerst preiswert hergestellt sondern auch sehr kompakt und somit mit äußerst geringer Bauhöhe realisiert werden, insbesondere dann, wenn der Halbleiterchip5 ein gedünnter Halbleiterchip11 ist, der eine Dicke zwischen 30 bis 100 Mikrometer aufweist und in Extremfällen eine Dicke unter 30 Mikrometern einnehmen kann. Somit kann die gesamte Bauteilhöhe, die sich aus den Schichtdicken der drei Kunststofflagen im wesentlichen ergibt, zwischen der Unterseite12 und der Oberseite13 zwischen 100 und 500 Mikrometern liegen. -
2 zeigt einen schematischen Querschnitt eines elektronischen Bauteils1 einer zweiten Ausführungsform der Erfindung. Komponenten mit gleichen Funktionen wie in1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. - Die zweite Ausführungsform der Erfindung stellt ein Multichipmodul im schematischen Querschnitt dar, das in dieser Ausführungsform und in diesem Querschnitt drei Halbleiterchips
31 ,32 und33 aufweist, die in unterschiedlichen Lagen in oder auf der Gehäusepackung2 des Multichipmoduls9 angeordnet sind. Zwischen drei Kunststofflagen3 sind in dieser Ausführungsform der Erfindung zwei vergrabene Leiterbahnlagen34 und35 angeordnet. Der Schaltungsträger26 ist in dieser Ausführungsform der Erfindung ebenfalls aus einem vorvernetzbaren Kunststoff22 hergestellt, so dass der Halbleiterchip31 mit seiner passiven Rückseite30 in den vorvernetzten Kunststoff22 eingeprägt werden kann, bevor eine vollständige Vernetzung der Kunststofflagen3 durchgeführt wird. - Die aktive Oberseite des Halbleiterchips
31 weist spitzkegelige Außenkontakte7 auf, die als Durchkontakte8 die mittlere Kunststofflage3 des Multichipmoduls durchdringen und mit der Leiterbahnlage35 zwischen den obersten beiden Kunststofflagen verbunden sind. Der Halbleiterchip32 ist als vergrabener Halbleiterchip10 analog zur ersten Ausführungsform der Erfindung angeordnet und kontaktiert die untere Leiterbahnlage35 der vergrabenen Leiterbahnlagen4 , wobei seine spitzkegeligen Außenkontakte ebenfalls die mittlere Kunststofflage der Gehäusepackung2 durchdringen. Der dritte Halbleiterchip33 ist bei diesem Multichipmodul 9 auf dessen Oberseite13 angeordnet und durchdringt mit seinen spitzkegeligen Außenkontakten7 die oberste Kunststofflage15 des Multichipmoduls. - Das Multichipmodul kann sowohl mit weiteren Halbleiterchips
5 als auch mit passiven Bauelementen16 auf seiner Oberseite13 bestückt sein, während seine Unterseite12 Außenkontaktflächen14 aufweist, die mit nicht gezeigten Außenkontaktbällen ausgestattet sein können. Die passiven Bauelemente16 können sowohl mit ihren Elektroden über Durchkontakte mit den einzelnen vergrabenen Leiterbahnlagen34 oder35 als auch direkt mit den Außenkontaktflächen8 verbunden sein. Ein derartiges erfindungsgemäßes elektronisches Bauteil1 zeichnet sich dadurch aus, dass keinerlei Bondverbindungen vorzusehen sind und auch die vorzubereitenden Durchkontakte in den einzelnen Kunststofflagen3 minimiert werden können, zumal die spitzkegeligen Außenkontakte7 der Halbleiterchips unmittelbar Durchkontakte8 durch die einzelnen Kunststofflagen3 bilden. - Die
3 bis5 zeigen Sonderformen der elektronischen Bauteile, wie sie insbesondere in der Sensorik, der Akustik, der Optik oder in der Filtertechnik, beispielsweise für Hochfrequenzfilter und für die Mobilfunktechnik vorgesehen werden können. Dabei ist allen drei Ausführungsformen gemeinsam, dass sie eine Hohlgehäusepackung realisieren. Komponenten der3 bis5 , welche gleiche Funktionen wie in den vorhergehenden Figuren aufweisen, werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. -
3 zeigt einen schematischen Querschnitt eines elektronischen Bauteils1 einer dritten Ausführungsform der Erfindung, womit eine erste Hohlgehäusepackung17 realisiert wird, die einen äußerst flachen Hohlraum36 aufweist. Die Gehäusepackung2 dieser Hohlraumgehäusepackung17 weist im wesentlichen zwei Kunststofflagen auf. Einerseits eine strukturierte Kunststofflage37 , die den Rahmen19 für die Hohlraumgehäusepackung bildet, wobei der Rahmen19 von spitzkegeligen Außenkontakten7 des Halbleiterchips5 durchdrungen wird. Der Halbleiterchip5 bildet gleichzeitig mit einer seiner Oberflächen die Oberseite13 des elektronischen Bauteils1 . - Die Vertiefung
25 in der strukturierten Kunststofflage37 wird durch eine geschlossene Kunststofflage in Form einer Abdeckung18 abgedeckt, die ähnliche Funktionen aufweist wie der Schaltungsträger26 in den vorhergehenden Ausführungsbeispielen, denn die Abdeckung18 trägt gleichzeitig eine vergrabene Leiterbahnlage4 , welche über Durchkontakte8 mit Außenkontaktflächen14 auf der Abdeckung18 in Verbindung steht. Eine derartige Hohlraumgehäusepackung17 , wie sie in3 gezeigt wird, kann für Kontaktsensoren eingesetzt werden, wie sie in Notebooks, Rechnern oder Bankomaten vorgesehen sind, zumal eine Oberseite des Halbleiterchips5 gleichzeitig die Oberseite13 des Sensors bildet, während die Abschirmung18 des Hohlraumes36 die Unterseite12 dieser Hohlraumgehäusepackung aufweist. -
4 zeigt einen schematischen Querschnitt eines elektronischen Bauteils1 einer vierten Ausführungsform der Erfindung. Diese vierte Ausführungsform der Erfindung unterscheidet sich von der dritten Ausführungsform der Erfindung nach3 dadurch, dass der Halbleiterchip5 als vergrabener Halbleiterchip10 ausgebildet ist, indem eine obere Kunststofflage15 den Halbleiterchip5 abdeckt und gleichzeitig vor Berührung schützt. Ein derartiges elektronisches Bauteil mit flachem Hohlraum36 kann insbesondere für präzise Hochfrequenzfilter eingesetzt werden, wobei die Filterstruktur auf der aktiven Oberseite6 des Halbleiterchips5 angeordnet ist und über die spitzkegeligen Außenkontakte7 des Halbleiterchips5 mit Durchkontakten8 durch die Abdeckung18 der Hohlraumgehäusepackung17 mit Außenkontaktflächen14 auf der Unterseite12 der Gehäusepackung2 verbunden ist. In dieser vierten Ausführungsform der Erfindung besteht die Gehäusepackung aus drei Kunststofflagen3 mit einer vergrabenen Leiterbahnlage4 , während die Gehäusepackung2 in der dritten Ausführungsform der Erfindung lediglich zwei Kunststofflagen3 mit dazwischenliegender vergrabener Leiterbahnlage4 aufweist. -
5 zeigt einen schematischen Querschnitt eines elektronischen Bauteils1 einer fünften Ausführungsform der Erfindung. Diese fünfte Ausführungsform der Erfindung unterscheidet sich von der vierten Ausführungsform dadurch, dass die Abdeckung18 eine zentrale Öffnung21 zum Hohlraum36 aufweist. Diese zentrale Öffnung dient der Gaskopplung beispielsweise eines Gassensors oder kann auch der Schallkopplung eines Schallsensors, wie eines Mikrophons oder eines Mikrohörers dienen. -
6 bis12 zeigen schematische Querschnitte durch Komponenten eines Nutzens24 nach einzelnen Verfahrensschritten zur Herstellung eines elektronischen Bauteils1 gemäß der ersten Ausführungsform der Erfindung. Komponenten der6 bis12 , die gleiche Funktionen wie in den vorhergehenden Fi guren erfüllen, werden mit gleichen Bezugszeichen gekennzeichnet. -
6 zeigt einen schematischen Querschnitt durch einen Schaltungsträger26 eines Nutzens24 mit einer Leiterbahnlage4 auf seiner Oberseite27 , mit Außenkontaktflächen14 auf seiner Unterseite28 und mit Durchkontakten8 zu den Außenkontakten14 in einer Bauteilposition23 . Ein derartiger Schaltungsträger26 kann zur Verstärkung der Formstabilität mit Glasfasern oder Kohlenstoff-Fasern verstärkt sein. Die punktierten Linien38 kennzeichnen die Grenzen einer Bauteilposition23 des Nutzens24 . Der Schaltungsträger kann bereits aus vernetztem Kunststoff bestehen und auf seiner Oberseite eine strukturierte Kupferschicht als Leiterbahnlage4 aufweisen. Diese Leiterbahnlage4 ist über Durchkontakte8 aus Kupfer oder einer Kupferlegierung mit Außenkontaktflächen14 verbunden, die auf der Unterseite28 des Schaltungsträgers26 vorgesehen sind. -
7 zeigt einen schematischen Querschnitt durch einen Schaltungsträger26 eines Nutzens24 nach Aufbringen einer vorvernetzten Kunststofflage22 auf die Oberseite27 des Schaltungsträgers26 . Eine derartige vorvernetzte Kunststofflage22 ist im Verhältnis zum bereits vernetzten und ausgehärteten Kunststoff des Schaltungsträgers26 relativ weich und kann folglich ohne Aufwand allzu großer Kräfte verformt werden. Diese Verformbarkeit eines vorvernetzten Kunststoffs wird in dem nächsten Schritt, der mit den8 und9 gezeigt wird, verwendet, um die Herstellungskosten von elektronischen Bauteilen zu vermindern. -
8 zeigt einen schematischen Querschnitt durch einen Halbleiterchip5 oder einen gedünnten Halbleiterchip11 mit spitzkegeligen Außenkontakten7 nach einem Ausrichten des Halbleiterchips5 ,11 über einer Bauteilposition23 des Nutzens24 . Dieser Halbleiterchip5 ,11 ist mit seinen spitzkegeligen Außenkontakten7 über der Kunststofflage3 aus vorvernetztem Kunststoff22 angeordnet und wird nach der Positionierung, die in8 gezeigt wird, in9 die Kunststofflage3 mit seinen spitzkegeligen Außenkontakten durchdringen. -
9 zeigt einen schematischen Querschnitt durch eine Bauteilposition23 eines Nutzens24 nach Durchdringen der vorvernetzten Kunststofflage22 mit den spitzkegeligen Außenkontakten des Halbleiterchips5 ,11 und nach Kontaktieren der spitzkegeligen Außenkontakte7 des Halbleiterchips5 ,11 mit einer vergrabenen Leiterbahnlage4 . Durch das Aufbringen der vorvernetzbaren Kunststofflage22 in7 wird die ursprünglich auf der Oberseite27 des Schaltungsträgers26 angeordnete Leiterbahnlage zu einer vergrabenen Leiterbahnlage4 . In9 wird diese vergrabene Leiterbahnlage4 nach Durchdringen der Kunststofflage3 mit Hilfe der spitzkegeligen Außenkontakte7 des Halbleiterchips5 mit dem Halbleiterchip5 kontaktiert. Dabei prägt sich die Außenseite6 des Halbleiterchips5 , welche die spitzkegeligen Außenkontakte7 trägt, in die vorvernetzte Kunststofflage22 ein. -
10 zeigt einen schematischen Querschnitt durch eine weitere vorvernetzte oberste Kunststofflage15 eines Nutzens24 nach einem Positionieren über einer Bauteilposition23 mit Halbleiterchip5 . Mit dieser obersten Kunststofflage15 , die in10 positioniert wird, kann, wie es die11 zeigt, der Halbleiterchip5 vollständig abgedeckt werden. -
11 zeigt einen schematischen Querschnitt durch einen Nutzen24 nach Aufbringen der weiteren vorvernetzten obersten Kunststofflage15 und Aushärten der Kunststofflagen15 und22 des Nutzens24 unter elektrischem Verbinden der spitzkegeligen Außenkontakte7 des Halbleiterchips5 mit der vergrabenen Leiterbahnlage4 .11 zeigt somit das Ergebnis von zwei Verfahrensschritten, nämlich einmal dem Aufbringen der positionierten obersten Kunststofflage15 in Pfeilrichtung A, wie sie in10 gezeigt wird, auf den Nutzen24 und zusätzlich den weiteren Schritt des Aushärtens und Vernetzens der Kunststofflagen15 und22 unter gleichzeitigem elektrischem Verbinden der Spitzen der spitzkegeligen Außenkontakte7 zu der vergrabenen Leiterbahnlage4 , so dass die spitzkegeligen Außenkontakte7 praktisch zu Durchkontakten8 durch die mittlere der drei Kunststofflagen3 werden. - Mit dem in
11 fertiggestellten Nutzen werden gleichzeitig mehrere elektronische Bauteile in den Bauteilpositionen23 des Nutzens hergestellt. Dazu kann der Nutzen in einem Standard-PCB-Format von 18" x 24" ausgeführt sein. Für eine Oberflächenmontage von zusätzlichen Bauteilen auf dem Nutzen kann der Nutzen in mehrere Montagenutzen vereinzelt werden und nach einer Oberflächenmontage von zusätzlichen Bauteilen kann ein Singulieren durch Sägen, Fräsen oder durch Brechen des Nutzens zu einzelnen Multichipmodulen erfolgen. - In der hier gezeigten Ausführungsform wird jedoch ein einzelnes elektronisches Bauteil
1 mit lediglich einem einzelnen elektronischen Halbleiterchip5 ,11 ohne Bestückung der Oberseite13 mit weiteren Bauteilen gezeigt, wie es der ersten Ausführungsform der Erfindung entspricht. -
12 zeigt einen schematischen Querschnitt durch ein elektronisches Bauteil1 nach dem Trennen des Nutzens24 in einzelne elektronische Bauteile1 . Der schematische Querschnitt, wie er in12 gezeigt wird, entspricht somit dem schematischen Querschnitt, wie er bereits aus1 bekannt ist. Die Außenkontaktbälle29 , die hier erst nach dem Vereinzeln der elektronischen Bauteile1 gezeigt werden, können auch während der Herstellung des Nutzens auf die Außenkontaktflächen14 des Nutzens aufgebracht werden, bevor der Nutzen durch Sägen, Fräsen oder Brechen in einzelne elektronische Bauteile1 getrennt wird. -
- 1
- elektronisches Bauteil
- 2
- Gehäusepackung
- 3
- Kunststofflage
- 4
- vergrabene Leiterbahnlage
- 5
- Halbleiterchip
- 6
- Außenseite des Halbleiterchips
- 7
- spitzkegelige Außenkontakte
- 8
- Durchkontakte
- 9
- Multichipmodul
- 10
- vergrabener Halbleiterchip
- 11
- gedünnter Halbleiterchip
- 12
- Unterseite
- 13
- Oberseite
- 14
- Außenkontaktflächen
- 15
- oberste Kunststofflage
- 16
- passive Bauelemente
- 17
- Hohlgehäusepackung
- 18
- Abdeckung
- 19
- Rahmen
- 20
- transparente Kunststofflage
- 21
- zentrale Öffnung
- 22
- vorvernetzter Kunststoff
- 23
- Bauteilposition
- 24
- Nutzen
- 25
- Vertiefung
- 26
- Schaltungsträger
- 27
- Oberseite des Schaltungsträgers
- 28
- Unterseite des Schaltungsträgers
- 29
- Außenkontaktbälle des elektronischen Bauteils
- 30
- Rückseite des Halbleiterchips
- 31, 32 33
- Halbleiterchips eines Multichipmoduls
- 34, 35
- vergrabene Leiterbahnlagen eines Multichipmoduls
- 36
- flacher Hohlraum
- 37
- strukturierte Kunststofflage
- 38
- punktierte Linie
Claims (30)
- Elektronisches Bauteil mit einer Gehäusepackung (
2 ) aus mehreren Kunststofflagen (3 ), mit mindestens einer vergrabenen Leiterbahnlage (4 ) und mit mindestens einem Halbleiterchip (5 ), der auf einer Außenseite (6 ) verteilte spitzkegelige Außenkontakte (7 ) aufweist, wobei die spitzkegeligen Außenkontakte (7 ) in der Gehäusepackung (2 ) eine der Kunststofflagen (3 ) durchdringen und Durchkontakte zu der vergrabenen Leiterbahnlage (4 ) bilden. - Elektronisches Bauteil nach Anspruch 1, dadurch gekennzeichnet, dass das elektronische Bauteil (
1 ) ein Multichipmodul (9 ) mit mehreren vergrabenen Leiterbahnlagen (4 ) und mehreren Halbleiterchips (5 ), die spitzkegelige Außenkontakte (7 ) aufweisen, ist, wobei die spitzkegeligen Außenkontakte (7 ) der Halbleiterchips (5 ) in der Gehäusepackung (2 ) unterschiedliche Kunststofflagen (3 ) durchdringen und Durchkontakte (8 ) zu unterschiedlichen vergrabenen Leiterbahnlagen (4 ) bilden. - Elektronisches Bauteil nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass das elektronische Bauteil (
1 ) vergrabene Halbleiterchips (10 ) aufweist. - Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das elektronische Bauteil (
1 ) gedünnte Halbleiterchips (11 ) mit einer Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips (10 ) aufweisen. - Elektronisches Bauteil nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass das Multichipmodul (
9 ) auf der Unterseite (12 ) und/oder der Oberseite (13 ) Außenkontaktflächen (14 ) aufweist. - Elektronisches Bauteil nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, dass das Multichipmodul (
9 ) auf seiner Oberseite (13 ) Halbleiterchips (5 ) aufweist, die mit ihren spitzkegeligen Außenkontakten (7 ) die oberste Kunststofflage (15 ) durchdringen und Durchkontakte (8 ) zu einer vergrabenen Leiterbahnlage (4 ) bilden. - Elektronisches Bauteil nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass das Multichipmodul (
9 ) auf seiner Oberseite (13 ) passive Bauelemente (16 ) aufweist, die über Durchkontakte (8 ) in der obersten Kunststofflage (15 ) mit einer der vergrabenen Leiterbahnlagen (4 ) verbunden sind. - Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Hohlgehäusepackung (
17 ) die Kunststofflagen (3 ), die vergrabene Leiterbahnlage (4 ) und den mindestens einen Halbleiterchip (5 ) aufweist, wobei eine der Kunststofflagen (3 ) eine Abdeckung (18 ) mit Durchkontakten (8 ) bildet und eine weitere Kunststofflage (3 ) den Rahmen (19 ) der Hohlgehäusepackung (17 ) aufweist, die von den spitzkegeligen Außenkontakten (7 ) des Halbleiterchips (5 ) durchdrungen ist, wobei die spitzkegeligen Außenkontakte (7 ) mit Durchkontakten (8 ) der Abdeckung (18 ) elektrisch verbunden sind. - Elektronisches Bauteil nach Anspruch 8, dadurch gekennzeichnet, dass die Hohlgehäusepackung (
17 ) ein Lichtsensorgehäuse oder Chipkameragehäuse ist und die Abdeckung (18 ) eine transparente Kunststofflage (20 ) aufweist. - Elektronisches Bauteil nach Anspruch 8 oder Anspruch 9, dadurch gekennzeichnet, dass die Hohlgehäusepackung (
17 ) ein Drucksensorgehäuse ist und die Abdeckung (18 ) eine zentrale Öffnung (21 ) zur Druckkopplung aufweist. - Elektronisches Bauteil nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Hohlgehäusepackung (
17 ) ein Gassensorgehäuse ist und die Abdeckung (18 ) eine zentrale Öffnung (21 ) zum Gasaustausch aufweist. - Elektronisches Bauteil nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, dass die Hohlgehäusepackung (
17 ) ein Schallsensorgehäuse ist und die Abdeckung (18 ) eine zentrale Öffnung (21 ) zur Schallaufnahme oder Schallabgabe aufweist. - Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Kunststofflagen (
3 ) einen vorvernetzten Kunststoff (22 ) aufweist. - Elektronisches Bauteil nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass mindestens eine der Kunststofflagen (
3 ) Glasfaser- oder Kohlefaserverstärkungen aufweist. - Nutzen mit mehreren Bauteilpositionen (
23 ), wobei der Nutzen (24 ) mehrere Kunststofflagen (3 ) und mindestens eine vergrabenen Leiterbahnlage (4 ) aufweist und wobei jede Bauteilposition (23 ) mindestens einen Halbleiterchip (5 ) mit auf einer Außenseite (6 ) verteilten spitzkegeligen Außenkontakten (7 ) aufweist, und wobei die spitzkegeligen Außenkontakte (7 ) in dem Nutzen (24 ) eine der Kunststofflagen (3 ) durchdringen und Durchkontakte (8 ) zu der vergrabenen Leiterbahnlage (4 ) bilden. - Nutzen nach Anspruch 15, dadurch gekennzeichnet, dass jede Bauteilposition (
23 ) ein Multichipmodul (9 ) mit mehreren vergrabenen Leiterbahnlagen (4 ) und mehreren Halbleiterchips (5 ), die spitzkegelige Außenkontakte (7 ) haben, aufweist, wobei die spitzkegeligen Außenkontakte (7 ) der Halbleiterchips (5 ) in dem Nutzen (24 ) unterschiedliche Kunststofflagen (3 ) durchdringen und Durchkontakte (8 ) zu unterschiedlichen vergrabenen Leiterbahnlagen (4 ) bilden. - Nutzen nach Anspruch 15 oder Anspruch 16, dadurch gekennzeichnet, dass der Nutzen (
24 ) vergrabene Halbleiterchips (10 ) aufweist. - Nutzen nach einem der Ansprüche 15 bis 17, dadurch gekennzeichnet, dass der Nutzen (
24 ) gedünnte Halbleiterchips (11 ) mit einer Dicke zwischen 30 und 100 Mikrometern als vergrabene Halbleiterchips (10 ) aufweist. - Nutzen nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass der Nutzen (
24 ) auf der Unterseite (12 ) und/oder der Oberseite (13 ) in jeder Bauteilposition (23 ) Außenkontaktflächen (14 ) aufweist. - Nutzen nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass der Nutzen (
24 ) auf seiner Oberseite (13 ) in jeder Bauteilposition (23 ) Halbleiterchips (5 ) aufweist, die mit ihren spitzkegeligen Außenkontakten (7 ) die oberste Kunststofflage (15 ) durchdringen und Durchkontakte (8 ) zu einer vergrabenen Leiterbahnlage (4 ) bilden. - Nutzen nach einem der Ansprüche 15 bis 20, dadurch gekennzeichnet, dass der Nutzen (
24 ) auf seiner Oberseite (13 ) passive Bauelemente (16 ) aufweist, die über Durchkontakte (8 ) in der obersten Kunststofflage (15 ) mit einer der vergrabenen Leiterbahnlagen (4 ) verbunden sind. - Nutzen nach einem der Ansprüche 15 bis 21, dadurch gekennzeichnet, dass der Nutzen (
24 ) in einer der Kunststofflagen (3 ) für je de Bauteilposition (23 ) eine Vertiefung für eine Hohlgehäusepackung (17 ) mit mindestens einer vergrabenen Leiterbahnlage (4 ) und mit mindestens einem Halbleiterchip (5 ) aufweist, wobei eine weitere der Kunststofflagen (3 ) eine Abdeckung (18 ) mit Durchkontakten (8 ) bildet. - Nutzen nach einem der Ansprüche 15 bis 22, dadurch gekennzeichnet, dass der Nutzen (
24 ) mindestens eine Kunststofflage (3 ) eines vorvernetzten Kunststoffs (22 ) aufweist. - Nutzen nach einem der Ansprüche 15 bis 23, dadurch gekennzeichnet, dass der Nutzen (
24 ) mindestens eine Kunststofflage (3 ) mit Glasfaser- oder Kohlefaserverstärkungen aufweist. - Verfahren zur Herstellung mindestens eines elektronischen Bauteils (
1 ) mit einer Gehäusepackung (2 ) aus mehreren Kunststofflagen (3 ), mit mindestens einer vergrabenen Leiterbahnlage (4 ) und mit mindestens einem Halbleiterchip (5 ), der auf einer Außenseite (6 ) verteilte spitzkegelige Außenkontakte (7 ) aufweist, wobei die spitzkegeligen Außenkontakte (7 ) in der Gehäusepackung (2 ) eine der Kunststofflagen (3 ) durchdringen und Durchkontakte (8 ) zu der vergrabenen Leiterbahnlage (4 ) bilden, das folgende Verfahrensschritte aufweist: – Herstellen eines Schaltungsträgers (26 ) mit Außenkontaktflächen (14 ) auf der Unterseite (12 ) des Schaltungsträgers (26 ) und einer Leiterbahnlage (4 ) auf der Oberseite (27 ) des Schaltungsträgers (26 ), wobei die Außenkontaktflächen (14 ) und die Leiterbahnlage (4 ) über Durchkontakte (8 ) durch den Schaltungsträger (26 ) elektrisch verbunden werden, – Herstellen von Halbleiterchips (5 ) mit spitzkegeligen Außenkontakten (7 ), – Aufbringen einer vorvernetzten Kunststofflage (22 ) auf die Leiterbahnlage (4 ) des Schaltungsträgers (26 ), – Durchdringen der vorvernetzten Kunststoffslage (22 ) mit den spitzkegeligen Außenkontakten (7 ) mindestens eines der Halbleiterchips (5 ) bis die spitzkegeligen Außenkontakte (7 ) Durchkontakte (8 ) zu der Leiterbahnlage bilden und der mindestens eine Halbleiterchip (5 ) sich in die vorvernetzte Kunststofflage (22 ) einprägt, – Aushärten und Vernetzen der vorvernetzten Kunststofflage (22 ) zu einer Kunststofflage (3 ), – Funktionstest des elektronischen Bauteils (1 ) über die Außenkontaktflächen (14 ) des Schaltungsträgers (26 ). - Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass vor dem Aushärten und Vernetzen der vorvernetzten Kunststofflage (
22 ) eine weitere vorvernetzte Kunststofflage (22 ) zur Abdeckung des Halbleiterchips (5 ) aufgebracht wird. - Verfahren nach Anspruch 25 oder Anspruch 26, dadurch gekennzeichnet, dass auf die Leiterbahnlage (
4 ) des Schaltungsträgers (26 ) eine strukturierte vorvernetzte Kunststofflage (22 ) mit mindestens einer Vertiefung (25 ) für eine Hohlgehäusepackung (17 ) aufgebracht wird. - Verfahren nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass auf die Leiterbahnlage (
4 ) des Schaltungsträgers (26 ) mehrere Folgen von Leiterbahnlagen (4 ) und Kunststofflagen (3 ) mit Durchkontakten (8 ) und eingebetteten Halbleiterchips (10 ) aufgebracht werden, wobei die spitzkegelige Außenkontakte (7 ) der Halbleiterchips (5 ) jeweils eine der Kunststofflagen (3 ) durchdringen und Durchkontakte (8 ) zu einer der Leiterbahnlagen (4 ) bilden. - Verfahren nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet, dass auf eine oberste Kunststofflage (
15 ) eine obere Leiterbahnlage (4 ) aufgebracht wird, die mit Halbleiterchips (5 ) und/oder passiven Bauelementen (16 ) zu einem Multichipmodul (9 ) bestückt wird. - Verfahren nach einem der Ansprüche 25 bis 29, dadurch gekennzeichnet, dass die beanspruchten Verfahrensschritte zur Herstellung eines Nutzens (
24 ) mit mehreren Bauteilpositionen (23 ) durchgeführt werden und der Nutzen (24 ) abschließend zu einzelnen elektronischen Bauteilen (1 ) aufgetrennt wird.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10228593A DE10228593A1 (de) | 2002-06-26 | 2002-06-26 | Elektronisches Bauteil mit einer Gehäusepackung |
US10/519,215 US7319598B2 (en) | 2002-06-26 | 2003-06-25 | Electronic component with a housing package |
EP03761433A EP1518267A2 (de) | 2002-06-26 | 2003-06-25 | Elektronisches bauteil mit einer gehäusepackung |
PCT/DE2003/002119 WO2004003991A2 (de) | 2002-06-26 | 2003-06-25 | Elektronisches bauteil mit einer gehäusepackung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10228593A DE10228593A1 (de) | 2002-06-26 | 2002-06-26 | Elektronisches Bauteil mit einer Gehäusepackung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10228593A1 true DE10228593A1 (de) | 2004-01-15 |
Family
ID=29723476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10228593A Ceased DE10228593A1 (de) | 2002-06-26 | 2002-06-26 | Elektronisches Bauteil mit einer Gehäusepackung |
Country Status (4)
Country | Link |
---|---|
US (1) | US7319598B2 (de) |
EP (1) | EP1518267A2 (de) |
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