DE10204621A1 - Verfahren zur Herstellung einer mit einem vertikale Profil versehenen Elektrode und eine derartige Elektrode umfassendes Halbleiterbauelement - Google Patents

Verfahren zur Herstellung einer mit einem vertikale Profil versehenen Elektrode und eine derartige Elektrode umfassendes Halbleiterbauelement

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Abstract

Es wird ein Verfahren zur Herstellung einer vertikal profilierten Elektrode wie eines T-Gate 40 auf einem Halbleitersubstrat 20 beschrieben. Das Verfahren umfasst das Vorsehen eines Lackgebildes 34, welches zumindest eine erste Lackstruktur 24', welche auf dem Substrat 20 angeordnet ist und eine erste Öffnung 26 besitzt, wobei der erste Lack ein Negativlack ist, und eine zweite Lackstruktur 32 umfasst, die eine die erste Öffnung 26 umgebende zweite Öffnung 30 besitzt. Das vertikale Profil der Gate-Elektrode 40 wird durch die Umrisse und die relative Lage der ersten und der zweiten Öffnung 26, 30 definiert. Auf dem Lackgebilde 34 wird ein Metall 38 abgeschieden und ein Lift-Off wird durchgeführt, um den zweiten Lack 32 zusammen mit dem darauf abgeschiedenen Metall 38 zu entfernen.

Description

    HINTERGRUND DER ERFINDUNG 1. Technisches Gebiet
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Elektrode auf einem Halbleitersubstrat. Die Erfindung betrifft insbesondere die Herstellung einer mit einem vertikalen Profil versehenen Elektrode wie eines T-Gate oder eines Γ-Gate. Die Erfindung betrifft weiterhin ein Halbleiterbauelement, welches eine derartige, mit einem vertikalen Profil versehene Elektrode umfasst.
    • 2. Erläuterung des Stands der Technik
  • Die raschen Fortschritte im Materialwachstum und in der Bauelementherstellung haben die Leistungsfähigkeit von Halbleiterbauelementen wie Heterostruktur-Feldeffekttransistoren in den zurückliegenden Jahren drastisch verbessert. Derartige Halbleiterbauelemente wurden ursprünglich mit Gate-Elektroden, welche einen dreieckigen Querschnitt aufwiesen, versehen. Das Herunterskalieren der Profilgeometrie von Gate-Elektroden von dreieckiger Form mit der Absicht, kürzere Elektronen-Transitzeiten zu erzielen, führt jedoch zu einem starken Anstieg des End-to-End-Widerstands des Gates. Dies verschlechtert nicht nur die Hochfrequenz- Leistungsfähigkeit des Halbleiterbauelements, sondern auch dessen Leistungsgewinn- Grenzfrequenz und dessen Rauschverhalten.
  • Zur Lösung der mit dreieckförmigen Gate-Elektroden verbundenen Probleme wurden Gate- Elektroden mit einem vertikalen Profil wie T- oder Γ-förmige Gate-Elektroden (T- oder Γ- Gates) vorgeschlagen. Gate-Elektroden mit einem vertikalen Profil in Gestalt von T- oder Γ- Gates vereinen kleine "Fußabdrücke", d. h. kurze Gate-Längen, mit großen Querschnittsflächen.
  • Herstellungsverfahren und Herstellungsgrenzen von T- oder Γ-Gates werden beispielhaft in B. E. Maile "Fabrication limits of nanometer T- and Γ-gates: Theory and Experiment", J. Vac. Sci. Technol. B 11 (6), Nov/Dec 1993, Seiten 2502 bis 2508 erörtert. In diesem Artikel wird die Herstellung von T- und Γ-Gates im sub-100 nm Bereich unter Verwendung von Elektronenstrahl-Lithographie, Mehrschicht-Lackstapeln und Lift-Off beschrieben.
  • Während der Herstellung der T- und Γ-Gates wird ein zweischichtiger Lackstapel auf dem Halbleitersubstrat angeordnet. Der zweischichtige Lackstapel wird mittels Elektronenstrahl- Lithographie belichtet und anschließend entwickelt, um den Lackstapel lokal zu öffnen und vertikal sowie horizontal zu strukturieren. Nachdem der Lackstapel strukturiert wurde, wird ein Gate-Metall auf dem strukturierten Lackstapel abgeschieden sowie ein Lift-Off durchgeführt, um den strukturierten Lackstapel zusammen mit dem darauf abgeschiedenen Gate-Metall zu entfernen.
  • Der zweilagige Lackstapel besteht aus einer ersten Lackschicht (unterer Lack), welche auf dem Halbleitersubstrat angeordnet ist, und einer zweiten Lackschicht (oberer Lack), welche auf dem unteren Lack angeordnet ist. Beide Lackschichten werden aus Positiv-Elektronenlacken gebildet. Bei einem Positiv-Elektronenlack bewirkt eine Elektronen-Polymer-Wechselwirkung, welche während der Belichtung durch die auftreffenden Elektronen stattfindet, dass chemische Bindungen gebrochen werden (Kappung von Ketten), um kürzere molekulare Fragmente zu bilden. Im Ergebnis wird das Molekulargewicht in den bestrahlten Bereichen verringert. Die bestrahlten Bereiche werden später in einem Entwickler, der das Material mit geringem Molekulargewicht angreift, gelöst.
  • Die vorstehend beschriebene Herstellung eines T- und Γ-Gates erfordert ein Elektronen- Dosisprofil wie in Fig. 1a dargestellt. Wie Fig. 1a entnommen werden kann, besteht das Elektronen-Dosisprofil aus einer quasi-linienförmigen Belichtung 10 und einer überlagerten Flächenbelichtung 12. Die quasi-linienförmige Belichtung 10 definiert die Länge des Gate in einer x-Richtung und wird auch als "Kern"-Belichtung bezeichnet, wohingegen die überlagerte Flächen- oder "Rahmen"-Belichtung 12 den Kopf des Gate definiert. Änderungen der Querschnittsgeometrie, d. h. T- und Γ-Form, können auf einfache Weise durch Änderung der relativen x-Position von Kern- und Rahmenbelichtung erreicht werden.
  • Wie aus Fig. 1a ersichtlich ist, ist die Elektronendosis D1, welche zur Belichtung des unteren Lacks benötigt wird, höher als die Elektronendosis D2 für die Belichtung des oberen Lacks. Dies bedeutet, dass die Empfindlichkeit, welche als die pro Einheitsfläche benötige Elektronendosis für vollständige Entwicklung definiert ist, des oberen Lacks höher ist als die Empfindlichkeit des unteren Lacks. Verschiedene Lackempfindlichkeiten sind notwendig, um die vertikale Profilierung der Gate-Elektrode zu steuern.
  • Es existiert ein Bedarf an einem Verfahren zur Herstellung einer mit einem vertikalen Profil versehenen Elektrode auf einem Halbleitersubstrat, welches eine bessere Steuerung des vertikalen Elektrodenprofils gestattet. Es besteht weiterhin eine Bedarf an einem Halbleiterbauelement, welches eine derartige Elektrode mit vertikalem Profil besitzt.
    • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß der Erfindung wird ein Verfahren zur Herstellung einer Elektrode mit vertikalem Profil auf einem Halbleitersubstrat vorgeschlagen, wobei das Verfahren den Schritt des Vorsehens eines Lackgebildes auf dem Substrat enthält mit mindestens einer ersten Negativlack-Struktur, welche auf dem Substrat angeordnet ist und eine erste Öffnung besitzt, und einer zweiten Lackstruktur, welche eine die erste Öffnung umgebende zweite Öffnung besitzt, wobei die relative Lage der ersten und der zweiten Öffnung ein vertikales Profil der Elektrode festlegen, und die weiteren Schritte des Abscheidens eines Metalls auf dem Lackgebilde und des Durchführens eines Lift-Off, um die zweite Lackstruktur zusammen mit dem darauf abgeschiedenen Metall zu entfernen.
  • Allgemein besitzt die Verwendung eines Negativlacks als erster Lack vorteilhafte Auswirkungen auf die Bauelementherstellung und gestattet eine bessere Steuerung des vertikalen Elektrodenprofils. Technologische Phänomene beispielsweise, welche herkömmlicherweise (d. h. wenn ein Positivlack als erster Lack verwendet wird) zu einer unerwünschten Verbreiterung der Gate-Länge führen, haben den gegenteiligen Effekt, wenn ein Negativlack verwendet wird. Aus diesem Grund können eine Streuung des Dosis- oder Energieprofils, eine Zunahme des zur Belichtung verwendeten Strahldurchmessers, der Belichtungsdosis oder, im Fall der Belichtung mittels Photonen, der Belichtungsenergie ausgenutzt werden, so dass sie tatsächlich zu einer effektiven Verringerung der Gate-Länge und zu schnelleren Halbleiterbauelementen beitragen.
  • Die zweite Lackstruktur kann vollständig oberhalb der ersten Lackstruktur angeordnet werden (Lackstapel) oder angrenzend an die erste Lackstruktur unmittelbar auf dem Substrat. Außerdem kann die zweite Lackstruktur teilweise auf der ersten Lackstruktur und teilweise auf dem Substrat angeordnet werden.
  • Die zweite Öffnung in der zweiten Lackstruktur ist vorzugsweise größer als die erste Öffnung in der ersten Lackstruktur und kann die erste Öffnung vollständig umgeben, so dass das sich ergebende Lackgebilde ein stufenartiges Profil in einer vertikalen Richtung aufweist. Zusätzlich zu der ersten und der zweiten Lackstruktur kann das Lackgebilde weitere Lackstrukturen umfassen, vorzugsweise in Gestalt von zwischen der ersten und der zweiten Lackstruktur angeordneten Lackstrukturen oder angeordnet beispielsweise mit einem Überhang oberhalb der zweiten Lackstruktur.
  • Das Lackgebilde kann Elektronenlacke oder Lacke, welche mittels Photonen zu belichten sind, wie optische Lacke und Röntgenstrahlen-Lacke enthalten. In dem Fall dass der erste Lack mittels Elektronenstrahl-Lithographie zu belichten ist, kann der erste Lack Wasserstoff- Silsesquioxan (HSiO3/2)n (HSQ) enthalten. Außerdem kann das Lackgebilde eine Kombination unterschiedlicher Lacke umfassen. Der erste Lack beispielsweise kann ein mittels Elektronen zu belichtender Lack und der zweite Lack kann ein mittels Photonen zu belichtender Lack, oder umgekehrt, sein. In einem solchen Fall werden zwei oder mehr unterschiedliche Belichtungsverfahren verwendet. Während der erste Lack ein Negativlack ist, kann der zweite Lack entweder ein Positiv- oder ein Negativlack sein.
  • Die erste Lackstruktur kann vollständig oder teilweise auf dem Substrat verbleiben, d. h. wird vorzugsweise nicht vollständig während der Bauelementherstellung entfernt. In einem solchen Fall kann die erste Lackstruktur als eine Art Passivierungsschicht fungieren. Gemäß einer besonders bevorzugten Ausführungsform verbleibt der erste Lack zumindest in zwischen dem Substrat und Bereichen der vertikal profilierten Elektrode angeordneten Hohlräumen. In einigen Fällen kann es jedoch vorteilhaft sein, die erste Lackstruktur während des Lift-Off oder in einem separaten Schritt danach zu entfernen.
  • Der erste Lack kann ein Dielektrikum mit geringem k sein, d. h. ein Dielektrikum mit einer niedrigen Dielektritätskonstante ε1. Dies ist besonders vorteilhaft, wenn die erste Lackstruktur zumindest teilweise zwischen einem Bereich des Substrats und der Elektrode verbleibt, weil die niedrige Dielektrizitätskonstante dann zu einer Verringerung der Bauelement-Eingangs- und Rückkopplungskapazitäten führt und die Bauelementeigenschaften verbessert.
  • Der erste Lack kann unter Verwendung eines invertierten quasi-linienförmigen Energie- oder Dosisprofils belichtet werden. Eine Quasi-Linie ist eine Linie, welche eine begrenzte Ausdehnung in zwei senkrechten Richtungen besitzt, wobei die Ausdehnung in eine Richtung wesentlich größer ist als die Ausdehnung in die andere Richtung. Ein derartiges Energie- oder Dosisprofil ist besonders vorteilhaft, wenn es sich bei der herzustellenden Elektrode um eine Gate-Elektrode handelt. Der belichtete erste Lack kann unter Verwendung eines selektiven Entwicklers entwickelt werden. Es kann damit sichergestellt werden, dass der erste Lack getrennt von dem zweiten Lack oder einem jeglichen anderen Lack, welcher für Elektroden- Herstellungszwecke verwendet wird, entwickelt werden kann. Falls notwendig, kann der belichtete zweite Lack oder ein jeglicher anderer belichteter Lack, der zum Lackgebilde beiträgt, ebenfalls unter Verwendung eines selektiven Entwicklers entwickelt werden.
  • Der erste und der zweite Lack können entweder gleichzeitig oder getrennt belichtet werden. Wenn der erste und der zweite Lack gleichzeitig belichtet werden sollen, kann der erste Lack als ein unterer Lack auf dem Substrat angeordnet sein und der zweite Lack kann als ein oberer Lack auf dem ersten Lack angeordnet sein. Wenn andererseits der erste und der zweite Lack nicht gleichzeitig belichtet werden sollen, kann der erste Lack auf dem Substrat angeordnet und entwickelt werden, bevor der zweite Lack auf dem ersten Lack und/oder auf solchen Flächen des Substrats, welche vorher durch Entwickeln des ersten Lacks geöffnet wurden, angeordnet wird. Der zweite Lack kann dann getrennt von dem ersten Lack belichtet und in einem nachfolgenden Entwicklungsschritt entwickelt werden.
  • Das vorstehend beschriebene Verfahren gestattet die Herstellung eines Halbleiterbauelements, welches ein Substrat, eine auf dem Substrat angeordnete Elektrode mit vertikalem Profil, einen zwischen dem Substrat und der Elektrode angeordneten Hohlraum, und einen Negativlack, welcher in dem Hohlraum angeordnet ist, umfasst. Der Hohlraum kann beispielsweise von einem Spalt gebildet sein, der zwischen einer oberen Oberfläche des Substrats und der dem Substrat zugewandten unteren Oberfläche der vertikal profilierten Elektrode angeordnet ist.
  • Der Negativlack füllt den Hohlraum vorzugsweise zumindest soweit aus, dass das Substrat in einem einen Kontaktbereich zwischen dem Substrat und der Elektrode umgebenden Bereich abgedeckt bleibt. Noch bevorzugter ist es, wenn der Negativlack derart angeordnet ist, dass der Hohlraum nach Abscheidung des Metalls hermetisch versiegelt bleibt. Aufgrund der während der Metallabscheidung auftretenden, vergleichsweise hohen Temperaturen kann der erste Lack in vorteilhafter Weise gehärtet und getempert werden.
  • Der Negativlack, welcher das Substrat in Bereichen außerhalb des Hohlraums bedecken kann oder welcher im Wesentlichen nur innerhalb des Hohlraums angeordnet sein kann, ist vorzugsweise ein Dielektrikum, welches eine Dielektrizitätskonstante εr < 4,5 besitzt. Der Kontaktbereich zwischen der Elektrode und dem Substrat kann der Grund einer geätzten Vertiefung sein. Diese geätzte Vertiefung ist vorzugsweise unterhalb des Negativlacks angeordnet.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Weitere Aspekte und Vorteile der Erfindung werden erläutert unter Bezugnahme auf die nachfolgende, detaillierte Beschreibung von bevorzugten Ausführungsformen und die Zeichnungen, wobei
  • Fig. 1a bis 1d das Dosisprofil des Stands der Technik sowie Dosis- oder Energieprofile gemäß beispielhaften Ausführungsformen der Erfindung zeigen;
  • Fig. 2a, 2b eine erste Ausführungsform eines erfindungsgemäßen Verfahrens zur Herstellung einer vertikal profilierten Gate-Elektrode auf einem Halbleitersubstrat zeigen;
  • Fig. 3 bis 6 vier weitere Ausführungsformen erfindungsgemäßer Verfahren zur Herstellung einer vertikal profilierten Gate-Elektrode auf einem Halbleitersubstrat zeigen.
    • BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
  • Im Folgenden wird die Erfindung beispielhaft im Hinblick auf eine Mehrzahl von Ausführungsformen beschrieben, die sich auf die Herstellung von T- oder Γ-förmigen Gate-Elektroden auf Halbleitersubstraten beziehen. Die Erfindung ist jedoch weder auf die bestimmten Elektrodenarten, noch auf die bestimmten Profile, noch auf die bestimmten Lackarten, welche nachstehend erörtert werden, beschränkt. Es ist insbesondere so, dass obwohl sich die nachfolgende Erörterung hauptsächlich auf Elektronenlacke bezieht, die Erfindung auch unter zusätzlicher oder ausschließlicher Verwendung von Lacken, welche mittels Photonen (z. B. Tief-UV, Extrem- UV, Röntgenstrahlen) oder fokussierten Ionenstrahlen belichtet werden, ausgeführt werden könnte. Obwohl des Weiteren die nachfolgende Erörterung sich in erster Linie auf Lackgebilde, welche zwei oder drei unterschiedliche Lacke umfassen, und im Allgemeinen U-förmige Dosis- oder Energieprofile bezieht, komplexere Lackgebilde und Dosis- oder Energieprofile ebenfalls verwendet werden könnten, um anspruchsvolle vertikale Profile herzustellen. Obwohl außerdem im Nachfolgenden die kombinierte Verwendung eines Negativlacks und eines oder mehrerer Positivlacke beschrieben wird, könnte die Erfindung auch unter ausschließlicher Verwendung von Negativlacken oder von zwei oder mehr Negativlacken in Kombination mit einem oder mehreren Positivlacken ausgeführt werden.
  • Typische Dosis- oder Energieprofile gemäß der Erfindung sind beispielhaft in den Fig. 1b bis 1d dargestellt. Die Bezeichnung "Dosisprofil" trifft dann zu, wenn die Lacke mittels Elektronen oder Ionenstrahlen belichtet werden, und die Bezeichnung "Energieprofil" ist dann zutreffend, wenn die Lacke mittels Photonen belichtet werden. Für den Fall, dass das Lackgebilde unter Verwendung einer Mischung unterschiedlicher Belichtungsmechanismen hergestellt wird, wären getrennte Dosis- und Energieprofile erforderlich. Wenn beispielsweise die Herstellung eines Lackgebildes einen mittels Elektronen belichteten Lack und einen weiteren, mittels Photonen belichteten Lack umfasst, könnte ein gemischtes Dosis/Energieprofil resultieren.
  • Die Dosis- oder Energieprofile, welche in den Fig. 1b bis 1d dargestellt sind, könnten das Ergebnis eines einzigen Belichtungsschritts oder das Ergebnis der Akkumulierung einer Vielzahl von Entwicklungsschritten sein. Die Profile gehen von der Annahme aus, dass eine Kombination aus einem Negativlack als unterem Lack und einem Positivlack als oberem Lack verwendet wird, um das das vertikale Gate-Profil definierende Lackgebilde zu realisieren. Der Negativlack wird zum Strukturieren des Gate-Fußes und der Positivlack zum Strukturieren des Gate-Kopfes verwendet. Wie vorstehend bereits erwähnt wurde, könnte auch ein Negativlack zum Strukturieren des Gate-Kopfes verwendet werden.
  • Die Dosis oder Energieprofile, welche in den Fig. 1b bis 1d dargestellt sind, weichen von dem Dosisprofil von Fig. 1a darin ab, dass das Belichtungsmuster der "Kern"-Belichtung 10 invertiert ist. Mit anderen Worten, der Gate-Fuß wird mittels einer invertierten quasi-linienförmigen Belichtung definiert. Im Querschnitt entlang der x-Achse besitzt eine derartige invertierte quasi-linienförmige Belichtung ein lokales Dosis- oder Energieminimum 14 an der Position des Gate-Fußes. Das lokale Minimum 14 ist umgeben von zwei Peaks 16, welche oberhalb der kritischen Energie E1 oder der kritischen Dosis D1 liegen, die zum Belichten des Negativlacks erforderlich ist. Die invertierte quasi-linienförmige Belichtung, welche den Gate-Fuß definiert, wird mit einer Rahmenbelichtung 12 kombiniert, die die Form des Gate-Kopfes in dem Positivlack definiert. Der Positivlack hat eine vergleichsweise höhere Empfindlichkeit (E2/D2).
  • Als Ergebnis der invertierten quasi-linienförmigen Belichtung des Negativlacks führt jegliche Verbreiterung der Peaks 16 aufgrund einer Zunahme der Belichtungsdosis oder Belichtungsenergie oder aufgrund eines Verbreiterns des Strahldurchmessers zu einer Verschmälerung des lokalen Minimums 14. Eine derartige Verschmälerung resultiert in einer verringerten Gate- Länge und schnelleren Bauelementen. Auf der anderen Seite resultiert eine Verbreiterung des Peaks 10 der in Fig. 1a dargestellten quasi-linierartigen Belichtung gemäß dem Stand der Technik in einer vergrößerten Gate-Länge und führt zu einer geringeren Bauelementgeschwindigkeit.
  • Die zwei oder mehr Dosis- oder Energieprofil-Peaks 16 können, wie in Fig. 1b gezeigt, flach sein. Alternativ hierzu können sie ein komplexere Form besitzen und sogar asymmetrisch sein, um ein maßgeschneidertes Profil des Negativlacks zu erzeugen. Dies gestattet eine Optimierung der Form der Gate-Elektrode im Fußbereich, wodurch die Bauelementgeschwindigkeit und die Ausbeute des Lift-Off weiter gesteigert werden. Zwei beispielhafte asymmetrische Peak-Profile sind in den Fig. 1c und 1d dargestellt. Wie den Fig. 1c und 1d entnommen werden kann, besitzen die asymmetrischen Peaks 16 ein Dosis- oder Energieprofil, das linear (Fig. 1c) oder schrittweise (Fig. 1d) in Richtung auf das lokale Minimum 14 abnimmt.
  • Nachfolgend werden mehrere Verfahren zur Herstellung von T- und Γ-Gates auf einem Halbleitersubstrat unter Verwendung von Gesamtdosisprofilen, welche dem in Fig. 1b dargestellten Dosisprofil ähneln, beispielhaft für Elektronen-Lacke beschrieben.
  • Unter Bezugnahme auf die Fig. 2a und 2b wird jetzt die Herstellung eines vertieften T-Gate unter Verwendung zweier getrennter Belichtungsschritte ausführlicher erklärt. In einem ersten, in Fig. 2a dargestellten Schritt wird ein Substrat 20 mit einer Schicht 22 eines Negativlacks beschichtet. Die Negativlackschicht 22 hat eine Dicke zwischen 40 nm und 300 nm, vorzugsweise zwischen 80 nm und 150 nm. Der auf dem Substrat 20 angeordnete Negativlack ist ein geordnetes dreidimensionales Polymer wie Wasserstoff-Silsesquioxan (Hydrogen Silsesquioxane, HSQ). HSQ ist ein Negativ-Elektronenstrahl-Lack mit einer niedrigen Elektrizitätskonstante. In dem Artikel B. E. Maile et al "Sub-10 nm Linewidth and Overlay Performance Achieved with a Fine-Tuned EBPG-5000 TFE Electron Beam Lithography System", Jpn. J. Appl. Phys. Vol 39 (2000), Seiten 6836 bis 6842, dessen Offenbarungsgehalt hiermit, was das Verarbeiten des HSQ anbelangt, mit einbezogen wird, wird HSQ als ein "Test-Vehikel" für das Testen und vergleichende Bewerten (Benchmarking) von Elektronenstrahlsystemen erwähnt.
  • Währen des, ersten Elektronenstrahl-Belichtungsschritts 200 wird der auf dem Substrat 20 angeordnete Negativlack unter Verwendung eines in Fig. 2a' gezeigten invertierten quasi- linienförmigen Dosisprofils belichtet. Das Dosis-Profil gemäß Fig. 2a besteht aus zwei Peaks 16, welche ein lokales Minimum 14 umgeben. Der zum Belichten des Negativlacks verwendete Elektronenstrahl kann ein Gauss'scher Strahl oder ein geformter Strahl sein.
  • In der Negativlackschicht 22 verursacht die Elektronenbestrahlung des Schritts 200 eine bestrahlungsinduzierte Polymervernetzung. Die Vernetzung schafft ein komplexes, dreidimensionales Gebilde mit einem höheren Molekulargewicht als dasjenige des nichtbestrahlten Lacks. Der nichtbestrahlte Lack kann daher in Schritt 202 gelöst werden unter Verwendung eines Entwicklers wie Tetramethylamoniumhydroxid (TMA), welcher das bestrahlte Material mit hohem Molekulargewicht nicht angereift.
  • Während des ersten Entwicklungsschritts 202 wird der Negativlack in allen Bereichen entfernt, welche in Schritt 200 nicht bestrahlt wurden. Die auf dem Substrat 20 verbleibende Negativlack-Struktur 24 hat folglich lokal die Form eines invertierten quasi-linierartigen Musters. Ein derartiges, invertiertes quasilinienförmiges Muster umfasst eine zentrale Öffnung 26 in Gestalt einer Quasi-Linie, d. h. einer Linie mit begrenzten Ausdehnungen, deren Konturen durch die auf dem Substrat 20 verbleibende Negativlack-Struktur 24 definiert sind. Die Öffnung 26 definiert die Gestalt des Gate-Fußes und insbesondere die Gate-Länge.
  • Nachdem der Negativlack entwickelt wurde, werden das Substrat 20 und die darauf angeordnete Negativlack-Struktur 24 in Schritt 204 mit einem Positivlack beschichtet, um eine das Substrat 20 und die Negativlack-Struktur 24 bedeckende Positivlackschicht 28 zu bilden. Die Positivlackschicht 28 kann ein Dicke zwischen 200 nm und 2000 nm, vorzugsweise zwischen 400 nm und 1000 nm, aufweisen. Nachfolgend wird angenommen, dass der Positivlack ein Elektronen-Lack ist wie Polymethylmetacrylat (PMMA) oder ein anderes Polymer, welches als Positivlack fungiert. Prinzipiell könnten die nachfolgenden Schritte jedoch auch durchgeführt werden, wenn der Positivlack ein Lack wäre, der mittels Photonen zu entwickeln ist.
  • Nun wird auf Fig. 2b Bezug genommen. Der Positivlack wird in Schritt 206 unter Verwendung eines Rahmenbelichtungs-Dosisprofils 12, wie in Fig. 2b dargestellt, belichtet. Die Rahmenbelichtung definiert die Form und die Lage des Gate-Kopfes. Eine Überlagerung des Dosisprofils, welches während des ersten Belichtungsschritts 200 (Fig. 2a) benutzt wurde, und des im zweiten Belichtungsschritt 206 (Fig. 2b) verwendeten Dosisprofils entspricht dem in Fig. 1b dargestellten Dosisprofil.
  • Nachdem der Positivlack belichtet wurde, wird ein zweiter Entwicklungsschritt 208 durchgeführt, um die mittels Elektronen bestrahlten Bereiche zu öffnen. Für die Zwecke der Entwicklung können Mischungen aus Methylisobutylketon (MIBK) und Isopropanol (IPA) verwendet werden.
  • Während des zweiten Entwicklungsschritts 208 wird die Positivlackschicht 28 derart strukturiert, dass eine Öffnung 30 geschaffen wird. Diese Öffnung 30 in der entwickelten Positivlack- Struktur 32 umgibt die Öffnung 26 in der Negativlack-Struktur 24. Die Negativlack-Struktur 24 und die Positivlack-Struktur 32 definieren zusammen ein Lackgebilde 34, das ein symmetrisches, stufenartiges Vertikalprofil besitzt. Wie aus der nachfolgenden Erörterung ersichtlich werden wird, werden die Konturen und die relative Lage der Öffnung 26 in der Negativlack- Struktur 24 und der Öffnung 30 in der Positivlack-Struktur 32 das Vertikalprofil der Gatelektrode definieren.
  • Es ist aus Fig. 2b ersichtlich, dass die Positivlack-Struktur 32 angrenzend an die Negativlack- Struktur 24 angeordnet ist, so dass das Substrat 20 nur durch die Öffnung 26 in der Negativlack-Struktur 24 zugänglich ist. Mit anderen Worten, es gibt keinen Spalt zwischen der Positivlack-Struktur 32 und der Negativlack-Struktur 24. Außerdem sollte beachtet werden, dass die Negativlack-Struktur 24 mit einer Mehrzahl von beispielsweise parallelen quasi-linienförmigen Öffnungen 26 versehen hätte werden können und die Öffnung 30 in der Positivlack-Struktur 32 derart hätte angeordnet werden können, das sie diese Mehrzahl von Öffnungen 26 in der Negativlack-Struktur 24 umgibt. Auf diese Weise kann eine Gate-Struktur, welche einen einzigen Gate-Kopf und eine Mehrzahl von Gate-Füßen besitzt, hergestellt werden.
  • Nachdem die Positivlackschicht 28, wie in Fig. 2b dargestellt, geöffnet wurde, wird in Schritt 210 ein Recess-Ätzen durchgeführt, um eine Vertiefung 36 in das Substrat 20 durch die Öffnung 30 in der Positivlack-Struktur 32 und die Öffnung 26 in der Negativlack-Struktur 42 zu ätzen. Das Ätzen der Vertiefung kann beispielsweise nass-chemisch oder unter Verwendung eines Plasmas durchgeführt werden.
  • Nachdem das Ätzen der Vertiefung durchgeführt wurde, wird ein Gate-Metall wie Ti/Pt/Au oder Al auf dem Lackgebilde 34 und dem Substrat 20 in Schritt 212 abgeschieden. Die Gate- Metallabscheidung kann mittels Verdampfens, Sputtering, usw. durchgeführt werden.
  • Während des Gate-Metallabscheidens wird das meiste des (Gate-)Metalls als eine Schicht 38 auf der Positivlack-Struktur 32 abgeschieden. Etwas Gate-Metall wird jedoch in die Öffnung 30 in der Positivlack-Struktur 32 eintreten und wird daher auf den freien Oberflächen der Negativlack-Struktur 34 und, durch die Öffnung 26 in der Negativlack-Struktur 24 hindurch, auf dem Substrat 20 abgeschieden. Das auf der Negativlack-Struktur 24 und dem Substrat 20 abgeschiedene Gate-Metall bildet eine Gate-Elektrode 40.
  • In einem letzten Schritt 214 wird in einem organischen Lösungsmittel wie Aceton oder Dimethylformamid (DMF) ein Lift-Off durchgeführt. Während des Lift-Off wird die Positivlack- Struktur 32 zusammen mit der darauf abgeschiedenen Gate-Metallschicht 38 entfernt. Das nach dem Lift-Off auf dem Substrat 20 verbleibende Gebilde umfasst das Gate 40 mit seinem Gate-Kopf 42 und seinem Gate-Fuß 44 sowie der Negativlack-Struktur 24. Dies bedeutet, dass während der Bauelementherstellung die Negativlack-Struktur 24 nicht entfernt wird, sondern in einem anderenfalls leeren Hohlraum zwischen der oberen Oberfläche des Substrats 20 und einer dem Substrat 20 zugewandten unteren Oberfläche des Gate-Kopfes 42 verbleibt.
  • Die Negativlack-Struktur 24 versiegelt daher hermetisch die Gate-Elektrode 40 und die Vertiefung 36. Dies verbessert nicht nur die Zuverlässigkeit des Bauelements, sondern erleichtert auch die Weiterprozessierung des Bauelements. Da der Negativlack, welcher den Hohlraum füllt, HSQ ist, d. h. ein Negativlack mit einer niedrigen Dielektrizitätskonstante, wird außerdem der Bauelement-Betrieb aufgrund verringerter Eingangs- und Rückkopplungskapazitäten verbessert.
  • Nachfolgend werden vier weitere Ausführungsformen der Erfindung unter Bezugnahme auf die Fig. 3 bis 6 beschrieben. Da die Materialien und Prozesse, welche bei den weiteren Ausführungsformen verwendet werden, in großem Maße identisch mit denjenigen sind, welche im Zusammenhang mit der in den Fig. 2a und 2b dargestellten Ausführungsform erörtert wurden, wird eine tiefergehende Erörterung der Prozesse und Materialien weggelassen. Es werden stattdessen nur die Unterschiede näher erörtert. Die in den Fig. 3 bis 6 dargestellten Ausführungsformen weichen von der in den Fig. 2a und 2b dargestellten Ausführungsform darin ab, dass der Positivlack und der Negativlack gleichzeitig entwickelt werden und darin, dass die Positivlackschicht 28 vor der Entwicklung auf der Negativlackschicht 22 angeordnet wird.
  • Es wird nun auf Fig. 3 Bezug genommen. Dort wird ein Lack-Stapel, welcher eine Negativlackschicht 22 und eine Positivlackschicht 28 umfasst, auf dem Substrat 20 angeordnet. Die beiden Lacke werden in Schritt 300 unter Verwendung des in Fig. 1b dargestellten Dosisprofils gleichzeitig belichtet. Nach der Belichtung wird ein erster Entwicklungsschritt 302 durchgeführt, um die Positivlack-Struktur 32 einschließlich der Öffnung 30 auszubilden. Da in der Ausführungsform gemäß Fig. 3 der Negativlack unter Verwendung eines selektiven Entwicklers entwickelt werden wird, wird die Negativlackschicht 22 während des ersten Entwicklungsschritts 302 noch nicht geöffnet. Stattdessen muss ein selektiver zweiter Entwicklungsschritt 304 durchgeführt werden, um die Negativlackschicht 22 zu öffnen und die Negativlack-Struktur 24' einschließlich einer Öffnung 26 zu bilden. Es sollte beachtet werden, dass die nicht-bestrahlten Bereiche der Negativlackschicht 22, welche unter der Positivlack-Struktur 32 angeordnet sind, während des zweiten Entwicklungsschritts 304 nicht entfernt werden. Der Grund hierfür ist die Tatsache, dass die Positivlack-Struktur 22 als Maske fungiert und eine Entfernung des Negativlacks nur durch die Öffnung 30 der Positivlack-Struktur 32 hindurch gestattet.
  • Bei der in Fig. 3 dargestellten Ausführungsform wird kein Recess-Ätzen durchgeführt. Das Gate-Metall wird daher auf das Lackgebilde 34 in einem dem zweiten Entwicklungsschritt 304 nachfolgenden Schritt 306 abgeschieden.
  • Nach dem Gate-Metallabscheiden wird ein Lift-Off in Schritt 308, wie oben in Verbindung mit Fig. 2b erläutert, durchgeführt. Während es Lift-Off wird nur die Positivlack-Struktur 32 zusammen mit der darauf abgeschiedenen Gate-Metallschicht 38 entfernt. Die Negativlack- Struktur 24' verbleibt auf dem Substrat 20 und deckt im Wesentlichen das gesamte Substrat 20 ab, abgesehen von einer geringen Kontaktfläche ("Fußabdruck") zwischen der Gate- Elektrode 40 und dem Substrat 20.
  • Gemäß einer ersten Variante der Erfindung verbleibt die Negativlack-Struktur 24' als eine Schutzschicht auf dem Substrat 20. Gemäß einer zweiten Variante der Erfindung wird ein fakultativer dritter Entwicklungsschritt 310 nach dem Lift-Off durchgeführt, um die verbleibenden Teile der Negativlack-Struktur 24', welche während des Belichtungsschritts 320 nicht belichtet wurden und welche von der Positivlack-Struktur 32 während des zweiten Entwicklungsschritts 304 maskiert waren, zu entfernen. Die während des dritten Entwicklungsschritts 310 geschaffene Negativlack-Struktur 24 entspricht der in Fig. 2b (Schritt 214) dargestellten Negativlack-Struktur. Gemäß einer dritten Variante der Erfindung werden die Negativlack-Struktur 24', einschließlich des Negativlacks in dem Hohlraum zwischen dem Gate-Kopf und dem Substrat 20, vollständig entfernt, beispielsweise mittels eines Plasmas.
  • Ein Verfahren zur Herstellung eines T-Gates 40 auf einem Halbleitersubstrat 20 gemäß einer dritten Ausführungsform der Erfindung ist in Fig. 4 dargestellt. Die in Fig. 4 dargestellte Ausführungsform basiert auf der in Fig. 3 dargestellten Ausführungsform und umfasst einen zusätzlichen Recess-Ätzschritt 406 vor dem Abscheiden der Gate-Metallisierung in Schritt 408.
  • Ein Verfahren zur Herstellung eines T-Gates 40 gemäß einer vierten Ausführungsform der Erfindung ist in Fig. 5 gezeigt. Gemäß der vierten Ausführungsform wird das Halbleiter- Bauelement 20 unter Verwendung eines dreischichtigen Lackstapels hergestellt, der eine untere, auf dem Substrat 20 angeordnete HSQ-Negativlackschicht 22, eine auf der unteren Schicht 22 angeordnete mittlere Positivlackschicht 28 sowie eine auf der mittleren Positivlackschicht 28 angeordnete obere Positivlackschicht 50 umfasst.
  • Die obere Schicht 50 besitzt eine Dicke zwischen 20 nm und 500 nm, vorzugsweise zwischen 50 nm und 200 nm, und ist aus PMMA oder einem anderen Polymer, welches als Positivlack fungieren kann, gebildet. Die mittlere Schicht 28 besitzt eine Dicke zwischen 150 nm und 1500 nm, vorzugsweise zwischen 300 nm und 900 nm, und ist aus einem Poly(Methylmetacrylat/Metacrylatsäure)-Kopolymer (P(PMMA/MMAA)) oder einem anderen Polymer oder Kopolymer, das als Positivlack fungieren kann, gebildet.
  • Der Positivlack der mittleren Schicht 28 ist derart gewählt, dass er eine höhere Empfindlichkeit als der Positivlack der oberen Schicht 50 besitzt. Dies kann dem in Fig. 5 dargestellten (modifizierten) Dosisprofil entnommen werden. Die Kombination der drei unterschiedlichen Empfindlichkeiten gestattet es, ein hinterschnittenes Lackgebilde zu schaffen und auf diese Weise die Lift-Off-Ausbeuten, wie unten erläutert werden wird, zu verbessern.
  • Nachdem der in Fig. 5 dargestellte dreischichtige Lackstapel in Schritt 500 unter Verwendung des modifizierten Dosisprofils belichtet wurde, wird ein erster Entwicklungsschritt 502 durchgeführt, um den oberen Lack 50 und den mittleren Lack 28 gleichzeitig zu entwickeln (getrennte Entwicklungsschritte könnten ebenfalls benutzt werden). Da der Positivlack der mittleren Schicht 28 eine höhere Empfindlichkeit als der Positivlack der oberen Schicht 50 hat, und aufgrund des modifizierten Dosisprofils, schafft der erste Entwicklungsschritt 502 eine obere Lackstruktur 52, welche einen Überhang bezüglich der mittleren Lackstruktur 32 aufweist. Dieser Überhang geht auf die Tatsache zurück, dass eine in der oberen Lackschicht 50 während des ersten Entwicklungsschritts 502 ausgebildete Öffnung 54 kleiner ist als eine Öffnung 30, die in der mittleren Lackschicht 28 gebildet wurde. Mit anderen Worten, die mittlere Lackstruktur 32 ist bezüglich der oberen Lackstruktur 52 hinterschnitten.
  • Während des Abscheidens des Gate-Metalls in Schritt 508 gestattet es die überhängende obere Lackstruktur 52, den seitlichen Abstand 60 zwischen der Gate-Elektrode 40 und der mittleren Lackstruktur 32 zu steuern. Dieser steuerbare Abstand 60 erhöht die Lift-Off- Ausbeuten, weil das organische Lösungsmittel einen verbesserten seitlichen Zugang zu der mittleren Lackstruktur 32 besitzt. Außerdem gestattet der Überhang ebenso den Abstand zwischen der Gate-Elektrode 40 und seitlich angrenzenden Elektroden, z. B. Source- und Drain- Elektroden, die in Fig. 5 nicht dargestellt sind, zu steuern.
  • Ein Verfahren zur Herstellung einer Γ-förmigen Gate-Elektrode auf einem Substrat 20 gemäß einer fünften Ausführungsform der Erfindung ist in Fig. 6 dargestellt. Wie dem in Fig. 6 gezeigten Dosisprofil entnommen werden kann, haben die das lokale Dosisminimum 14 umgebenden beiden Dosispeaks 16, 16' eine unterschiedliche seitliche Ausdehnung in x-Richtung. Dies bedeutet, dass anders als bei den T-Gate-Elektroden, die oben im Zusammenhang mit den vorhergehenden Ausführungsformen erörtert wurden, der Gate-Fuß 44 nicht länger in der Mitte des Gate-Kopfes 42 angeordnet ist. Wie Fig. 6 entnommen werden kann, ist der Gate- Fuß 44 bezüglich des Gate-Kopfes 42 nach links versetzt. Abgesehen von diesem Unterschied entspricht die in Fig. 6 dargestellte Ausführungsform der oben in Verbindung mit Fig. 4 erörterten Ausführungsform.

Claims (14)

1. Verfahren zur Herstellung einer vertikal profilierten Elektrode (40) auf einem Halbleitersubstrat (20), umfassend:
a) Vorsehen eines Lackgebildes (34) auf dem Substrat (20), wobei das Lackgebilde (34) zumindest enthält
eine erste Lackstruktur (24, 24'), welche auf dem Substrat (20) angeordnet ist und eine erste Öffnung (26) besitzt, wobei der erste Lack ein Negativlack ist und
eine zweite Lackstruktur (32), welche eine die erste Öffnung (26) umgebende zweite Öffnung (30) besitzt, wobei die relative Lage der ersten und der zweiten Öffnung (26, 30) das vertikale Profil der Elektrode (40) definieren;
b) Abscheiden eines Metalls (38) auf dem Lackgebilde (34); und
c) Durchführen eines Lift-Off zum Entfernen der zweiten Lackstruktur (32) zusammen mit dem darauf abgeschiedenen Metall (38).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste Lack Wasserstoff- Silsesquioxan oder einen anderen Elektronenlack enthält.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Lackstruktur (24, 24') zumindest teilweise in einem Bereich angrenzend an die und/oder unter der Elektrode (40) verbleibt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass Schritt a) das Belichten des Negativlacks unter Verwendung eines invertierten quasi- linienförmigen Energie- oder Dosisprofils umfasst.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass Schritt a) das getrennte Belichten des ersten und des zweiten Lacks umfasst.
6. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass Schritt a) das gleichzeitige Belichten des ersten und des zweiten Lacks umfasst.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Lackgebilde (34) eine dritte Lackstruktur (52) enthält, die auf der zweiten Lackstruktur (32) angeordnet ist und einen Überhang bezüglich der zweiten Lackstruktur (32) besitzt.
8. Verfahren nach einem der Ansprüche 1 bis 7, weiter umfassend den Schritt des
a) Entwickelns der ersten Lackstruktur (24').
9. Halbleiterbauelement, umfassend
ein Substrat (20);
eine auf dem Substrat (20) angeordnete, vertikal profilierte Elektrode (40);
einen zwischen dem Substrat (20) und der Elektrode (40) angeordneten Hohlraum; und
einen strukturierten Negativlack (24, 24'), der zumindest teilweise in dem Hohlraum angeordnet ist.
10. Halbleiterbauelement gemäß Anspruch 9, dadurch gekennzeichnet, dass der Negativlack (24, 24') Wasserstoff-Silsesquioxan oder einen anderen Elektronenlack enthält.
11. Halbleiterbauelement nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass der Negativlack eine Dielektrizitätskonstante εr < 4,5 besitzt.
12. Halbleiterbauelement nach einem der Ansprüche 9 bis 11, dadurch gekennzeichent, dass der Negativlack (24, 24') das Substrat (20) in einem Bereich außerhalb des Hohlraums bedeckt.
13. Halbleiterbauelement nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, dass ein Kontaktbereich zwischen der Elektrode (40) und dem Substrat (20) in einer geätzten Vertiefung (36) angeordnet ist.
14. Halbleiterbauelement nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass der in dem Hohlraum angeordnete Negativlack ein invertiertes quasi- linienförmiges Muster (24, 24') besitzt.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1629525B1 (de) * 2003-05-20 2007-05-02 Koninklijke Philips Electronics N.V. Struktur einer halbleiter-anordnung und eine methode zur herstellung einer halbleiteranordnung
US7892903B2 (en) * 2004-02-23 2011-02-22 Asml Netherlands B.V. Device manufacturing method and substrate comprising multiple resist layers
DE102005002550B4 (de) * 2005-01-19 2007-02-08 Infineon Technologies Ag Lift-Off-Verfahren
JP4640047B2 (ja) * 2005-08-30 2011-03-02 沖電気工業株式会社 エッチング方法、金属膜構造体の製造方法およびエッチング構造体
KR100795242B1 (ko) * 2006-11-03 2008-01-15 학교법인 포항공과대학교 반도체 소자의 게이트 형성 방법 및 그 게이트 구조
US8158014B2 (en) * 2008-06-16 2012-04-17 International Business Machines Corporation Multi-exposure lithography employing differentially sensitive photoresist layers
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
JP5768397B2 (ja) * 2011-02-16 2015-08-26 三菱電機株式会社 半導体装置の製造方法
DE102011075888B4 (de) * 2011-05-16 2014-07-10 Robert Bosch Gmbh Halbleitervorrichtung mit mindestens einem Kontakt und Herstellungsverfahren für eine Halbleitervorrichtung mit mindestens einem Kontakt
US9059095B2 (en) 2013-04-22 2015-06-16 International Business Machines Corporation Self-aligned borderless contacts using a photo-patternable dielectric material as a replacement contact
US9548238B2 (en) 2013-08-12 2017-01-17 Globalfoundries Inc. Method of manufacturing a semiconductor device using a self-aligned OPL replacement contact and patterned HSQ and a semiconductor device formed by same
CN104459854B (zh) * 2013-09-22 2017-12-01 清华大学 金属光栅的制备方法
KR101736270B1 (ko) * 2014-02-14 2017-05-17 한국전자통신연구원 안정화된 게이트 구조를 갖는 반도체 소자 및 그의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4238559A (en) * 1978-08-24 1980-12-09 International Business Machines Corporation Two layer resist system
US4373018A (en) * 1981-06-05 1983-02-08 Bell Telephone Laboratories, Incorporated Multiple exposure microlithography patterning method
US5053348A (en) * 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
JPH04177738A (ja) * 1990-11-09 1992-06-24 Mitsubishi Electric Corp 半導体装置の製造方法
JPH0590300A (ja) * 1991-09-30 1993-04-09 Fujitsu Ltd 半導体装置の製造方法
JP2723405B2 (ja) * 1991-11-12 1998-03-09 松下電器産業株式会社 微細電極の形成方法
FR2684801B1 (fr) * 1991-12-06 1997-01-24 Picogiga Sa Procede de realisation de composants semiconducteurs, notamment sur gaas ou inp, avec recuperation du substrat par voie chimique.
JPH08172102A (ja) * 1994-12-20 1996-07-02 Murata Mfg Co Ltd 半導体装置の製造方法
JP3591762B2 (ja) * 1998-08-07 2004-11-24 株式会社村田製作所 パターンの形成方法

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DE60206012T2 (de) 2006-06-22
US6881688B2 (en) 2005-04-19
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