DE102021131627A1 - Finnen-transistoren mit halbleiter-abstandshaltern - Google Patents

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Jeffrey Peter Gambino
Kevin Alexander STEWART
Peter Moens
David T. Price
Derryl Allman
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Semiconductor Components Industries LLC
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Abstract

Unter einem allgemeinen Gesichtspunkt kann ein Transistor eine Finne mit einem proximalen Ende und einem distalen Ende einschließen. Die Finne kann einen dielektrischen Abschnitt, der sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt, und eine Halbleiterschicht, die auf dem dielektrischen Abschnitt angeordnet ist, einschließen. Die Halbleiterschicht kann sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstrecken. Der Transistor kann ferner einen Source-Bereich, der am proximalen Ende der Finne angeordnet ist, und einen Drain-Bereich, der am distalen Ende der Finne angeordnet ist, einschließen. Der Transistor kann auch eine dielektrische Gate-Schicht, die auf einem Kanalbereich der Halbleiterschicht angeordnet ist, einschließen. Der Kanalbereich kann zwischen der dielektrischen Gate-Schicht und dem dielektrischen Abschnitt angeordnet sein. Der Kanalbereich kann sich in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich erstrecken. Der Transistor kann ferner eine leitende Gate-Elektrode einschließen, die auf der dielektrischen Gate-Schicht angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Diese Beschreibung bezieht sich auf Feldeffekttransistor-Vorrichtungen (FET-Vorrichtungen) und insbesondere auf Feldeffekttransistoren, die eine Finne (z. B. FinFETs) mit Halbleiter-Abstandshaltern einschließen.
  • HINTERGRUND
  • In einigen Anwendungen können Transistorvorrichtungen (und andere elektronische Vorrichtungen), die auf einem Halbleiterchip implementiert sind, in einer gestapelten Konfiguration implementiert werden. Zum Beispiel können Halbleiterverarbeitungsvorgänge, die als Front-End-Of-Line-Verarbeitung (FEOL-Verarbeitung) bezeichnet werden können, durchgeführt werden, um einen ersten Satz von Vorrichtungen (z. B. Transistoren, eine Schaltung usw.) auf einem Halbleiterchip zu erzeugen. Nach Abschluss einer solchen FEOL-Verarbeitung können zusätzliche Halbleiterverarbeitungsvorgänge durchgeführt werden, die als Back-End-Of-Line-Verarbeitung (BEOL-Verarbeitung) bezeichnet werden können, um einen zweiten Satz von Vorrichtungen zu erzeugen, die auf den Vorrichtungen, die während der zugehörigen FEOL-Verarbeitung erzeugt wurden, gestapelt (ausgebildet, darauf angeordnet usw.) werden. Zum Beispiel können Vorrichtungen, die während der BEOL-Verarbeitung produziert werden, auf (z. B. gebildet direkt auf usw.) einer planaren Schicht, wie etwa einer dielektrischen Schicht, gebildet werden, die am Ende der FEOL-Verarbeitung und/oder am Beginn der BEOL-Verarbeitung gebildet wird.
  • In aktuellen Implementierungen können jedoch Transistoren (z. B. seitlich-diffundierte Transistoren, planare Transistoren usw.), die während der BEOL-Verarbeitung gebildet werden, die hierin als BEOL-Transistoren bezeichnet werden, bestimmte Nachteile aufweisen. Zum Beispiel können aktuelle Ansätze zum Herstellen von BEOL-Transistoren zu großen Halbleiter-Chipgrößen führen (um z. B. einen gewünschten Antriebsstrom für die BEOL-Transistoren zu erreichen) und/oder einen unzureichenden Antriebsstrom pro Vorrichtungsbereich aufweisen. Daher besteht ein Bedarf an BEOL-Transistoren, die verbesserte Leistungseigenschaften aufweisen, um die Chipgrößen zu reduzieren und/oder den Antriebsstrom pro Vorrichtungsbereich zu erhöhen.
  • KURZDARSTELLUNG
  • Unter einem allgemeinen Gesichtspunkt kann ein Transistor, wie etwa ein Finnen-Feldeffekttransistor (FinFET), eine Finne mit einem proximalen Ende und einem distalen Ende einschließen. Die Finne kann einen dielektrischen Abschnitt einschließen, der sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt, und eine Halbleiterschicht (z. B. einen Halbleiter-Abstandshalter), die auf dem dielektrischen Abschnitt angeordnet ist. Die Halbleiterschicht kann sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstrecken. Der Transistor, z. B. die Finne, kann einen Source-Bereich einschließen, der am proximalen Ende der Finne angeordnet ist, und einen Drain-Bereich, der am distalen Ende der Finne angeordnet ist (oder umgekehrt). Der Transistor kann ferner eine dielektrische Gate-Schicht einschließen, die auf einem Kanalbereich der Halbleiterschicht angeordnet ist. Der Kanalbereich der Halbleiterschicht kann zwischen der dielektrischen Gate-Schicht und dem dielektrischen Abschnitt angeordnet sein. Der Kanalbereich der Halbleiterschicht kann in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich angeordnet sein. Der Transistor kann ferner eine leitende Gate-Elektrode einschließen, die auf der dielektrischen Gate-Schicht angeordnet ist. Die dielektrische Gate-Schicht kann zwischen der leitenden Gate-Elektrode und der Halbleiterschicht angeordnet sein.
  • Unter einem anderen allgemeinen Gesichtspunkt kann ein Transistor, wie etwa ein Finnen-Feldeffekttransistor (FinFET), eine dielektrische Finne mit einem proximalen Ende und einem distalen Ende und eine auf der dielektrischen Finne angeordnete Halbleiterschicht einschließen. Die Halbleiterschicht kann sich in Längsrichtung zwischen dem proximalen Ende der dielektrischen Finne und dem distalen Ende der dielektrischen Finne erstrecken. Die Halbleiterschicht kann einen Source-Bereich, der am proximalen Ende der dielektrischen Finne angeordnet ist, einen Drain-Bereich, der am distalen Ende der dielektrischen Finne angeordnet ist, und einen Kanalbereich, der in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, einschließen. Der Transistor kann auch eine dielektrische Gate-Schicht einschließen, die auf dem Kanalbereich der Halbleiterschicht angeordnet ist. Der Kanalbereich der Halbleiterschicht kann zwischen der dielektrischen Gate-Schicht und dem dielektrischen Abschnitt angeordnet sein. Der Transistor kann auch eine leitende Gate-Elektrode einschließen, die auf der dielektrischen Gate-Schicht angeordnet ist. Die dielektrische Gate-Schicht kann zwischen der leitenden Gate-Elektrode und der Halbleiterschicht angeordnet sein.
  • Unter einem anderen allgemeinen Gesichtspunkt kann ein Transistor, wie etwa ein Finnen-Feldeffekttransistor (FinFET), eine Finne mit einem proximalen Ende und einem distalen Ende einschließen. Die Finne kann einen Source-Bereich, der am proximalen Ende angeordnet ist, einen Drain-Bereich, der an dem distalen Ende angeordnet ist; und einen Kanalbereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, einschließen. Der Transistor, z. B. die Finne, kann ferner eine erste koaxiale Struktur einschließen, die einen ersten dielektrischen Kern, eine erste Halbleiterschicht, die konzentrisch auf dem ersten dielektrischen Kern angeordnet ist, und im Kanalbereich eine erste dielektrische Gate-Schicht, die konzentrisch auf der ersten Halbleiterschicht angeordnet ist, einschließt. Die erste koaxiale Struktur kann sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstrecken. Der Transistor, z. B. die Finne, kann auch eine zweite koaxiale Struktur einschließen, die einen zweiten dielektrischen Kern, eine zweite Halbleiterschicht, die konzentrisch auf dem zweiten dielektrischen Kern angeordnet ist, und im Kanalbereich eine zweite dielektrische Gate-Schicht, die konzentrisch auf der zweiten Halbleiterschicht angeordnet ist, einschießt. Die zweite koaxiale Struktur kann sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstrecken. Der Transistor kann auch eine leitende Gate-Elektrode einschließen, die im Kanalbereich die erste koaxiale Struktur und die zweite koaxiale Struktur mindestens teilweise umgibt.
  • Figurenliste
    • 1 ist ein Diagramm, das schematisch einen Finnen-Feldeffekttransistor (FinFET) mit mehreren Segmenten veranschaulicht, die unter Verwendung von Finnen einschließlich Halbleiter-Abstandshaltern implementiert werden können.
    • 2 ist ein Diagramm, das eine erste Querschnittsansicht einer Implementierung des FinFET von 1 veranschaulicht.
    • 3 ist ein Diagramm, das eine zweite Querschnittsansicht der in 2 gezeigten Implementierung des FinFET von 1 veranschaulicht.
    • 4 ist ein Diagramm, das eine Querschnittsansicht eines Gates eines FinFET des FinFET von 2 und 3 veranschaulicht.
    • 5 ist ein Diagramm, das eine Querschnittsansicht eines Source- (oder Drain-) Bereichs des FinFET von 2 und 3 veranschaulicht.
    • 6A bis 9B sind Querschnittdiagramme, die einen Prozess zum Herstellen des FinFET von 2 und 3 veranschaulichen.
    • 10 ist ein Diagramm, das eine erste Querschnittsansicht einer anderen Implementierung des FinFET von 1 veranschaulicht.
    • 11 ist ein Diagramm, das eine Querschnittsansicht eines Gates eines FinFET von 10 veranschaulicht.
    • 12 ist ein Diagramm, das eine Querschnittsansicht eines Source- (oder Drain-) Bereichs des FinFET von 10 veranschaulicht.
    • 13 ist ein Diagramm, das eine zweite Querschnittsansicht einer Implementierung des FinFET von 10 veranschaulicht.
    • 14 ist ein Diagramm, das die zweite Querschnittsansicht von 13 veranschaulicht, wobei einige Elemente transparent dargestellt sind, um die Struktur der Finne des FinFET zu veranschaulichen.
    • 15A bis 15G sind isometrische Diagramme, die schematisch einen Prozess zum Herstellen einer Implementierung des FinFET von 10-14 veranschaulichen.
  • In den Zeichnungen, die nicht notwendigerweise maßstabsgetreu gezeichnet sind, können gleiche Bezugszeichen gleiche und/oder ähnliche Komponenten (Elemente, Strukturen usw.) in verschiedenen Ansichten anzeigen. Die Zeichnungen stellen allgemein beispielhaft, jedoch nicht einschränkend, verschiedene in der vorliegenden Offenbarung erörterte Implementierungen dar. Bezugszeichen, die in einer Zeichnung gezeigt werden, werden für die gleichen und/oder ähnliche Elemente in verwandten Ansichten möglicherweise nicht wiederholt. Bezugszeichen, die in mehreren Zeichnungen wiederholt werden, werden in Bezug auf jede dieser Zeichnungen möglicherweise nicht speziell erörtert, sondern werden für den Kontext zwischen verwandten Ansichten bereitgestellt. Ebenso wird nicht auf alle gleichartigen Elemente in den Zeichnungen spezifisch mit einem Bezugszeichen verwiesen, wenn mehrere Instanzen eines Elements für eine bestimmte Ansicht veranschaulicht sind.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die vorliegende Offenbarung richtet sich auf Transistorvorrichtungen (und zugehörige Herstellungsverfahren), die als Back-End-Of-Line-Transistoren (BEOL-Transistoren) implementiert werden können, und kann die vorstehend erwähnten Nachteile der aktuellen Ansätze überwinden. Zum Beispiel ist die vorliegende Offenbarung auf Transistoren, z. B. Feldeffekttransistoren (FET), gerichtet, die unter Verwendung mindestens eines Halbleiter-Abstandshalters implementiert sind. In den offenbarten Implementierungen können Source-, Drain- und Kanalbereiche des Transistors mindestens teilweise durch den oder die Halbleiter-Abstandshalter definiert werden.
  • In den hierin beschriebenen Implementierungen können Halbleiter-Abstandshalter auf einem oder mehreren dielektrischen Abschnitten einer Finne ausgebildet sein. Zum Beispiel kann in einigen Implementierungen, wie z. B. den in 2-9B gezeigten beispielhaften Implementierungen, ein dielektrischer Abschnitt einer Finne als vertikale Finne (z. B. wie eine dielektrische Platte, die orthogonal zu einem zugehörigen Halbleiterchip angeordnet ist) und ein oder mehrere Halbleiter-Abstandshalter auf der vertikalen, dielektrischen Finne implementiert sein.
  • In anderen Implementierungen, wie etwa den in 10-15G gezeigten beispielhaften Implementierungen, kann eine Finne eines Transistors ein oder mehrere (zwei, drei usw.) koaxial angeordnete Strukturen einschließen. Zum Beispiel kann eine solche koaxial angeordnete Struktur einen Halbleiter-Abstandshalter, der koaxial mit (konzentrisch angeordnet auf) einem dielektrischen Abschnitt (z. B. einem dielektrischen Kern) angeordnet ist, und eine dielektrische Gate-Schicht, die koaxial mit (konzentrisch angeordnet auf) dem dielektrischen Abschnitt und der Halbleiterschicht angeordnet ist, einschließen, wie in mindestens 10-12 gezeigt. In einigen Implementierungen können solche koaxial angeordneten Strukturen Drähte oder Blätter (z. B. Nanodrähte oder Nanoblätter) eines zugehörigen Transistors implementieren.
  • Für die Zwecke dieser Offenbarung können die beispielhaften Transistor-Implementierungen als Finnen-Transistoren und/oder Finnen-Feldeffekttransistoren (FinFETs) bezeichnet werden. Der dielektrische Abschnitt (oder die dielektrischen Abschnitte) einer zugehörigen Finne solcher FinFET-Vorrichtungen kann als Dummy-Finne bezeichnet werden, da die dielektrischen Abschnitte keine aktiven Teile der zugehörigen FinFET-Vorrichtung sind, sondern eine strukturelle Unterstützung für die Bildung zugehöriger Halbleiter-Abstandshalter bereitstellen.
  • Wie hierin beschrieben, können solche FinFET-Vorrichtungen unter Verwendung konformer Abscheidungstechniken hergestellt werden, um z. B. Halbleiter-Abstandshalter oder andere Merkmale zu bilden. Zum Beispiel kann in einigen Implementierungen eine konforme Abscheidung, wie etwa die Atomschichtabscheidung (ALD), zum Herstellen von Halbleiter-Abstandshaltern, Gate-Elektroden, Source- und Drain-Kontakten sowie anderen Elementen eines zugehörigen Transistors (FinFET) implementiert werden. In einigen Implementierungen können andere Techniken verwendet werden, um Merkmale des beispielhaften FinFETs zu bilden, z. B. eine thermische Oxidation, nichtkonforme Abscheidungsprozesse, Photolithographie- und Ätzprozesse usw. Der Kürze und Übersichtlichkeit halber werden die spezifischen Halbleiterprozessvorgänge zum Bilden eines gegebenen Merkmals der beispielhaften FinFETs möglicherweise nicht speziell beschrieben.
  • Die beispielhaften FinFET-Vorrichtungen, die als dreidimensionale Vorrichtungen (3D-Vorrichtungen) bezeichnet werden können, können gegenüber aktuellen (z. B. planaren) Vorrichtungen eine verbesserte Leistung bereitstellen. Zum Beispiel können solche FinFETs aufgrund der 3D-Struktur der Finnen der hierin beschriebenen beispielhaften Implementierungen einen erhöhten Stromfluss pro Vorrichtungsbereich (z. B. Layout-Bereich) bereitstellen, der einen höheren Einschaltstrom pro Vorrichtungsbereich bereitstellen kann, was eine Verringerung der Größe eines zugehörigen Halbleiterchips ermöglichen kann. Außerdem können, mindestens aufgrund der Struktur der hierin beschriebenen Finnen der FinFETs, solche Vorrichtungen einen niedrigeren Ausschaltstrom und/oder eine steilere Unterschwellenneigung (SS) aufweisen als die aktuellen planaren Vorrichtungen.
  • In einigen Implementierungen können die hierin beschriebenen FinFET-Vorrichtungen als BEOL-Transistoren implementiert sein, z. B. in einer gestapelten Anordnung mit Front-End-Of-Line-Vorrichtungen (FEOL-Vorrichtungen). In einigen Implementierungen können die FinFET-Vorrichtungen unabhängig von einer anderen elektronischen Vorrichtung implementiert werden, z. B. auf einem Halbleiterchip, der keine gestapelten Vorrichtungsstrukturen einschließt, oder als FEOL-Transistoren. Die hierin beschriebenen beispielhaften Implementierungen können unter Verwendung einer Anzahl geeigneter Halbleiterherstellungsprozesse implementiert werden, wie etwa Submikron-Prozessen und/oder tiefen Submikron-Prozessen (z. B. 45-Nanometer-Technologien (45-nm-Technologien), 65-nm-Technologien usw.).
  • In einigen Implementierungen können die hierin beschriebenen beispielhaften Transistoren (z. B. als BEOL-, unabhängige und/oder FEOL-Transistoren) in einem CMOS-Bildsensor, Speichervorrichtungen mit hoher Dichte, in Verbindung mit Eingabe-/Ausgabe-Treibern (E/A-Treibern), die mit einer höheren Spannung als einer zugehörigen Logikversorgungsspannung arbeiten, und/oder in Verbindung mit Schaltern für eine heterogene Multichip-Integration, z. B. für die Kommunikation zwischen einer Low-Side-Spannungsdomäne und einer High-Side-Spannungsdomäne, implementiert werden.
  • 1 ist ein Diagramm, das schematisch einen FinFET 100 mit mehreren Segmenten veranschaulicht, die unter Verwendung von Finnen einschließlich Halbleiter-Abstandshaltern implementiert werden können. Zum Beispiel schließt der FinFET 100 ein erstes Segment, das einen Finne 110a einschließt und ein zweites Segment, das eine Finne 110b einschließt, ein. Zur Veranschaulichung dieses Beispiels können die Finne 110a und die Finne 110b eine ähnliche Struktur aufweisen und werden als solche beschrieben. Dementsprechend kann im Folgenden jede Erläuterung der Finne 110a oder der Finne 110b sowie zugehöriger Elemente des FinFET 100 gleichermaßen auf jede der beiden Finnen angewendet werden.
  • Wie in 1 gezeigt, kann die Finne 110a ein proximales Ende 111 und ein distales Ende 112 aufweisen. Die Angaben des proximalen Endes 111 und des distalen Endes 112 sind relativ, werden nur beispielhaft angegeben und dienen nur der Erläuterung. Je nach Anordnung des FinFET 100 (oder der hierin beschriebenen anderen beispielhaften FinFETs) können das proximale Ende 111 und das distale Ende 112, ebenso wie die Source- und Drain-Bereiche, die in Bezug auf die verschiedenen beispielhaften Implementierungen erörtert werden, umgekehrt werden.
  • In einigen Implementierungen können die Finne 110a (und die Finne 110b) unter Verwendung der hierin beschriebenen Ansätze implementiert werden. Zum Beispiel kann die Finne 110a mindestens einen dielektrischen Abschnitt einschließen, der sich in Längsrichtung (z. B. entlang der Linie L-L) zwischen dem proximalen Ende 111 und dem distalen Ende 112 erstreckt. Zum Beispiel kann der mindestens eine dielektrische Abschnitt ein Oxid, z. B. Siliciumdioxid, oder ein anderes dielektrisches Material einschließen. Wie vorstehend erwähnt, kann in einigen Implementierungen der dielektrische Abschnitt der Finne 110a als Dummy-Finne bezeichnet werden.
  • Die Finne 110a kann auch mindestens eine Halbleiterschicht (Halbleiter-Abstandshalter) einschließen, die auf dem mindestens einen dielektrischen Abschnitt der Finne 110a angeordnet ist/sind. Wie bei dem dielektrischen Abschnitt der Finne 110a kann sich die mindestens eine Halbleiterschicht in Längsrichtung zwischen dem proximalen Ende 111 und dem distalen Ende 112 der Finne 110a erstrecken. In einigen Implementierungen kann die mindestens eine Halbleiterschicht einen amorphen Oxid-Halbleiter einschließen. Zum Beispiel kann der amorphe Oxid-Halbleiter mindestens eines von Indium-Gallium-Zinkoxid, Zink-Tantaloxid, Indium-Zinnoxid, Zink-Zinnoxid und/oder Indium-Zinkoxid einschließen. In einigen Implementierungen kann die mindestens eine Halbleiterschicht Silicium, Germanium, Galliumarsenid, Galliumnitrid, Siliciumcarbid usw. einschließen. In einigen Implementierungen kann die mindestens eine Halbleiterschicht einen Halbleiter mit direkter Bandlücke oder einen Halbleiter mit einer Bandlücke von Null einschließen. Abhängig von der jeweiligen Implementierung kann die mindestens eine Halbleiterschicht der Finne 110a undotiert sein (z. B. eine Halbleiterschicht, die intrinsisch ein n- oder p-Typ ist), oder kann (z. B. in Source- und Drain-Bereichen) dotiert sein.
  • Wie nachstehend unter Bezugnahme auf die offenbarten beispielhaften Implementierungen ausführlicher erörtert, kann die mindestens eine Halbleiterschicht der Finne 110a einen Source-Bereich einschließen (definieren usw.), der an dem proximalen Ende 111 der Finne 110a angeordnet ist (angeordnet an, sich befinden an usw.), und einen Drain-Bereich, der an dem distalen Ende 112 der Finne 110a angeordnet ist (angeordnet an, sich befinden an usw.). In den hierin beschriebenen beispielhaften Implementierungen kann die mindestens eine Halbleiterschicht auch einen Kanalbereich des FinFET 100 einschließen (definieren usw.). Der Kanalbereich der Finne 110a kann in Längsrichtung (in Längsrichtung verlaufend) zwischen dem Source-Bereich und dem Drain-Bereich angeordnet sein.
  • Wie in 1 veranschaulicht, kann der FinFET 100 auch eine dielektrische Gate-Schicht 120a und eine dielektrischen Gate-Schicht 120b (z. B. eine dielektrische High-k-Gate-Schicht) einschließen, die auf jeweiligen Kanalbereichen der Halbleiterschichten der Finne 110a (z. B. einem ersten Segment des FinFET 100) und der Finne 110b (z. B. einem zweiten Segment des FinFET 100 angeordnet ist. Zum Beispiel kann in dieser Implementierung der Kanalbereich der Finne 110a zwischen der dielektrischen Gate-Schicht 120a und einem dielektrischen Abschnitt der Finne 110a angeordnet sein. Ferner ist in dem FinFET 100 der Kanalbereich der Finne 110a in Längsrichtung zwischen dem Source-Bereich (z. B. sich an dem proximalen Ende 111 der Finne 110a befindend) und dem Drain-Bereich (z. B. sich an dem distalen Ende 112 der Finne 110a befindend) angeordnet.
  • Wie auch in 1 gezeigt, schließt der FinFET 100 eine leitende Gate-Elektrode 130 ein, die auf der dielektrischen Gate-Schicht 120a und der dielektrischen Gate-Schicht 120b angeordnet ist. Zum Beispiel ist für die Finne 110a die dielektrische Gate-Schicht 120a (in dem Kanalbereich der Finne 110a) zwischen der leitenden Gate-Elektrode 130 und der Halbleiterschicht der Finne 110a angeordnet. In einigen Implementierungen können die dielektrische Gate-Schicht 120a und die dielektrische Gate-Schicht 120b ein dielektrisches Material mit einer Dielektrizitätskonstante, die größer als oder gleich etwa 3,9 ist, einschließen. Zum Beispiel können die dielektrische Gate-Schicht 120a und die dielektrische Gate-Schicht 120b eines oder mehrere von Siliciumdioxid, Siliciumnitrid, Hafniumoxid, Aluminiumoxid, Zirkoniumoxid, Aluminiumoxinitrid, Tantaloxid, Hafnium-Siliciumoxid, Lanthanoxid, Bariumoxid, Titanoxid, Strontiumoxid, Yttriumoxid, Aluminiumnitrid und/oder Calciumoxid einschließen.
  • 1 schließt die Linien C-C, D'-D', D-D und L-L ein, die den Schnittlinien der Schnittansichten der hierin beschriebenen beispielhaften Implementierungen entsprechen (mit ihnen übereinstimmen, parallel zu ihnen verlaufen usw.). Zum Beispiel entspricht die Linie C-C den Schnittansichten von 2 und 6A, 7A, 8A, 9A und 10, Linie D'-D' entspricht den Schnittansichten von 4 und 11, Linie D-D entspricht den Schnittansichten von 5 und 12 und die Linie L-L entspricht den Schnittansichten von 3, 6B, 7B, 8B und 9B. Die Linien C-C, D'-D', D-D und L-L werden als Referenz bereitgestellt und veranschaulichen die Richtung der verschiedenen Schnittansichten der entsprechenden Figuren. Zur Veranschaulichung sind in den verschiedenen nachstehenden Querschnitten bestimmte Elemente der veranschaulichten Vorrichtungen nicht gezeigt, um nicht andere Elemente der nachstehend beschriebenen veranschaulichten Ansichten zu verdecken.
  • 2 ist ein Diagramm, das eine erste Querschnittsansicht einer Halbleitervorrichtung 200 einschließlich einer Implementierung des FinFET 100 von 1 veranschaulicht. Wie vorstehend erwähnt, verläuft die Ouerschnittsansicht von 2 entlang einer Schnittlinie, die der Linie C-C in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 2 durch jeweilige Kanalbereiche der Finne 110a und der Finne 110b. 3 ist ein Diagramm, das eine zweite Querschnittsansicht der Vorrichtung 200 einschließlich der in 2 gezeigten Implementierung des FinFET 100 von 1 veranschaulicht. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 3 entlang einer Schnittlinie, die der Linie L-L in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 3 durch den Gate-Leiter 130 auf der rechten Seite der Finne 110a in 1 (und 2). Zu Zwecken der Erläuterung und Veranschaulichung werden die Ansichten der Vorrichtung 200 in 2 und 3 in Verbindung miteinander beschrieben.
  • Wie in 2 und 3 gezeigt, kann die Vorrichtung 200 einen FEOL-Abschnitt 205 einschließen, der Transistoren und/oder andere elektronische Vorrichtungen einschließen kann, die während eines FEOL-Verarbeitungsablaufs erzeugt werden. Die einzelnen Vorrichtungen und die Anordnung des FEOL-Abschnitts 205 hängen von den jeweiligen Implementierungen ab und der FEOL-Abschnitt 205 ist, in diesem Beispiel, beispielhaft und zur Veranschaulichung gezeigt. Dementsprechend werden spezifische Details bezüglich des FEOL-Abschnitts 205 hierin nicht erörtert.
  • Wie in 2 gezeigt, schließt die Vorrichtung 200 eine Finne 110a und eine Finne 110b ein (wie etwa die Finnen des FinFET 100, gezeigt in 1). Wie bei 1 können in 2 (sowie damit verbundenen Ansichten) die Finne 110a und die Finne 110b eine ähnliche Struktur aufweisen und werden als solche beschrieben. Dementsprechend kann im Folgenden jede Erläuterung der Finne 110a oder der Finne 110b sowie zugehöriger Elemente gleichermaßen auf jede der beiden Finnen angewendet werden. In diesem Beispiel und wie in 2 gezeigt, kann die Finne 110a einen dielektrischen Abschnitt 210 (z. B. eine vertikale Oxid-Finne) einschließen.
  • Die Finne 110a dieses Beispiels kann auch eine Halbleiterschicht 215 (Halbleiter-Abstandshalter) einschließen, die auf der Finne 110a angeordnet ist. In diesem Beispiel kann, wie aus 2 und 3 in Kombination ersichtlich, die Halbleiterschicht 215 einen ersten Abschnitt, der auf einer ersten Längsfläche des dielektrischen Abschnitts 110a angeordnet ist (z. B. einer linken Seite der Finne 110a in 2), und einen zweiten Abschnitt, der auf einer zweiten Längsfläche der Finne 110a angeordnet ist (z. B. einer linken Seite des Finne 110a in 2), aufweisen. Wie in 2 veranschaulicht, kann die zweite Längsfläche der ersten Längsfläche gegenüberliegen. Wie in 3 gezeigt, kann die Halbleiterschicht 215 einen dritten Abschnitt, der auf der proximalen Fläche der Finne 110a (z. B. am proximalen Ende 111) angeordnet ist, und einen vierten Abschnitt, der auf einer distalen Fläche der Finne 110a (z. B. am distalen Ende) angeordnet ist, aufweisen. Wie in 2 (sowie in 4) zu sehen ist, kann eine obere Fläche der Finne 110a die Halbleiterschicht 215 ausschließen, was z. B. das Ergebnis eines Abstandshalter-Ätzprozesses sein kann. Eine solche Anordnung kann verhindern, dass ungleichmäßige Felder (z. B. an den oberen Ecken der Finne) während des Betriebs des FinFET entstehen, was einen Leckstrom des FinFET verhindern und/oder reduzieren kann. In einigen Implementierungen kann die Halbleiterschicht 215 mehrere Halbleiterschichten einschließen (z. B. unter Verwendung dieser gebildet werden).
  • Wie in 2 und 3 gezeigt, schließt der FinFET der Vorrichtung 200 auch eine dielektrische Gate-Schicht 120 und eine leitende Gate-Elektrode 130 ein. In diesem Beispiel kann die dielektrische Gate-Schicht 120 der dielektrischen Gate-Schicht 120a und der dielektrischen Gate-Schicht 120b in 1 entsprechen (kann z. B. eine dielektrische High-k-Gate-Schicht sein), während die Gate-Elektrode 130 in 2 und 3 der leitenden Gate-Elektrode 130 von 1 entsprechen kann. In einigen Implementierungen kann die leitende Gate-Elektrode 130 Metall, dotiertes Polysilicium oder ein anderes geeignetes Material mit niedrigerem Widerstand einschließen. Wie in 2 und 3 gezeigt, können die dielektrische Gate-Schicht 120 und die leitende Gate-Elektrode 130 auf der Finne 110a in einem Kanalbereich des zugehörigen FinFET (z. B. einem Kanalbereich der Halbleiterschicht 215) angeordnet sein. 2 und 3 veranschaulichen eine beispielhafte Anordnung der dielektrischen Gate-Schicht 120 und der leitenden Gate-Elektrode 130. In einigen Implementierungen sind andere Anordnungen möglich. Zum Beispiel kann sich in einigen Implementierungen die dielektrische Gate-Schicht 120 nicht über die leitende Gate-Elektrode 130 hinaus erstrecken (kann z. B. links von der leitenden Gate-Elektrode 130 und rechts von der leitenden Gate-Elektrode 130 in 2 entfernt werden. In einigen Implementierungen sind noch andere Anordnungen der dielektrischen Gate-Schicht 120 und der leitenden Gate-Elektrode 130 möglich.
  • Wie ebenfalls in 2 und 3 gezeigt, können elektrische Verbindungen zu der Schaltungsanordnung im FEOL-Abschnitt 205, zum FinFET und/oder zwischen dem FinFET und der Schaltungsanordnung des FEOL-Abschnitts 205 gebildet werden. Zum Beispiel können, wie in 2, eine Metallschicht 220 und eine Metallschicht 230 verwendet werden, um solche elektrischen Kontakte zu implementieren. Zum Beispiel kann ein Kontakt 225 (z. B. ein Wolframstopfen usw.) zwischen der Metallschicht 220 und der Gate-Elektrode 130 des FinFET der Vorrichtung 200 gebildet werden. Wie auch in 2 gezeigt, kann ein Kontakt 225, ein Kontakt 235 (z. B. ein Wolframstopfen usw.) zwischen der Metallschicht 230 und der Schaltungsanordnung des FEOL-Abschnitts 205 gebildet werden. Wie in 2 gezeigt, kann die Vorrichtung 200 eine dielektrische Schicht 240 und eine dielektrische Schicht 250 einschließen, welche die Metallschichten und Kontakte von anderen Elementen der Vorrichtung 200 (z. B. von Elementen, an die keine elektrische Verbindung vorgesehen ist) elektrisch isolieren können.
  • Wie in 3 gezeigt, kann die Vorrichtung 200 eine Metallschicht 330, einen Kontakt 332 und einen Kontakt 334 einschließen, die zusammen eine elektrische Verbindung zwischen einem Source-Bereich des zugehörigen FinFETs (der sich z. B. an dem distalen Ende 111 der Finne 110a befindet) und der Schaltungsanordnung des FEOL-Abschnitts 205 implementieren können. Das heißt, der Kontakt 334 kann elektrisch mit einem Source-Bereich der Finne 110a gekoppelt sein. In ähnlicher Weise kann die Vorrichtung 200 eine Metallschicht 340, einen Kontakt 342 und einen Kontakt 344 einschließen, die zusammen eine elektrische Verbindung zwischen einem Drain-Bereich des zugehörigen FinFETs (der sich z. B. an dem distalen Ende 112 der Finne 110a befindet) und der Schaltungsanordnung des FEOL-Abschnitts 205 implementieren können. Das heißt, der Kontakt 344 kann elektrisch mit einem Drain-Bereich der Finne 110a gekoppelt sein.
  • 4 ist ein Diagramm, das eine Querschnittsansicht einer Gate-Struktur 400 des FinFET von 2 und 3 (z. B. eine Implementierung des FinFET 100 von 1) veranschaulicht. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 4 entlang einer Schnittlinie, die der Linie D'-D' in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 4 durch einen Kanalbereich (z. B. durch die Gate-Struktur 400) der Finne 110a. Wie in 4 gezeigt, ist die Gate-Struktur 400 als auf einer planaren Schicht 410 angeordnet veranschaulicht, die in einigen Implementierungen eine ebene Schicht eines FEOL-Abschnitts einer entsprechenden Halbleitervorrichtung (z. B. des FEOL-Abschnitts 205 von 2) sein kann. In einigen Implementierungen kann die planare Schicht 410 aus demselben Material wie ein dielektrischer Finne 210 der Gate-Struktur 400 bestehen. Zum Beispiel kann eine dielektrische Schicht (z. B. eine thermische Siliciumdioxidschicht, eine abgeschiedene dielektrische Schicht usw.) gebildet werden, und die planare Schicht 410 und die dielektrische Finne 210 können dann aus dieser dielektrischen Schicht gebildet werden (z. B. unter Verwendung von Photolithographie, Ätzen, Polieren usw.).
  • Wie ferner in 4 gezeigt, schließt die Gate-Struktur 400 die Halbleiterschicht 215 ein, die unter Verwendung eines konformen Abscheidungsprozesses, wie ALD, gebildet werden kann. Abhängig von der jeweiligen Implementierung kann die Halbleiterschicht 215 der Gate-Struktur 400 eines oder mehrere der vorstehend erwähnten Materialien einschließen. Die Gate-Struktur 400 kann ferner die dielektrische Gate-Schicht 120 (z. B. eine dielektrische High-k-Gate-Schicht) und die leitende Gate-Elektrode 130 (z. B. eine Metallelektrode, eine dotierte Polysilicium-Elektrode usw.) einschließen.
  • 5 ist ein Diagramm, das eine Querschnittsansicht einer Kontaktstruktur 500 veranschaulicht, die einen Source-Bereichskontakt oder einen Drain-Bereichskontakt des FinFET von 2 und 3 (z. B. eine Implementierung des FinFET 100 von 1) implementieren kann. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 5 entlang einer Schnittlinie, die der Linie D-D in 1 entspricht. In diesem Beispiel kann die Querschnittsansicht von 5 entweder durch einen Source-Bereich der Finne 110a (z. B. an einem proximalen Ende 111) oder einen Drain-Bereich der Finne 110a (z. B. an einem distalen Ende 112) verlaufen. Wie in 5 gezeigt, ist die Kontaktstruktur 500 wie bei der Gate-Struktur 400 von FIG. so veranschaulicht, dass sie auf der planaren Schicht 410 angeordnet ist. Wie in Bezug auf 4 erörtert, kann in einigen Implementierungen die planare Schicht 410 aus einem gleichen Material bestehen wie die dielektrische Finne 210, die auch in der Kontaktstruktur 500 (z. B. einem dielektrischen Abschnitt einer zugehörigen Finne) eingeschlossen ist. Anders ausgedrückt können die dielektrische Finne 210 und die planare Schicht 410 aus einer gleichen dielektrischen Schicht gebildet sein.
  • Wie ferner in 5 gezeigt, schließt die Kontaktstruktur 500 die Halbleiterschicht 215 ein (z. B. entweder einen Source-Bereich der Halbleiterschicht 215 oder einen Drain-Bereich der Halbleiterschicht 215). In diesem Beispiel kann die Kontaktstruktur 500 ferner den Kontakt 334 (z. B. einen Source-Kontakt) oder den Kontakt, 344 (z. B. einen Drain-Kontakt) einschließen, wie in Bezug auf 3 gezeigt und beschrieben.
  • 6A bis 9B sind Querschnittdiagramme, die ein Verfahren zum Herstellen des FinFET von 2 und 3 veranschaulichen. Zum Beispiel veranschaulichen 6A und 6B den FinFET nach dem Durchführen eines ersten Satzes von Halbleiterprozessvorgängen, 7A und 7B veranschaulichen den FinFET nach dem Durchführen eines zweiten Satzes von Halbleiterprozessvorgängen, 8A und 8B veranschaulichen den FinFET nach dem Durchführen eines dritten Satzes von Halbleiterprozessvorgängen, und 9A und 9B veranschaulichen den FinFET nach dem Durchführen eines vierten Satzes von Halbleiterprozessvorgängen.
  • In diesem Beispiel sind die 6A, 7A, 8A und 9A Querschnittsansichten, die der Querschnittsansicht von 2 entsprechen (z. B. entlang der Linie C-C in 1). Auch in diesem Beispiel sind 6B, 7B, 8B und 9B Querschnittsansichten, die der Querschnittsansicht von 3 entsprechen (z. B. entlang der Linie L-L in 1). Ferner ist in diesem Beispiel der FinFET als auf einem Substrat 610 und einer planaren Schicht 612 ausgebildet gezeigt, wobei in einigen Implementierungen das Substrat 610 eine Schaltungsanordnung einschließen kann, die wie hierin beschrieben in einer FEOL-Verarbeitung gebildet wird. In einigen Implementierungen kann das Substrat 610 eine FEOL-Schaltungsanordnung ausschließen und der FinFET kann ohne gestapelt zu werden mit oder auf einer anderen Schaltungsanordnung gebildet werden. Der Kürze und Übersichtlichkeit halber werden spezifische Details des Substrats 610 und der planaren Schicht 612, die von der jeweiligen Implementierung abhängen, hierin nicht beschrieben.
  • Bezugnehmend auf 6A und 6B werden, nachdem der erste Satz von Halbleiterverarbeitungsvorgängen durchgeführt wurde, die Finne 110a und die Finne 110b auf der ebenen Schicht 612 gebildet. Zum Beispiel wird unter Bezugnahme auf die Finne 110a in 6A nach dem Durchführen des ersten Satzes von Vorgängen die dielektrische Finne 210 (Dummy-Finne) definiert. In einigen Implementierungen, wie in hierin beschriebenen Beispielen, kann die dielektrische Finne 210 aus einem gleichen Material (z. B. einer gemeinsamen dielektrischen Materialschicht) wie die planare Schicht 612 gebildet sein. Auch unter Bezugnahme auf die Finne 110a in 6A wird nach dem Durchführen des ersten Satzes von Vorgängen die Halbleiterschicht 215 (Halbleiter-Abstandshalter) definiert (z. B. durch konforme Abscheidung, wie etwa ALD). Ferner ist, wie in 6A und 6B gezeigt, nach dem Durchführen des ersten Satzes von Vorgängen die dielektrischen Gate-Schicht 120 ebenfalls definiert und kann mindestens auf der Finne 110a (und der Finne 110b) angeordnet sein, wie in 6B gezeigt. Zur Veranschaulichung und Bezugnahme ist ein Umriss der Halbleiterschicht 215 (z. B. innerhalb der dielektrischen Gate-Schicht 120) in 6B gezeigt, obwohl die Halbleiterschicht 215 in der Querschnittsansicht von 6B nicht sichtbar wäre.
  • Bezugnehmend auf 7A und 7B wird nach dem Durchführen des zweiten Satzes von Halbleiterverarbeitungsvorgängen die leitende Gate-Elektrode 130 auf der dielektrischen Gate-Schicht 120 gebildet. Zum Beispiel ist, wie in 7A und 7B veranschaulicht, nach dem Durchführen des zweiten Satzes von Vorgängen die leitende Gate-Elektrode 130 definiert. Wie bei 6B wird der Umriss der Halbleiterschicht 215 (z. B. innerhalb der dielektrischen Gate-Schicht 120) in 7B gezeigt, obwohl die Halbleiterschicht 215 in der Ansicht von 7B nicht sichtbar wäre. In einigen Implementierungen kann die Gate-Elektrode 130 unter Verwendung eines Abscheidungsverfahrens, Photolithographie-Prozessen und/oder Ätzprozessen gebildet werden. In einigen Implementierungen kann das Bilden der dielektrischen Gate-Schicht 130 das Dotieren der leitenden Gate-Elektrode 130 (z. B. einer Polysilicium-Gate-Elektrode) einschließen.
  • Bezugnehmend auf 8A und 8B wird, nachdem der dritte Satz von Halbleiterverarbeitungsvorgängen durchgeführt wurde, die dielektrische Gate-Schicht 120 von den Source- und Drain-Bereichen der Halbleiterschicht 215 entfernt, die dielektrische Schicht 240 abgeschieden, und die Kontakte (z. B. Kontakte 225, 235, 332, 334, 342 und 344) definiert. Zum Beispiel wird, wie in 8B veranschaulicht (im Vergleich zu 7B), die dielektrischen Gate-Schicht 120 nach dem Durchführen des dritten Satzes von Vorgängen von dem proximalen Ende 111 (z. B. dem Source-Bereich) und dem distalen Ende 112 (z. B. dem Drain-Bereich) der Halbleiterschicht 215 entfernt. Ferner ist, wie in 8A gezeigt, nach dem Durchführen des dritten Satzes von Vorgängen der Kontakt 225 mit der leitenden Gate-Elektrode 130 definiert, ebenso wie andere Kontakte, wie etwa der Kontakt 235, der in diesem Beispiel eine elektrische Verbindung mit der FEOL-Schaltungsanordnung sein kann. Zudem sind, wie in 8B gezeigt, nach dem Durchführen des dritten Satzes von Vorgängen der Kontakt 334 zum Source-Bereich der Halbleiterschicht 215 und der Kontakt 344 zum Drain-Bereich der Halbleiterschicht 215 definiert, ebenso wie andere Kontakte, wie etwa 332 und 342 (z. B. elektrische Verbindungen mit der FEOL-Schaltungsanordnung).
  • Bezugnehmend auf 9A und 9B wird, nachdem der vierte Satz von Halbleiterverarbeitungsvorgängen durchgeführt wurde, die dielektrische Schicht 250 abgeschieden, und Metallverbindungsschichten (z. B. Schichten 220, 230, 330 und 340) werden definiert. Das heißt, der vierte Satz von Vorgängen (die z. B. Abscheidung, Photolithographie- und/oder Ätzvorgänge einschließen können) kann das Zwischenschicht-Dielektrikum (die dielektrische Schicht 250) und Metallverbindungen (z. B. für den FinFET und zwischen dem FinFET und anderen Schaltungsanordnungen, wie etwa der FEOL-Schaltungsanordnung) definieren.
  • 10 ist ein Diagramm, das eine erste Querschnittsansicht einer Halbleitervorrichtung 1000 einschließlich einer anderen Implementierung des FinFET 100 von 1 veranschaulicht. Wie in 10 gezeigt, schließt der FinFET der Vorrichtung 1000 eine Finne 1010a und eine Finne 1010b ein. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 10 entlang einer Schnittlinie, die der Linie C-C in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 10 durch jeweilige Kanalbereiche der Finne 1110a und der Finne 1110b. Wie die Finne 110a und die Finne 110b der in den 2 und 3 gezeigten FinFETs können auch die Finne 1110a und die Finne 1110b eine ähnliche Struktur aufweisen und werden als solche beschrieben. Dementsprechend kann im Folgenden jede Erläuterung der Finne 1110a oder der Finne 1110b sowie zugehöriger Elemente gleichermaßen auf jede der beiden Finnen angewendet werden.
  • Wie bei der Vorrichtung 200, die mindestens in 2 und 3 gezeigt ist, kann die Vorrichtung 1000 ein Substrat 1005 (z. B. mit oder ohne FEOL-Schaltungsanordnung), Kontakte, Metallverbindungen, dielektrische Schichten (z. B. Dielektrika zwischen Schichten) und so weiter einschließen. In einigen Implementierungen kann das Substrat 1005 eine zugehörige planare Schicht, wie die beschriebenen, einschließen. Der Kürze halber wird die spezifische Anordnung solcher Elemente der Vorrichtung 1000 nicht im Detail in Bezug auf die Vorrichtung 1000 beschrieben, und ihre Anordnung hängt von der jeweiligen Implementierung ab.
  • Wie in 10 gezeigt, kann die Finne 1010a (sowie die Finne 1010b) eine erste koaxiale Struktur 1011a und eine zweite koaxiale Struktur 1011b einschließen, die Nanodrahtstrukturen und/oder Nanoblattstrukturen sein können. Beispielhafte Details der ersten koaxialen Struktur 101la und der zweiten koaxialen Struktur 1011b werden weiter unten mit Bezug auf 11 und 12 beschrieben. In einigen Implementierungen kann die Finne 1010a eine andere Anzahl (z. B. weniger oder mehr) koaxialer Strukturen einschließen als in 10 veranschaulicht.
  • Wie auch in 10 gezeigt, kann der FinFET der Vorrichtung 1000 (z. B. die erste koaxiale Struktur 1011a und die zweite koaxiale Struktur 1011b) unter Verwendung einer Anordnung alternativer Materialschichten implementiert werden. Zum Beispiel schließt in dem Beispiel von 10 die Vorrichtung 1000 Materialschichten 1007a, 1007b und 1007c ein, die, wie in 10 gezeigt, abwechselnd mit den Materialschichten 1009a und 1009b angeordnet sind. In einigen Implementierungen können die Materialschichten 1007a, 1007b und 1007c ein erstes Material einschließen, während die Materialschichten 1009a und 1009b ein zweites Material einschließen können. In diesem Beispiel kann das Material der Materialschichten 1007a, 1007b und 1007c in der Finne 1010a entfernt (selektiv geätzt) werden, so dass Ausleger des Materials der Materialschichten 1009a und 1009b in der Finne 1010a gebildet werden. Zum Beispiel können in einigen Implementierungen die Materialschichten 1007a, 1007b und 1007c ein Glasmaterial (wie z. B. ein Phosphorsilikatglas (PSG) einschließen, und die Materialschichten 1009a und 1009b können ein Oxidmaterial (z. B. Siliciumdioxid) einschließen. Die Bildung solcher Ausleger wird in Bezug auf das Herstellungsverfahren von 15A-15G detaillierter gezeigt.
  • 11 ist ein Diagramm, das eine Querschnittsansicht der Finne 1010a von 10 veranschaulicht. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 11 entlang einer Schnittlinie, die der Linie D'-D' in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 11 durch einen Kanalbereich der Finne 1010a (einschließlich der ersten koaxialen Struktur 1011a und der zweiten koaxialen Struktur 1011b).
  • Wie in 11 gezeigt, schließen in dem Kanalbereich des FinFET von 10 die erste koaxiale Struktur 1011a und die zweite koaxiale Struktur 101 1b jeweilige dielektrische Kerne 1012a und 1012b ein. In diesem Beispiel schließen die koaxialen Strukturen 1011a und 1011b im Kanalbereich des zugehörigen FinFET ferner jeweilige Halbleiterschichten (Halbleiter-Abstandshalter) 1015a und 1015b ein, die unter Verwendung eines konformen Abscheidungsprozesses, wie etwa ALD, ausgebildet (konzentrisch auf den dielektrischen Kernen ausgebildet) werden können. Wie ebenfalls in 11 gezeigt, schließen die erste koaxiale Struktur 1011a und die zweite koaxiale Struktur 1011b ferner jeweilige dielektrische (z. B. dielektrische High-k-) Gate-Schichten 1020a und 1020b ein, die jeweils auf den Halbleiterschichten 1015a und 1015b angeordnet (konzentrisch angeordnet) sind.
  • Abhängig von der jeweiligen Implementierung können die Halbleiterschichten 1015a und 1015b eines oder mehrere der vorstehend erwähnten Materialien einschließen. In diesem Beispiel kann die Finne 1010a ferner in dem Kanalbereich des zugehörigen FinFET eine leitende Gate-Elektrode 1030 (z. B. eine Metall-Gate-Elektrode, eine dotierte Polysilicium-Gate-Elektrode usw.) einschließen. Wie in 11 gezeigt, kann die leitende Gate-Elektrode 1030 die erste koaxiale Struktur 1011a und die zweite koaxiale Struktur 1011b mindestens teilweise umgeben, um jeweilige Gates (und Kanalbereiche) für jede der ersten koaxialen Struktur 1011a und der zweiten koaxialen Struktur 1011b zu definieren.
  • 12 ist ein Diagramm, das eine Querschnittsansicht einer Kontaktstruktur veranschaulicht, die einen Source-Bereichskontakt oder einen Drain-Bereichskontakt des FinFET von 10 implementieren kann. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 10 entlang einer Schnittlinie, die der Linie D-D in 1 entspricht. In diesem Beispiel kann die Querschnittsansicht von 12 entweder durch einen Source-Bereich der Finne 1010a (z. B. an einem proximalen Ende 111, wie in 1 gezeigt) oder einen Drain-Bereich der Finne 1010a (z. B. an einem distalen Ende 112, wie in 1 gezeigt), verlaufen.
  • Wie in 12 gezeigt (im Vergleich zu 11) können die jeweiligen dielektrischen Schichten 1012a und 102b von der Finne 1010a und der Finne 1010b in den Source- und Drain-Bereichen entfernt werden. Die Kontaktstruktur kann Kontaktmaterial (z. B. einen Wolframstopfen usw.) 1334 (in einem Source-Bereich) oder 1344 in einem Drain-Bereich (wie weiter in 13 veranschaulicht) einschließen. Das Kontaktmaterial 1334 oder 1344 kann eine elektrische Verbindung (z. B. einen ohmschen Kontakt) mit den Halbleiterschichten 1015a und 1015b (z. B. für jeweilige Source- oder Drain-Verbindungen mit der ersten koaxialen Struktur 1011a und der zweiten koaxialen Struktur 1011b) definieren.
  • 13 ist ein Diagramm, das eine zweite Querschnittsansicht der Vorrichtung 1000 von 10 veranschaulicht. Wie vorstehend erwähnt, verläuft die Querschnittsansicht von 13 entlang einer Schnittlinie, die der Linie L-L in 1 entspricht. In diesem Beispiel verläuft die Querschnittsansicht von 13 durch die leitende Gate-Elektrode (Gate-Leiter) 1330 (z. B. in und aus der Seite) auf der rechten Seite der Finne 1010a in 11. 13 veranschaulicht die Anordnung des (Source)-Kontakts 1334 und des (Drain)-Kontakts 1344 des FinFET, in Bezug auf seine leitende Gate-Elektrode 1030 von 10-12. Wie in 13 gezeigt, schließt der FinFET in diesem Beispiel auch einen Abstandshalter 1330 ein, der die Kontakte 1334 und 1344 elektrisch von der leitenden Gate-Elektrode 1030 isolieren kann. In einigen Implementierungen kann der Abstandshalter 1330 ein Nitrid-Abstandshalter (z. B. Siliciumnitrid-Abstandshalter) sein und kann über der leitenden Gate-Elektrode 1030 angeordnet sein, wie etwa in 15F gezeigt.
  • 14 ist ein Diagramm, das die zweite Querschnittsansicht von 13 veranschaulicht, wobei einige Elemente transparent dargestellt sind, um die Struktur der Finne 1010a des FinFET der Vorrichtung 1000 in 10 zu veranschaulichen. Zum Beispiel sind die leitende Gate-Elektrode 1030, der Abstandshalter 1330 und Abschnitte der Kontakte 1334 und 1344 in 14 als transparent veranschaulicht, damit die Anordnung der ersten koaxialen Struktur 1011a und der zweiten koaxialen Struktur 1011 b mit der leitenden Gate-Elektrode 1030, dem Abstandshalter 1330 und den Kontakten 1334 und 1344 zu sehen ist. Zur Bezugnahme ist in 14 ein Umriss der leitenden Gate-Elektrode 1030 gezeigt.
  • 15A bis 15G sind isometrische Diagramme, die schematisch einen Prozess zum Herstellen einer Implementierung des FinFET von 10-14 veranschaulichen. Im Vergleich zu dem FinFET von 10-14 schließt die beispielhafte Implementierung von 15A-15G drei koaxiale Strukturen ein, statt wie in der Vorrichtung 1000 gezeigt zwei. Außerdem sind zum Zweck der Veranschaulichung in 15A-15G nur Abschnitte der abwechselnden Materialschichten, die zum Herstellen einer Finne des FinFET verwendet werden, gezeigt, sodass diese Materialschichtabschnitte schwebend erscheinen. Es versteht sich, dass in solchen Implementierungen (wie dem FinFET von 10) solche Materialschichtabschnitte an jedem Ende (proximalen und distalen Ende) abgestützt werden können, wie etwa in 14 gezeigt, wobei die leitende Gate-Elektrode 1030, der Abstandshalter 1330 und Abschnitte der Kontakte 1334 und 1344 als transparent gezeigt sind, um die Anordnung der koaxialen Strukturen 1011a und 1011b zu veranschaulichen.
  • Bezugnehmend auf 15A können alternierende Materialschichten 1507a, 1507b, 1507c, 1509a, 1509b und 1509c auf dem Substrat 1005 (wie etwa dem Substrat 1005 von 10) gebildet werden. Wie vorstehend in Bezug auf 10 erörtert, können die alternierenden Materialschichten in 15A aus verschiedenen Materialien gebildet (z. B. abgeschieden, gezüchtet usw.) werden. Zum Beispiel können in einigen Implementierungen die Materialschichten 1509a, 1509b und 1509c ein dielektrisches Material wie etwa Siliciumdioxid einschließen, und die Materialschichten 1507a, 1507b und 1507c können ein Glasmaterial wie PSG einschließen. Bei einigen Implementierungen können andere Materialien verwendet werden.
  • Bezugnehmend auf 15B kann eine selektive Ätzung (z. B. in Kombination mit Photolithographie-Vorgängen) an der Struktur von 15A durchgeführt werden, um die Materialschichten 1507a, 1507b und 1507c zu entfernen, wobei Ausleger von Material aus den Schichten 1509a, 1509b und 1509c zurückbleiben, die dann verwendet werden können, um die dielektrische Kerne 1512a, 1512b und 1512c für koaxiale Strukturen eines zugehörigen FinFET zu implementieren, wie in 15C gezeigt. Wie ferner in 15C gezeigt, kann ein konformer Abscheidungsprozess (z. B. ALD) durchgeführt werden, um die jeweilige Halbleiterschichten (Abstandshalter) 1015a, 1015b und 1015c auf den dielektrischen Kernen 1512a, 1512b und 1512c zu bilden (z. B. konzentrisch anzuordnen, abzuscheiden usw.). Die Halbleiterschichten (Abstandshalter) 1015a, 1015b und 1015c können aus einem oder mehreren Halbleitermaterialien gebildet werden, wie etwa den hierin beschriebenen.
  • Wie in 15D gezeigt, können dielektrische Gate-Schichten 1020a, 1020b und 1020c jeweils auf den Halbleiterschichten (Abstandshaltern) 1015a, 1015b und 1015c gebildet (z. B. abgeschieden, gezüchtet usw.) werden. Fortfahrend mit 15E kann die leitende Gate-Elektrode 1030 gebildet und dielektrisches Gate-Material (von den dielektrischen Gate-Schichten 1020a, 1020b und 1020c) in den Source-Bereichen (z. B. linke Vorderseite oder proximales Ende) und Drain-Bereichen (z. B. rechte Rückseite oder distales Ende) der koaxialen Strukturen entfernt werden. Wie in 15F gezeigt, kann der Abstandshalter 1330 (z. B. ein Siliciumnitrid-Abstandshalter) dann über der leitenden Gate-Elektrode 1030 gebildet werden. Fortfahrend mit 15G können der Source-Kontakt 1334 und der Drain-Kontakt 1344 gebildet werden. Wie in 15G veranschaulicht, können die koaxialen 1511a, 1511b und 1511c innerhalb der Kontakte 1334 und 1344 sowie innerhalb der leitenden Gate-Elektrode 1030 und der Abstandshalter 1330 angeordnet sein.
  • Es versteht sich für Zwecke dieser Offenbarung, dass, wenn ein Element, wie etwa eine Schicht, ein Bereich oder ein Substrat als auf einem anderen Element befindlich, auf diesem angeordnet, mit diesem verbunden, elektrisch mit diesem verbunden, an dieses gekoppelt oder mit diesem elektrisch gekoppelt bezeichnet wird, sich dieses direkt auf dem anderen Element befinden, mit diesem verbunden oder an dieses gekoppelt sein kann oder ein oder mehrere dazwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine dazwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als direkt auf, direkt verbunden mit oder direkt gekoppelt mit einem anderen Element oder einer anderen Schicht bezeichnet wird. Obwohl die Begriffe direkt auf, direkt verbunden mit oder direkt gekoppelt mit in der detaillierten Beschreibung möglicherweise nicht verwendet werden, können Elemente, die als direkt auf, direkt verbunden oder direkt gekoppelt gezeigt sind, als solche bezeichnet werden. Die Ansprüche der Anmeldung können geändert werden, um beispielhafte Beziehungen anzugeben, die in der Patentschrift beschrieben oder in den Figuren gezeigt sind.
  • Wie in dieser Patentschrift verwendet, kann eine Singularform, sofern der Kontext nicht eindeutig auf einen bestimmten Fall hinweist, eine Pluralform einschließen. Raumbezogene Begriffe (z. B. über, oberhalb, oberer/obere/oberes, unter, unterhalb, darunter, unterer/untere/unteres und dergleichen) sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung einbeziehen. In einigen Implementierungen können die relativen Begriffe „oberhalb“ und „unterhalb“ jeweils „vertikal oberhalb“ und „vertikal unterhalb“ einschließen. In einigen Implementierungen kann der Begriff „benachbart“ „seitlich benachbart zu“, „vertikal benachbart zu“ oder „horizontal benachbart zu“ einschließen.
  • Einige Implementierungen können unter Verwendung verschiedener Halbleiterverarbeitungs- und/oder -gehäusetechniken implementiert werden. Einige Implementierungen können unter Verwendung verschiedener Arten von Halbleiterverarbeitungstechniken in Verbindung mit Halbleitersubstraten implementiert werden, einschließlich, jedoch nicht beschränkt auf, zum Beispiel Silicium (Si), Galliumarsenid (GaAs), Galliumnitrid (GaN), Siliciumcarbid (SiC), Halbleiter mit direkter Bandlücke, amorphe Oxid-Halbleiter und/oder dergleichen.
  • Während bestimmte Merkmale verschiedener beispielhaften Implementierungen wie hierin beschrieben veranschaulicht wurden, werden dem Fachmann nun viele Modifikationen, Substitutionen, Änderungen und Äquivalente in den Sinn kommen. Es versteht sich daher, dass die beiliegenden Ansprüche alle derartigen Modifikationen und Änderungen abdecken sollen, die in den Schutzumfang der Implementierungen fallen. Es versteht sich, dass sie nur beispielhaft dargestellt wurden, ohne einschränkend zu sein, und dass verschiedene Änderungen an Form und Details vorgenommen werden können. Jeder Abschnitt der hierin beschriebenen Einrichtung und/oder Verfahren kann in jeder Kombination kombiniert werden, mit Ausnahme von sich gegenseitig ausschließenden Kombinationen. Die hierin beschriebenen Implementierungen können verschiedene Kombinationen und/oder Unterkombinationen der Funktionen, Komponenten und/oder Merkmale der verschiedenen beschriebenen Implementierungen einschließen.

Claims (12)

  1. Finnen-Feldeffekttransistor (FinFET), umfassend: eine Finne mit einem proximalen Ende und einem distalen Ende, wobei die Finne Folgendes einschließt: einen dielektrischen Abschnitt, der sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt; eine Halbleiterschicht, die auf dem dielektrischen Abschnitt angeordnet ist, wobei sich die Halbleiterschicht in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt; einen Source-Bereich, der an dem proximalen Ende der Finne angeordnet ist; und einen Drain-Bereich, der an dem distalen Ende der Finne angeordnet ist; eine dielektrischen Gate-Schicht, die auf einem Kanalbereich der Halbleiterschicht angeordnet ist, wobei der Kanalbereich der Halbleiterschicht zwischen der dielektrischen Gate-Schicht und dem dielektrischen Abschnitt angeordnet ist, wobei der Kanalbereich der Halbleiterschicht in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; und eine leitende Gate-Elektrode, die auf der dielektrischen Gate-Schicht angeordnet ist, wobei die dielektrischen Gate-Schicht zwischen der leitenden Gate-Elektrode und der Halbleiterschicht angeordnet ist.
  2. FinFET nach Anspruch 1, wobei: der dielektrische Abschnitt eine Oxid-Finne ist; und die Oxid-Finne koaxial mit der Halbleiterschicht und der dielektrischen Gate-Schicht angeordnet ist, wobei die leitende Gate-Elektrode mindestens teilweise den koaxial angeordneten dielektrischen Abschnitt, die Halbleiterschicht und die dielektrische Gate-Schicht umgibt.
  3. FinFET nach Anspruch 2, wobei der dielektrische Abschnitt ein erster dielektrischer Abschnitt ist, die Halbleiterschicht eine erste Halbleiterschicht ist und die dielektrische Gate-Schicht eine erste dielektrische Gate-Schicht ist, wobei die Finne des FinFET ferner einschließt: einen zweiten dielektrischen Abschnitt, der sich in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt; und eine zweite Halbleiterschicht, die auf dem zweiten dielektrischen Abschnitt angeordnet ist, wobei sich die zweite Halbleiterschicht in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt, wobei der FinFET ferner Folgendes umfasst: eine zweite dielektrischen Gate-Schicht, die auf einem Kanalbereich der zweiten Halbleiterschicht angeordnet ist, wobei der Kanalbereich der zweiten Halbleiterschicht zwischen der zweiten dielektrischen Gate-Schicht und dem zweiten dielektrischen Abschnitt angeordnet ist, wobei der Kanalbereich der zweiten Halbleiterschicht in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist, wobei der zweite dielektrische Abschnitt koaxial mit der zweiten Halbleiterschicht und der zweiten dielektrischen Gate-Schicht angeordnet ist, wobei die leitende Gate-Elektrode mindestens teilweise den koaxial angeordneten zweiten dielektrischen Abschnitt, die zweite Halbleiterschicht und die zweite dielektrische Gate-Schicht umgibt.
  4. FinFET nach Anspruch 3, ferner umfassend: einen Source-Kontakt, der im Source-Bereich mindestens teilweise umgibt: den koaxial angeordneten ersten dielektrischen Abschnitt und die erste Halbleiterschicht; und den koaxial angeordneten zweiten dielektrischen Abschnitt und die zweite Halbleiterschicht, den Source-Kontakt in dem Source-Bereich, der auf der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet und elektrisch damit gekoppelt ist; und einen Drain-Kontakt, der im Drain-Bereich mindestens teilweise umgibt: den koaxial angeordneten ersten dielektrischen Abschnitt und die erste Halbleiterschicht; und den koaxial angeordneten zweiten dielektrischen Abschnitt und die zweite Halbleiterschicht, den Drain-Kontakt in dem Drain-Bereich, der auf der ersten Halbleiterschicht und der zweiten Halbleiterschicht angeordnet und elektrisch mit dieser gekoppelt ist.
  5. FinFET nach Anspruch 1, wobei die Halbleiterschicht einen amorphen Oxid-Halbleiter einschließt, der mindestens eines von Indium-Gallium-Zink-Oxid, Zink-Tantal-Oxid, Indium-Zinn-Oxid, Zink-Zinn-Oxid oder Indium-Zink-Oxid einschließt.
  6. FinFET nach Anspruch 1, wobei: die Halbleiterschicht eines von einem Halbleiter mit direkter Bandlücke oder einem Halbleiter mit einer Bandlücke von Null einschließt; und die dielektrische Gate-Schicht ein dielektrisches Material mit einer Dielektrizitätskonstante größer oder gleich 3,9 einschließt.
  7. FinFET nach Anspruch 1, wobei: die Halbleiterschicht nicht dotiert ist; und der FinFET auf einer planaren oberen Oberfläche einer Halbleitervorrichtung ausgebildet ist, wobei mindestens einer von dem Source-Bereich oder dem Drain-Bereich mit der Halbleitervorrichtung elektrisch gekoppelt ist.
  8. Finnen-Feldeffekttransistor (FinFET), umfassend: eine dielektrische Finne mit einem proximalen Ende und einem distalen Ende; eine Halbleiterschicht, die auf der dielektrischen Finne angeordnet ist, wobei sich die Halbleiterschicht in Längsrichtung zwischen dem proximalen Ende der dielektrischen Finne und dem distalen Ende der dielektrischen Finne erstreckt, wobei die Halbleiterschicht Folgendes einschließt: einen Source-Bereich, der am proximalen Ende der dielektrischen Finne angeordnet ist; einen Drain-Bereich, der am distalen Ende der dielektrischen Finne angeordnet ist; und einen Kanalbereich, der in Längsrichtung zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; eine dielektrischen Gate-Schicht, die auf dem Kanalbereich der Halbleiterschicht angeordnet ist, wobei der Kanalbereich der Halbleiterschicht zwischen der dielektrischen Gate-Schicht und dem dielektrischen Abschnitt angeordnet ist; und eine leitende Gate-Elektrode, die auf der dielektrischen Gate-Schicht angeordnet ist, wobei die dielektrischen Gate-Schicht zwischen der leitenden Gate-Elektrode und der Halbleiterschicht angeordnet ist.
  9. FinFET nach Anspruch 8, wobei: die dielektrische Finne eine Oxid-Finne einschließt; und die Halbleiterschicht einen amorphen Oxid-Halbleiter einschließt.
  10. FinFET nach Anspruch 8, wobei die Halbleiterschicht Folgendes einschließt: einen ersten Abschnitt, der auf einer ersten Längsfläche der dielektrischen Finne angeordnet ist; einen zweiten Abschnitt, der auf einer zweiten Längsfläche der dielektrischen Finne angeordnet ist, wobei die zweite Längsfläche der ersten Längsfläche gegenüberliegt; einen dritten Abschnitt, der auf einer proximalen Fläche der dielektrischen Finne angeordnet ist; und einen vierten Abschnitt, der auf einer distalen Fläche der dielektrischen Finne angeordnet ist, eine obere Fläche der dielektrischen Finne, welche die Halbleiterschicht ausschließt.
  11. Finnen-Feldeffekttransistor (FinFET), umfassend: eine Finne mit einem proximalen Ende und einem distalen Ende, wobei die Finne Folgendes einschließt: einen Source-Bereich, der am proximalen Ende angeordnet ist; einen Drain-Bereich, der am distalen Ende angeordnet ist; einen Kanalbereich, der zwischen dem Source-Bereich und dem Drain-Bereich angeordnet ist; eine erste koaxiale Struktur, einschließlich: eines ersten dielektrischen Kerns; einer ersten Halbleiterschicht, die konzentrisch auf dem ersten dielektrischen Kern angeordnet ist; und im Kanalbereich, einer ersten dielektrische Gate-Schicht, die konzentrisch auf der ersten Halbleiterschicht angeordnet ist, wobei sich die erste koaxiale Struktur in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt; und eine zweite koaxiale Struktur, einschließlich: eines zweiten dielektrischen Kerns; einer zweiten Halbleiterschicht, die konzentrisch auf dem zweiten dielektrischen Kern angeordnet ist; und im Kanalbereich, einer zweiten dielektrischen Gate-Schicht, die konzentrisch auf der zweiten Halbleiterschicht angeordnet ist, wobei sich die zweite koaxiale Struktur in Längsrichtung zwischen dem proximalen Ende und dem distalen Ende erstreckt; und einer leitenden Gate-Elektrode, die im Kanalbereich die erste koaxiale Struktur und die zweite koaxiale Struktur mindestens teilweise umgibt.
  12. FinFET nach Anspruch 11, wobei: das erste Halbleitermaterial und das zweite Halbleitermaterial einen amorphen Oxid-Halbleiter einschließen; die erste koaxiale Struktur eine erste Nanodrahtstruktur oder eine erste Nanoblattstruktur ist; und die zweite koaxiale Struktur eine zweite Nanodrahtstruktur oder eine zweite Nanoblattstruktur ist.
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