DE102020004379A1 - Asymmetrisches zweiseitiges modul mit niedriger beanspruchung - Google Patents

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DE102020004379A1
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substrates
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lead frame
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Chee Hiong Chew
Atapol Prajuckamol
Stephen St. Germain
Yusheng Lin
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Semiconductor Components Industries LLC
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Abstract

Implementierungen von Halbleitergehäusen können einschließen: ein erstes Substrat mit zwei oder mehreren Chips, die mit einer ersten Seite gekoppelt sind, eine Klemme, die mit jedem der zwei oder mehreren Chips auf dem ersten Substrat gekoppelt ist, und ein zweites Substrat mit zwei oder mehr Chips, die mit einer ersten Seite des zweiten Substrats gekoppelt sind. Eine Klemme kann mit jedem der zwei oder mehr Chips auf dem zweiten Substrat gekoppelt sein. Das Gehäuse kann zwei oder mehr Abstandselemente, die mit der ersten Seite des ersten Substrats gekoppelt sind, und einen Leitungsrahmen zwischen dem ersten Substrat und dem zweiten Substrat und eine Formmasse einschließen. Eine zweite Seite von jedem des ersten Substrats und des zweiten Substrats kann durch die Formmasse freiliegen. Ein Umfang des ersten Substrats und ein Umfang des zweiten Substrats überlappen sich möglicherweise bei Kopplung durch die zwei oder mehr Abstandselemente nicht vollständig.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht den Vorteil des Einreichungsdatums der vorläufigen US-Patentanmeldung 62/882.119 mit dem Titel „LOW STRESS ASYMMETRIC DUAL SIDE MODULE“ von Chew et al., die am 2. August 2019 eingereicht wurde und deren Offenbarung hiermit durch Bezugnahme darauf in ihrer Gesamtheit aufgenommen ist.
  • HINTERGRUND
  • Technisches Gebiet
  • Gesichtspunkte dieses Dokuments beziehen sich im Allgemeinen auf modulare Halbleitergehäuse, wie Leistungshalbleitergehäuse mit zweiseitiger Kühlleistung. Spezifischere Implementierungen umfassen Leitungsrahmen.
  • Hintergrund
  • Leistungshalbleitergehäuse schließen im Allgemeinen mehrere gestapelte Substrate ein. Kühlkörper können mit einem externen Anschluss der Vorrichtung gekoppelt sein. Einige Leistungshalbleitergehäuse können einen Kühlkörper mit einer Rippenanordnungsstruktur einschließen.
  • KURZDARSTELLUNG
  • Implementierungen von Halbleitergehäusen können einschließen: ein erstes Substrat mit zwei oder mehr Chips, die mit einer ersten Seite des ersten Substrats gekoppelt sind. Eine Klemme kann mit jedem der zwei oder mehr Chips auf dem ersten Substrat gekoppelt sein. Das Gehäuse kann auch ein zweites Substrat mit zwei oder mehr Chips einschließen, die mit einer ersten Seite des zweiten Substrats gekoppelt sind. Eine Klemme kann mit jedem der zwei oder mehr Chips auf dem zweiten Substrat gekoppelt sein. Das Gehäuse kann zwei oder mehr Abstandselemente einschließen, die mit der ersten Seite des ersten Substrats gekoppelt sind. Das Gehäuse kann auch einen Leitungsrahmen zwischen dem ersten Substrat und dem zweiten Substrat und eine Formmasse, die den Leitungsrahmen einkapselt, einschließen. Eine zweite Seite von jedem des ersten Substrats und des zweiten Substrats kann durch die Formmasse freiliegen. Ein Umfang des ersten Substrats und ein Umfang des zweiten Substrats überlappen sich möglicherweise bei Kopplung durch die zwei oder mehr Abstandselemente nicht vollständig.
  • Implementierungen von Halbleitergehäusen können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Die zwei oder mehr Chips können einen Insulated-Gate-Bipolar-Transistor-Chip (IGBT-Chip) und einen Fast-Recovery-Chip (FRD) einschließen.
  • Das erste Substrat und das zweite Substrat können ein Direct-Bonded-Copper-Substrat (DBC) mit einer mit Zirconiumdioxid (ZrO2) dotierten Aluminiumoxid-Keramik (Al2O3-Keramik), einer Siliciumnitrid-Keramik (Si3N4-Keramik), einer Aluminiumnitrid-Keramik (AlN-Keramik), einer hochfesten AlN-Keramik (H-AlN-Keramik) oder einer beliebigen Kombination davon einschließen.
  • Das Halbleitergehäuse kann auch einen Kühlkörper einschließen, der mit der zweiten Seite des ersten Chips, der zweiten Seite des zweiten Chips oder einer beliebigen Kombination davon gekoppelt ist.
  • Die zwei oder mehr Abstandselemente können aus elektrisch leitfähigem Material hergestellt sein und können das erste Substrat mit dem zweiten Substrat elektrisch koppeln.
  • Das erste Substrat und das zweite Substrat können ein Direct-Bonded-Copper-Substrat (DBC), ein Insulated-Metal-Substrate-Technology-Substrat (IMST-Substrat), ein Active-Metal-Bonding-Substrat (AMB-Substrat) oder eine beliebige Kombination davon einschließen.
  • Implementierungen von Halbleitergehäusen können einschließen: einen Leitungsrahmen und ein erstes Substrat, das mit einer ersten Seite des Leitungsrahmens mechanisch und elektrisch gekoppelt ist. Das erste Substrat kann zwei oder mehr Chips auf der ersten Seite des ersten Substrats einschließen. Eine Klemme kann mit jedem der zwei oder mehr Chips gekoppelt sein, die mit der ersten Seite des ersten Substrats gekoppelt sind. Das Gehäuse kann auch ein zweites Substrat einschließen, das mit einer zweiten Seite des Leitungsrahmens mechanisch und elektrisch gekoppelt ist. Das zweite Substrat kann zwei oder mehr Chips auf der ersten Seite des zweiten Substrats einschließen und eine Klemme ist mit jedem der zwei oder mehr Chips gekoppelt. Das Gehäuse kann auch zwei oder mehr Abstandselemente einschließen, die mit der ersten Seite von jedem des ersten Substrats und des zweiten Substrats gekoppelt sind. Eine Formmasse kann die erste Seite und die zweite Seite des Leitungsrahmens einkapseln. Die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats können durch die zwei oder mehr Abstandselemente asymmetrisch gekoppelt sein.
  • Implementierungen von Halbleitergehäusen können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Die zwei oder mehr Chips können einen Insulated-Gate-Bipolar-Transistor-Chip (IGBT-Chip) und einen Fast-Recovery-Chip (FRD) einschließen.
  • Das erste Substrat und das zweite Substrat können ein Direct-Bonded-Copper-Substrat (DBC) mit einer mit Zirconiumdioxid (ZrO2) dotierten Aluminiumoxid-Keramik (Al2O3-Keramik), einer Siliciumnitrid-Keramik (Si3N4-Keramik), einer Aluminiumnitrid-Keramik (AlN-Keramik), einer hochfesten AlN-Keramik (H-AlN-Keramik) oder einer beliebigen Kombination davon einschließen.
  • Das Gehäuse kann auch einen Kühlkörper einschließen, der mit einer von der zweiten Seite des ersten Chips, der zweiten Seite des zweiten Chips oder einer beliebigen Kombination davon gekoppelt ist.
  • Die zwei oder mehr Abstandselemente können aus elektrisch leitfähigem Material hergestellt sein und das erste Substrat mit dem zweiten Substrat elektrisch koppeln.
  • Das erste Substrat und das zweite Substrat können ein Direct-Bonded-Copper-Substrat (DBC), ein Insulated-Metal-Substrate-Technology-Substrat (IMST-Substrat), ein Active-Metal-Bonding-Substrat (AMB-Substrat) oder eine beliebige Kombination davon einschließen.
  • Implementierungen von Halbleitergehäusen können durch Verfahren zum Bilden von Halbleitergehäusen hergestellt werden. Verschiedene Verfahrensimplementierungen können einschließen: Bereitstellen einer ersten Platte von ersten Substraten und einer zweiten Platte von zweiten Substraten. Das Verfahren kann auch das Drucken eines ersten elektrisch leitfähigen Bondmaterials auf die erste Seite der ersten Platte von Substraten und die zweite Seite der ersten Platte von Substraten an vorher festgelegten Stellen und das Koppeln von zwei oder mehr Chips mit jedem Substrat der ersten Platte von Substraten und mit jedem Substrat der zweiten Platte von Substraten an den vorher festgelegten Stellen einschließen. Das Verfahren kann auch das Abgeben eines zweiten elektrisch leitfähigen Materials auf eine zweite Seite von jedem der zwei oder mehr Chips und das Koppeln einer Klemme mit jedem der zwei oder mehr Chips einschließen. Das Verfahren kann auch das Vereinzeln jeder der ersten Platte und der zweiten Platte zu einer Vielzahl von ersten Substraten bzw. einer Vielzahl von zweiten Substraten einschließen. Das Verfahren kann das Abgeben von Lötmittel auf eine Vielzahl von vorher festgelegten Stellen auf der ersten Seite von jedem der Vielzahl von ersten Substraten und jedem der Vielzahl von zweiten Substraten einschließen. Das Verfahren kann auch das Koppeln eines ersten Substrats der Vielzahl von ersten Substraten mit einer ersten Seite eines Leitungsrahmens und das Koppeln von zwei oder mehr Abstandselementen mit einer ersten Seite des ersten Substrats einschließen. Das Verfahren kann auch das Koppeln einer ersten Seite eines zweiten Substrats der Vielzahl von zweiten Substraten mit den zwei oder mehr Abstandselementen und mit der zweiten Seite des Leitungsrahmens einschließen.
  • Implementierungen von Verfahren zum Bilden von Halbleitergehäusen können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Das Verfahren kann ferner das Zuschneiden des Leitungsrahmens, um eine Vielzahl von Zuleitungen freizulegen, und das Bilden der Zuleitungen einschließen.
  • Das Verfahren kann ferner das Einkapseln des Leitungsrahmens auf der ersten Seite und der zweiten Seite einschließen, wobei eine zweite Seite von jedem Substrat der Vielzahl von ersten Substraten und der Vielzahl von zweiten Substraten freigelegt wird. Die erste Platte von ersten Substraten und die zweite Platte von zweiten Substraten können jeweils ein Direct-Bonded-Copper-Substrat (DBC), ein Insulated-Metal-Substrate-Technology-Substrat (IMST-Substrat), ein Active-Metal-Bonding-Substrat (AMB-Substrat) oder eine beliebige Kombination davon einschließen.
  • Das Verfahren kann ferner das Koppeln eines Kühlkörpers mit einer von der zweiten Seite des ersten Chips, der zweiten Seite des zweiten Chips oder einer beliebigen Kombination davon einschließen.
  • Das Verfahren kann ferner das Koppeln eines Kühlkörpers mit der zweiten Seite des ersten Substrats der Vielzahl von ersten Substraten, der zweiten Seite des zweiten Substrats der Vielzahl von zweiten Substraten oder einer beliebigen Kombination davon einschließen.
  • Die zwei oder mehr Abstandselemente können aus elektrisch leitfähigem Material hergestellt sein und können das erste Substrat mit dem zweiten Substrat elektrisch koppeln.
  • Die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats können durch die zwei oder mehr Abstandselemente asymmetrisch gekoppelt sein.
  • Das erste elektrisch leitfähige Material und das zweite elektrisch leitfähige Material können eine Lötpaste oder eine Sinterpaste einschließen.
  • Die vorstehenden und weitere Gesichtspunkte, Merkmale und Vorteile sind für den Fachmann aus der BESCHREIBUNG und den ZEICHNUNGEN sowie aus den ANSPRÜCHEN ersichtlich.
  • Figurenliste
  • Im Folgenden werden Implementierungen in Verbindung mit den beigefügten Zeichnungen beschrieben, worin gleiche Bezugszeichen gleichartige Elemente bezeichnen und
    • 1 eine Seitenansicht einer Implementierung eines Halbleitergehäuses ist;
    • 2 eine perspektivische Draufsicht einer Implementierung eines Halbleitergehäuses ist;
    • 3 eine perspektivische Draufsicht einer Implementierung eines Leitungsrahmens vor dem Koppeln eines zweiten Substrats damit ist;
    • 4 eine perspektivische Draufsicht einer Implementierung eines ersten Substrats ist;
    • 5 eine perspektivische Draufsicht einer Implementierung eines zweiten Substrats ist;
    • 6 eine perspektivische Draufsicht einer Implementierung einer Platte von Substraten ist;
    • 7 eine perspektivische Draufsicht einer Implementierung einer Platte von Substraten mit elektrisch leitfähigem Material ist, das an vorher festgelegten Stellen gekoppelt ist;
    • 8 eine perspektivische Draufsicht einer Implementierung einer Platte von Substraten mit zwei Chips ist, die mit vorher festgelegten Stellen gekoppelt sind;
    • 9 eine perspektivische Draufsicht einer Implementierung von elektrisch leitfähigem Material ist, das mit jedem der zwei Chips gekoppelt ist;
    • 10 eine perspektivische Draufsicht einer Implementierung von zwei Klemmen ist, die mit jedem der zwei Chips gekoppelt sind;
    • 11 eine perspektivische Draufsicht einer Implementierung einer Klemme ist;
    • 12 eine perspektivische Draufsicht einer Implementierung von Drahtbonds ist, die mit den zwei Chips gekoppelt sind;
    • 13 eine perspektivische Draufsicht einer Implementierung einer Platte von Substraten mit drei davon vereinzelten Substraten ist;
    • 14 eine perspektivische Draufsicht einer Implementierung eines ersten Substrats nach der Vereinzelung ist;
    • 15 eine perspektivische Draufsicht einer Implementierung eines zweiten Substrats nach der Vereinzelung ist;
    • 16 eine perspektivische Draufsicht einer Implementierung eines ersten Substrats, das mit einem Leitungsrahmen gekoppelt ist, und eines zweiten Substrats vor dem Koppeln mit dem Leitungsrahmen ist;
    • 17 eine Nahansicht einer Implementierung eines Abstandselements ist;
    • 18 eine perspektivische Draufsicht einer Implementierung einer zweiten Seite eines Leitungsrahmens nach dem Koppeln eines zweiten Substrats damit ist;
    • 19 eine perspektivische Draufsicht einer Implementierung einer ersten Seite eines Leitungsrahmens ist;
    • 20 eine Seitenansicht einer Implementierung eines Halbleitergehäuses ist;
    • 21 eine Draufsicht einer Implementierung eines Halbleitergehäuses nach der Einkapselung ist; und
    • 22 eine perspektivische Ansicht einer Implementierung eines Halbleitergehäuses nach dem Zuschneiden und Bilden von Zuleitungen ist.
  • BESCHREIBUNG
  • Diese Offenbarung, ihre Gesichtspunkte und Implementierungen sind nicht auf die hier offenbarten speziellen Komponenten, Montageverfahren oder Verfahrenselemente beschränkt. Viele weitere im Stand der Technik bekannte Komponenten, Montageverfahren und/oder Verfahrenselemente, die mit dem angestrebten Halbleitergehäuse vereinbar sind, gehen zur Verwendung mit besonderen Implementierungen aus dieser Offenbarung hervor. Entsprechend können zum Beispiel, obwohl besondere Implementierungen offenbart sind, diese Implementierungen und implementierenden Komponenten beliebige Formen, Größen, Bauarten, Typen, Modelle, Versionen, Abmessungen, Konzentrationen, Materialien, Mengen, Verfahrenselemente, Verfahrensschritte und/oder dergleichen aus dem Stand der Technik für diese Halbleitergehäuse sowie implementierenden Komponenten und Verfahren umfassen, die mit der angestrebten Wirkungsweise und den angestrebten Verfahren vereinbar sind.
  • Bezugnehmend auf 1 ist eine Seitenansicht einer Implementierung eines Halbleitergehäuses 2 veranschaulicht. Wie veranschaulicht, schließt das Halbleitergehäuse ein erstes Substrat 4 ein, das mit einer ersten Seite 6 eines Leitungsrahmens 8 gekoppelt ist. Das erste Substrat 4 schließt zwei Chips 10 und 12 ein, die an zwei vorher festgelegten Stellen mit dem ersten Substrat 4 gekoppelt sind. In verschiedenen Implementierungen können mehr als zwei Chips mit dem ersten Substrat gekoppelt sein. Als ein nicht einschränkendes Beispiel kann der Chip einen Insulated-Gate-Bipolar-Transistor (IGBT), einen Fast-Recovery-Chip (FRD), einen beliebigen anderen Halbleiterchip oder eine beliebige Kombination davon einschließen. Das Halbleitergehäuse schließt auch ein zweites Substrat 14 ein, das mit einer zweiten Seite 16 des Leitungsrahmens 8 gekoppelt ist. Der Leitungsrahmen 8 ist zwischen dem ersten Substrat 4 und dem zweiten Substrat 14 gekoppelt. Das zweite Substrat weist zwei Chips auf, die mit zwei vorher festgelegten Stellen auf einer ersten Seite des zweiten Substrats gekoppelt sind. In verschiedenen Implementierungen können die zwei mit dem zweiten Substrat gekoppelten Chips, als nicht einschränkendes Beispiel, einen Insulated-Gate-Bipolar-Transistor (IGBT), einen Fast-Recovery-Chip (FRD), einen beliebigen anderen Halbleiterchip oder eine beliebige Kombination davon einschließen.
  • Jedes von dem ersten Substrat und dem zweiten Substrat, die in 1 veranschaulicht sind, ist ein Direct-Bonded-Copper-Substrat (DBC) einschließlich eines Keramiksubstrats mit einer Kupferplatte, die mit einer ersten Seite und einer zweiten Seite des Keramiksubstrats gekoppelt ist. In verschiedenen Implementierungen kann das DBC eine mit Zirconiumdioxid (ZrO2) dotierte Aluminiumoxid-Keramik (Al2O3-Keramik) einschließen (HPS). In anderen Implementierungen kann die Keramik aus anderen Materialien wie einer Siliciumnitrid-Keramik (Si3N4-Keramik), einer Aluminiumnitrid-Keramik (AIN-Keramik), einer hochfesten AIN-Keramik (H-AIN-Keramik) oder einer beliebigen Kombination davon hergestellt sein. In einigen Implementierungen kann eine Dicke der Schichten des Cu/HPS/Cu-DBC-Substrats 0,30 mm Cu, 0,32 mm Keramik/HPS und 0,30 mm Cu einschließen. In anderen Implementierungen kann die Dicke basierend auf elektrischen Erfordernissen, thermischen Erfordernissen, Gehäusehöhensteuerung und anderen Parametern der Vorrichtung geändert werden. In anderen Implementierungen können entweder das erste Substrat, das zweite Substrat oder sowohl das erste Substrat als auch das zweite Substrat aus einem anderen Substratmaterial, wie, als nicht einschränkendes Beispiel, einem Active-Metal-Brazed-Substrat (AMB-Substrat), einem Insulated-Metal-Substrate-Technology(IMST)-, einem laminierten Substrat, einem Substrat mit einer Metallschicht auf nur einer Oberfläche des Substrats, einer beliebigen Kombination davon oder einem beliebigen anderen Substrattyp, hergestellt sein.
  • Bezugnehmend auf 2 ist eine Draufsicht einer Implementierung eines Halbleitergehäuses 22 veranschaulicht. In dieser Ansicht ist eine zweite Seite 24 des Leitungsrahmens mit einem damit gekoppelten zweiten Substrat 28 veranschaulicht. Das zweite Substrat 28 kann mit dem Leitungsrahmen 24 durch Zuleitungen 30, die in einer erhöhten Position ausgebildet sind, gekoppelt sein. Wie veranschaulicht, ist ein erstes Substrat 32 mit einer ersten Seite des Leitungsrahmens gegenüber dem zweiten Substrat gekoppelt. Ein Abschnitt der ersten Seite des ersten Substrats ist einem Abschnitt von der, jedoch nicht der gesamten, ersten Seite des zweiten Substrats, zugewandt. Außerdem überlappen sich, wie veranschaulicht, ein Umfang des ersten Substrats und ein Umfang eines zweiten Substrats bei Kopplung mit dem Leitungsrahmen und den Abstandselementen nicht vollständig. Das erste Substrat und das zweite Substrat sind dementsprechend mit dem Leitungsrahmen asymmetrisch gekoppelt.
  • Bezugnehmend auf 3 ist eine Implementierung eines Leitungsrahmens 34 veranschaulicht. Der Leitungsrahmen kann durch Stanzen der Zuleitungen so ausgebildet sein, dass Kontakte mit einem ersten Substrat und einem zweiten Substrat versetzt sind. Ein erstes Substrat 40 ist mit einer ersten Seite des Leitungsrahmens 34 durch Zuleitungen 36 und Drahtbonds 38 gekoppelt. In verschiedenen Implementierungen kann der Leitungsrahmen mit dem ersten Substrat durch andere elektrisch leitfähige Materialien wie Lötmittel oder Chipbefestigungsmaterialien gekoppelt sein. Das erste Substrat schließt zwei Klemmen 42 und 44 ein, die mit einer ersten Seite des ersten Substrats durch elektrisch leitfähiges Bondmaterial gekoppelt sind. In verschiedenen Implementierungen kann das elektrisch leitfähige Bondmaterial, als nicht einschränkendes Beispiel, bleifreie (Pb-freie) Lötpaste, Silber-Sinterpaste, andere elektrisch leitfähige Bondmaterialien oder eine beliebige Kombination davon einschließen. Die zwei Abstandselemente 42 und 44 können aus einem elektrisch leitfähigen Material bzw. elektrisch leitfähigen Materialien gebildet sein und können einen elektrischen Kontakt zwischen dem ersten Substrat und dem zweiten Substrat bereitstellen. In verschiedenen Implementierungen können die Abstandselemente aus Kupfer oder einer Kupferlegierung gebildet sein.
  • Wie in 3 veranschaulicht, ist eine erste Seite eines zweiten Substrats 46 mit der Vorrichtung durch Zuleitungen auf dem Leitungsrahmen und durch die zwei Abstandselemente 42 und 44, wie durch die gestrichelten Linien 48 und 50 veranschaulicht, gekoppelt. Das zweite Substrat schließt zwei Halbleiterchips 52 und 54 ein, die mit einer ersten Seite des Substrats durch elektrisch leitfähiges Material gekoppelt sind. In verschiedenen Implementierungen können die zwei Chips IGBTs, FRDs oder beliebige andere hierin beschriebene Chips einschließen. Eine Klemme 56 ist mit einer ersten Seite von jedem der zwei Chips gekoppelt. In verschiedenen Implementierungen kann die Klemme eine Dicke von etwa 0,3 mm aufweisen. In anderen Implementierungen kann die Dicke der Klemme basierend auf elektrischen Erfordernissen, thermischen Erfordernissen oder anderen Entwurfsparametern der Vorrichtung unterschiedlich sein. In verschiedenen Implementierungen können die Klemmen aus Kupfer oder einer Kupferlegierung gebildet sein.
  • Bezugnehmend auf 4 ist eine Implementierung eines ersten Substrats 60 veranschaulicht. In verschiedenen Implementierungen kann das erste Substrat ein Direct-Bonded-Copper-Substrat einschließen. In verschiedenen Implementierungen kann die Dicke der Schichten des Substrats etwa 0,30 mm Cu, etwa 0,32 mm Keramik und etwa 0,30 mm Cu betragen. In einigen Implementierungen können die Dicken der Schichten basierend auf den Parametern/der Struktur der Vorrichtung unterschiedlich sein. Das erste Substrat 60 schließt einen ersten Chip 62 ein, der mit einer ersten Seite 65 des Substrats gekoppelt ist. Eine Klemme 64 ist mit einer ersten Seite des ersten Chips 62 gekoppelt. In verschiedenen Implementierungen kann der erste Chip ein FRD-Chip sein. Wie veranschaulicht, schließt das erste Substrat 60 auch einen zweiten Chip 66 ein, der mit einer ersten Seite 65 des ersten Substrats 60 gekoppelt ist. In einigen Implementierungen kann der zweite Chip einen IGBT-Chip einschließen. Eine Klemme 68 ist mit einer ersten Seite des zweiten Chips 66 durch elektrisch leitfähiges Material gekoppelt. In verschiedenen Implementierungen können die Klemmen aus Kupfer, einer Kupferlegierung oder einem anderen elektrisch leitfähigen Material gebildet sein.
  • Bezugnehmend auf 5 ist eine Implementierung eines zweiten Substrats 70 veranschaulicht. In verschiedenen Implementierungen kann das zweite Substrat ein Direct-Bonded-Copper-Substrat (DBC-Substrat) einschließen. In einigen Implementierungen kann das DBC eine mit Zirconiumdioxid (ZrO2) dotierte Aluminiumoxid-Keramik (Al2O3-Keramik) oder eine beliebige andere hierin beschriebene Kombination einschließen. Das zweite Substrat 70 schließt einen ersten Chip 72 ein, der mit einer ersten Seite 74 des Substrats gekoppelt ist. In verschiedenen Implementierungen kann der erste Chip ein FRD-Chip sein. Wie veranschaulicht, ist eine Klemme 76 mit einer ersten Seite des ersten Chips 72 gekoppelt. In verschiedenen Implementierungen kann die Klemme aus Kupfer, einer Kupferlegierung oder beliebigen anderen Materialien, die für die Klemme hierin beschrieben sind, gebildet sein. In verschiedenen Implementierungen kann die Klemme eine Dicke von etwa 0,3 mm aufweisen. In anderen Implementierungen kann die Dicke der Klemme in Abhängigkeit von den elektrischen und thermischen Erfordernissen der Vorrichtung größer oder kleiner sein. Wie veranschaulicht, schließt das zweite Substrat 70 auch einen zweiten Chip 78 ein, der mit einer ersten Seite 74 des ersten Substrats 70 gekoppelt ist. In einigen Implementierungen kann der zweite Chip einen IGBT-Chip einschließen. Eine Klemme 80 ist mit einer ersten Seite des zweiten Chips 78 durch elektrisch leitfähiges Material gekoppelt. In verschiedenen Implementierungen kann das elektrisch leitfähige Material, das die Klemmen mit den Chips koppelt, ein Hochtemperatur-Lötmittel oder eine Hochtemperatur-Sinterpaste sein. Das Lötmittel und die Sinterpaste können beliebige hierin beschriebene Chip-Bonding- oder elektrisch koppelnde Materialtypen einschließen. Beim Vergleich von 4, dem ersten Substrat 60, mit 5, dem zweiten Substrat 70, sei angemerkt, dass die Klemmen unterschiedliche Ausrichtungen auf jedem Substrat aufweisen. Dieser Unterschied in der Ausrichtung kann dazu beitragen, die Substrate zu versetzen, wenn sie mit den Leitungsrahmen gekoppelt werden.
  • Halbleitergehäuse wie hierin beschrieben können durch verschiedene Implementierungen eines Verfahrens zum Bilden von Halbleitergehäusen hergestellt werden. Das Verfahren kann das Bereitstellen einer Platte von ersten Substraten einschließen. Das Verfahren kann eine Modul-Unterbaugruppe (MSA) in Plattenform einschließlich zweier Sätze von Platten, einer ersten Platte von ersten Substraten und einer zweiten Platte von zweiten Substraten, einschließen. Bezugnehmend auf 6 ist eine Platte 82 aus einer Vielzahl von ersten Substraten 84 veranschaulicht. Das Verfahren kann auch das Bereitstellen einer Platte aus einer Vielzahl von zweiten Substraten einschließen. Zur leichteren Veranschaulichung ist nur eine Platte von ersten Substraten veranschaulicht, obwohl das Verfahren zur Herstellung der Platte von zweiten Substraten ähnlich ist. Erneut bezugnehmend auf 4 und 5 weisen die ersten Substrate 60 und die zweiten Substrate 70 geringfügig unterschiedliche Ausrichtungen und Positionen bei der Kopplung der Klemmen und der Kopplung des elektrisch leitfähigen Materials mit der ersten Seite jedes Substrats auf. Jedes der ersten Substrate und der zweiten Substrate kann DBC-Substrate einschließen. In verschiedenen Implementierungen kann die anfängliche Dicke jeder der Schichten eines Substrats etwa 0,30 mm Cu, etwa 0,32 mm Keramik und etwa 0,30 mm Cu einschließen. In einigen Implementierungen kann die Keramikschicht eine mit ZrO2 dotierte Al2O3-Keramik einschließen. In anderen Implementierungen kann die Keramikschicht eine Siliciumnitrid-Keramik (Si3N4-Keramik), eine Aluminiumnitrid-Keramik (AlN-Keramik), eine hochfeste AlN-Keramik (H-AlN-Keramik) oder eine beliebige Kombination davon einschließen. In noch anderen Implementierungen können das erste Substrat und das zweite Substrat ein Insulated-Metal-Substrate-Technology (IMST)-, ein Active-Metal-Brazed-Substrat (AMB-Substrat) oder ein beliebiges anderes hierin erwähntes Substrat einschließen.
  • Das Verfahren kann auch das Drucken eines ersten elektrisch leitfähigen Bondmaterials auf die erste Seite von jeder der ersten Platte von Substraten und der zweiten Platte von Substraten an vorher festgelegten Stellen einschließen. In verschiedenen Implementierungen kann das elektrisch leitfähige Material ein Hochtemperatur-Lötmittel oder eine Hochtemperatur-Sinterpaste einschließen. In einigen Implementierungen kann das Lötmittel ein bleifreies Lötmittel wie SnAg3,5 einschließlich 96,5 % Zinn (Sn) und 3,5 % Silber (Ag) oder SAC305 einschließlich 96,5 % Sn, 3 % Ag und 0,5 % Kupfer (Cu) sein. In anderen Implementierungen kann das elektrisch leitfähige Bondmaterial eine Silber-Sinterpaste einschließen. Bezugnehmend auf 7 ist eine erste Platte von Substraten 82 nach dem Koppeln des elektrisch leitfähigen Materials 85 an den vorher festgelegten Stellen 86 mit jeder der Vielzahl von ersten Substraten 88 veranschaulicht.
  • Das Verfahren kann auch das Koppeln von zwei oder mehr Chips mit jeder der ersten Platte von Substraten und der zweiten Platte von Substraten einschließen. Die zwei oder mehr Chips können mit den Substraten an den vorher festgelegten Stellen des elektrisch leitfähigen Bondmaterials gekoppelt werden. In verschiedenen Implementierungen können die Chips IGBTs, FRDs oder beliebige andere hierin beschriebene Halbleiterchips einschließen. Bezugnehmend auf 8 ist eine Platte 82 von Substraten 84 nach dem Koppeln von zwei Chips 90 und 92 mit jeder der zwei vorher festgelegten Stellen 86 und 88 veranschaulicht. Das Verfahren kann auch das Abgeben eines zweiten elektrisch leitfähigen Materials auf eine zweite Seite oder eine freiliegende Oberfläche von jedem der zwei oder mehr Chips einschließen. In verschiedenen Implementierungen kann das elektrisch leitfähige Material das gleiche Material, das auf eine erste Seite des Substrats gedruckt wird, oder ein beliebiges anderes elektrisch leitfähiges Material sein, das in diesem Dokument offenbart ist. Bezugnehmend auf 9 ist die Platte 82 von Substraten 84 nach dem Abgeben des zweiten elektrisch leitfähigen Materials 94 auf die zweite Seite von jedem der zwei Chips 90 und 92 veranschaulicht.
  • Das Verfahren kann ferner das Koppeln einer Klemme mit jedem der zwei oder mehr Chips durch das zweite elektrisch leitfähige Material einschließen. In einigen Implementierungen können die Klemmen durch Drucksintern mit den Chips gekoppelt werden. Bezugnehmend auf 10 ist die Platte 82 von Substraten 84 veranschaulicht, nachdem die Klemmen 96 und 98 durch das elektrisch leitfähige Material mit den Chips 90 und 92 gekoppelt wurden. Verschiedene Implementierungen dieses Verfahrens können ermöglichen, dass ein gleichmäßiger Druck auf die Substrate ausgeübt wird, da Klemmen vor der Montage in einem Halbleitergehäuse montiert werden. Wie veranschaulicht, sind die Klemmen senkrecht zu den Zuleitungen des Leitungsrahmens platziert. Bezugnehmend auf 11 ist eine Implementierung einer Klemme veranschaulicht. In verschiedenen Implementierungen können die Klemmen eine Dicke von etwa 0,3 mm aufweisen, obwohl in anderen Implementierungen die Dicke der Klemmen basierend auf den elektrischen oder thermischen Erfordernissen der Vorrichtung größer oder kleiner sein kann. Die Klemmen können in verschiedenen Implementierungen für Chips ähnlicher Größe flexibel sein, was die Beanspruchung der Chips reduzieren kann. In einigen Implementierungen können die Klemmen aus Kupfer oder einer Kupferlegierung gebildet sein.
  • Das Verfahren kann ferner das Aufschmelzen des Lötmittels oder der Sinterpaste und das Flussmittelreinigen der Oberfläche der Substrate einschließen. Das Verfahren kann dann das elektrische Koppeln der zwei oder mehr Chips mit jedem der Vielzahl von ersten Substraten und der Vielzahl von zweiten Substraten einschließen. Wie in 12 veranschaulicht, kann der Chip 90 durch Drahtbonds 102 mit den Substraten 88 gekoppelt sein. In verschiedenen Implementierungen können die Drahtbonds aus Aluminium oder einem anderen elektrisch leitfähigen Material gebildet sein. Obwohl die Verwendung von Drahtbonds in 12 veranschaulicht ist, können in anderen Implementierungen andere elektrische Verbindungselemente zum Verbinden der Klemmen verwendet werden, wie, als nichteinschränkendes Beispiel, Bumps, Studbumps, Säulen oder ein beliebiger anderer Typ von elektrischem Verbindungselement.
  • Das Verfahren kann auch das Vereinzeln der ersten Platte von Substraten und der zweiten Platte von Substraten jeweils in eine Vielzahl von ersten Substraten und zweiten Substraten einschließen. In verschiedenen Implementierungen können die Platten von Substraten Kerblinien zwischen jedem der Vielzahl von Substraten aufweisen (oder können zuerst mittels eines Stichels gekerbt werden, um derartige Linien zu bilden) und die Substrate können durch Brechen auf den gekerbten Linien vereinzelt werden. In anderen Implementierungen können die Vielzahl von Substraten durch Laserschneiden vereinzelt werden. In noch anderen Implementierungen können die Platten durch Sägen zu einer Vielzahl von Substraten vereinzelt werden. Bezugnehmend auf 13 ist die Platte 82 veranschaulicht, nachdem einige der Vielzahl von Substraten 84 von der Platte vereinzelt wurden. In verschiedenen Implementierungen kann jedes der Substrate vor der Vereinzelung oder nach der Vereinzelung und vor dem Koppeln der Substrate mit den Leitungsrahmen mit einer Sonde geprüft werden.
  • Das Verfahren kann auch das Abgeben von Lötmittel auf eine Vielzahl von vorher festgelegten Stellen auf der ersten Seite von jedem der ersten Substrate und der zweiten Substrate einschließen. In verschiedenen Implementierungen kann das Lötmittel ein Niedertemperatur-Lötmittel sein. Bezugnehmend auf 14 und 15 ist jedes von einem ersten Substrat 104 und einem zweiten Substrat 106 nach dem Abgeben von Lötmittel an vorher festgelegten Stellen 108 veranschaulicht. Das Verfahren kann auch das Koppeln eines ersten Substrats mit einer ersten Seite eines Leitungsrahmens einschließen. Die erste Seite des ersten Substrats kann mit dem Leitungsrahmen durch Lötmittel an den vorher festgelegten Stellen gekoppelt werden. Die mit dem ersten Substrat koppelnden Zuleitungen können zu der ersten Seite des Leitungsrahmens hin ausgebildet werden. Bezugnehmend auf 16 ist der Leitungsrahmen nach dem Koppeln des ersten Substrats 104 mit der ersten Seite des Leitungsrahmens 110 veranschaulicht.
  • Das Verfahren kann auch das Koppeln von zwei oder mehr Abstandselementen mit einer ersten Seite des ersten Substrats an den vorher festgelegten Stellen einschließen, die nicht mit dem Leitungsrahmen gekoppelt sind. Die Klemmen können aus elektrisch leitfähigem Material gebildet sein. Die Abstandselemente können das erste Substrat mit dem zweiten Substrat elektrisch koppeln. Da das erste Substrat und die zweiten Substrate nur durch die Abstandselemente gekoppelt sind, kann eine geringere Beanspruchung der Komponenten des Halbleitergehäuses während der Montage, dem Aufschmelzen und anderen Verarbeitungsschritten der Herstellung bestehen. Weiterhin bezugnehmend auf 16 sind die zwei Abstandselemente 112 veranschaulicht, die mit einer ersten Seite des ersten Substrats 104 durch Lötmittel gekoppelt sind. Eine vergrößerte Ansicht des Abstandselements 112 ist in 17 veranschaulicht. In verschiedenen Implementierungen können die Abstandselemente aus elektrisch leitfähigem Material wie Kupfer gebildet sein. Das Verfahren schließt auch das Koppeln einer ersten Seite eines zweiten Substrats 106 mit den zwei Abstandselementen und mit der zweiten Seite des Leitungsrahmens ein, wie durch die gestrichelten Linien 114 in 16 veranschaulicht. Die Zuleitungen, die mit dem zweiten Substrat koppeln, sind zu der zweiten Seite des Leitungsrahmens hin ausgebildet.
  • Bezugnehmend auf 18 ist eine Implementierung eines Halbleitergehäuses 116 nach dem Koppeln der ersten Seite des zweiten Substrats 106 mit den zwei Abstandselementen und mit der zweiten Seite des Leitungsrahmens 110 veranschaulicht. Wie veranschaulicht, sind die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats durch die zwei Abstandselemente asymmetrisch gekoppelt. Diese Struktur kann die inneren Komponenten des Gehäuses weniger beanspruchen. Bezugnehmend auf 19 ist eine erste Seite des Leitungsrahmens 110 veranschaulicht. Die zweite Seite 118 des ersten Substrats 104 und eine erste Seite des zweiten Substrats 106 sind in dieser Ansicht sichtbar. Die zweite Seite von jedem des ersten Substrats und des zweiten Substrats liegt frei, um als Kühlkörper für das Halbleitergehäuse zu dienen.
  • Bezugnehmend auf 20 ist eine Seitenansicht eines Halbleitergehäuses 120 veranschaulicht. In dieser Ansicht ist der Leitungsrahmen 122 veranschaulicht, bei dem das erste Substrat 124 mit einer ersten Seite des Leitungsrahmens 122 gekoppelt ist und das zweite Substrat 126 mit der zweiten Seite des Leitungsrahmens 122 gekoppelt ist. Das erste Substrat 124 und das zweite Substrat 126 sind mit dem Leitungsrahmen 122 durch Zuleitungen 128, die zu den jeweiligen Substraten hin ausgebildet sind, mechanisch und elektrisch gekoppelt. Das erste Substrat 124 weist zwei Chips 130 und 132 auf, die mit der ersten Seite des ersten Substrats 124 gekoppelt sind. Klemmen 134 und 136 sind mit jedem der zwei Chips 130 und 132 gekoppelt. Die Struktur des Halbleitergehäuses ermöglicht es, dass die Klemmen senkrecht mit den Zuleitungen des Leitungsrahmens gekoppelt werden.
  • Das Halbleitergehäuse schließt auch Abstandselemente 138 und 140 ein, die das erste Substrat 124 mit dem zweiten Substrat 126 mechanisch und elektrisch koppeln. Die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats sind durch die zwei oder mehr Abstandselemente asymmetrisch gekoppelt. Das zweite Substrat 126 schließt zwei Chips 142 und 144 ein, die mit der ersten Seite des zweiten Substrats 126 gekoppelt sind. Zwei Klemmen 146 und 148 sind mit den zwei Chips 142 und 144 gekoppelt. Das asymmetrische Koppeln des ersten Substrats und des zweiten Substrats durch die Abstandselemente kann die Beanspruchung der Klemmen und der Chips des Halbleitergehäuses reduzieren. Die Verwendung des Leitungsrahmens und die Verwendung der Abstandselemente ermöglichen eine Struktur, bei der die Substrate und die Chips nicht in einer gestapelten Konfiguration gekoppelt sind.
  • Das Verfahren zum Herstellen eines Halbleitergehäuses kann auch das Einkapseln des Leitungsrahmens auf der ersten Seite und der zweiten Seite einschließen. In verschiedenen Implementierungen können die Gehäuse durch Spritzpressen unter Verwendung von Epoxid-Formmassen oder durch flüssige Verfahren unter Verwendung von flüssigen Kapselungsmitteln eingekapselt werden. Die Formmassen können in verschiedenen Implementierungen Epoxide, Harze oder andere Kapselungsmaterialien einschließen. Eine zweite Seite von jedem des ersten Substrats und des zweiten Substrats 106 liegt nach der Einkapselung 150 frei, wie in 21 veranschaulicht. Die Struktur des Halbleitergehäuses 120 kann auch einen besseren Formfluss während des Formverfahrens bereitstellen. Das Verfahren kann auch das Zuschneiden und Bilden der Zuleitungen 152 des Halbleitergehäuses 120 einschließen, um sie in der gewünschten Richtung bzw. den gewünschten Richtungen auszurichten, wie in 22 veranschaulicht. In verschiedenen Implementierungen kann das Verfahren auch das Koppeln eines Kühlkörpers mit der zweiten Seite des ersten Substrats, der zweiten Seite des zweiten Substrats, der zweiten Seite des ersten Chips, der zweiten Seite des zweiten Chips oder einer beliebigen Kombination davon einschließen.
  • Implementierungen eines Verfahrens zum Bilden von Halbleitergehäusen können einschließen, dass die erste Platte von ersten Substraten und die zweite Platte von zweiten Substraten jeweils eines von einem Direct-Bonded-Copper-Substrat (DBC), einem Insulated-Metal-Substrate-Technology-Substrat (IMST-Substrat), einem Active-Metal-Bonding-Substrat (AMB-Substrat) oder einer beliebigen Kombination davon einschließen.
  • Implementierungen eines Verfahrens zum Bilden von Halbleitergehäusen können einschließen, dass die zwei oder mehr Abstandselemente elektrisch leitfähiges Material einschließen können und das erste Substrat mit dem zweiten Substrat elektrisch koppeln können.
  • Implementierungen eines Verfahrens zum Bilden von Halbleitergehäusen können einschließen, dass das erste und das zweite elektrisch leitfähige Material eines von einer Lötpaste oder einer Sinterpaste einschließt.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass die zwei oder mehr Chips einen Insulated-Gate-Bipolar-Transistor (IGBT) und einen Fast-Recovery-Chip (FRD) einschließen.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass das erste Substrat und das zweite Substrat ein Direct-Bonded-Copper-Substrat mit einer von einer mit Zirconiumdioxid (ZrO2) dotierten Aluminiumoxid-Keramik (Al2O3-Keramik), einer Siliciumnitrid-Keramik (Si3N4-Keramik), einer Aluminiumnitrid-Keramik (AlN-Keramik), einer hochfesten AlN-Keramik (H-AlN-Keramik) oder einer beliebigen Kombination davon einschließen.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass die zwei oder mehr Abstandselemente elektrisch leitfähiges Material einschließen können und das erste Substrat mit dem zweiten Substrat elektrisch koppeln können.
  • Es versteht sich ohne Weiteres, dass dort, wo sich die vorstehende Beschreibung auf besondere Implementierungen von Halbleitergehäusen und implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren bezieht, eine Reihe von Abwandlungen vorgenommen werden kann, ohne von ihrem Wesen abzuweichen, und dass diese Implementierungen, implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren auch auf andere Halbleitergehäuse angewendet werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/882119 [0001]

Claims (10)

  1. Halbleitergehäuse, umfassend: ein erstes Substrat, umfassend zwei oder mehr Chips, die mit einer ersten Seite des ersten Substrats gekoppelt sind, wobei eine Klemme mit jedem der zwei oder mehr Chips gekoppelt ist; ein zweites Substrat, umfassend zwei oder mehr Chips, die mit einer ersten Seite des zweiten Substrats gekoppelt sind, wobei eine Klemme mit jedem der zwei oder mehr Chips gekoppelt ist; zwei oder mehr Abstandselemente, die mit der ersten Seite des ersten Substrats gekoppelt sind; und einen Leitungsrahmen, der zwischen dem ersten Substrat und dem zweiten Substrat umfasst ist; eine Formmasse, die den Leitungsrahmen einkapselt, wobei eine zweite Seite von jedem des ersten Substrats und des zweiten Substrats durch die Formmasse freiliegt; und wobei sich ein Umfang des ersten Substrats und ein Umfang des zweiten Substrats bei Kopplung durch die zwei oder mehr Abstandselemente nicht vollständig überlappen.
  2. Halbleitergehäuse nach Anspruch 1, ferner umfassend einen Kühlkörper, der mit einer von der zweiten Seite des ersten Substrats, der zweiten Seite des zweiten Substrats oder einer beliebigen Kombination davon gekoppelt ist.
  3. Halbleitergehäuse nach Anspruch 1, wobei die zwei oder mehr Abstandselemente aus elektrisch leitfähigem Material bestehen und das erste Substrat mit dem zweiten Substrat elektrisch koppeln.
  4. Halbleitergehäuse, umfassend: einen Leitungsrahmen; ein erstes Substrat, das mit einer ersten Seite des Leitungsrahmens mechanisch und elektrisch gekoppelt ist, wobei das erste Substrat zwei oder mehr Chips auf der ersten Seite des ersten Substrats umfasst, wobei eine Klemme mit jedem der zwei oder mehr Chips gekoppelt ist; ein zweites Substrat, das mit einer zweiten Seite des Leitungsrahmens mechanisch und elektrisch gekoppelt ist, wobei das zweite Substrat zwei oder mehr Chips auf der ersten Seite des zweiten Substrats umfasst, wobei eine Klemme mit jedem der zwei oder mehr Chips gekoppelt ist; zwei oder mehr Abstandselemente, die mit der ersten Seite von jedem des ersten Substrats und des zweiten Substrats gekoppelt sind; und eine Formmasse, welche die erste Seite und die zweite Seite des Leitungsrahmens einkapselt; wobei die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats durch die zwei oder mehr Abstandselemente asymmetrisch gekoppelt sind.
  5. Halbleitergehäuse nach Anspruch 4, ferner umfassend einen Kühlkörper, der mit einer von der zweiten Seite des ersten Substrats, der zweiten Seite des zweiten Substrats oder einer beliebigen Kombination davon gekoppelt ist.
  6. Verfahren zum Bilden von Halbleitergehäusen, wobei das Verfahren umfasst: Bereitstellen einer ersten Platte von ersten Substraten und einer zweiten Platte von zweiten Substraten; Drucken eines ersten elektrisch leitfähigen Bondmaterials auf die erste Seite der ersten Platte von Substraten und die zweite Seite der ersten Platte von ersten Substraten an vorher festgelegten Stellen; Koppeln von zwei oder mehr Chips mit jedem Substrat der ersten Platte von ersten Substraten und mit jedem Substrat der zweiten Platte von zweiten Substraten an den vorher festgelegten Stellen; Abgeben eines zweiten elektrisch leitfähigen Materials auf eine zweite Seite von jedem der zwei oder mehr Chips; Koppeln einer Klemme mit jedem der zwei oder mehr Chips; elektrisches Koppeln der zwei oder mehr Chips mit jedem Substrat der ersten Platte von ersten Substraten und mit jedem Substrat der zweiten Platte von zweiten Substraten; Vereinzeln jeder der ersten Platte und der zweiten Platte zu einer Vielzahl von ersten Substraten bzw. einer Vielzahl von zweiten Substraten; Abgeben von Lötmittel auf eine Vielzahl von vorher festgelegten Stellen auf der ersten Seite von jedem der Vielzahl von ersten Substraten und jedem der Vielzahl von zweiten Substraten; Koppeln eines ersten Substrats der Vielzahl von ersten Substraten mit einer ersten Seite eines Leitungsrahmens; Koppeln von zwei oder mehr Abstandselementen mit einer ersten Seite des ersten Substrats; und Koppeln einer ersten Seite eines zweiten Substrats der Vielzahl von zweiten Substraten mit den zwei oder mehr Abstandselementen und mit der zweiten Seite des Leitungsrahmens.
  7. Verfahren nach Anspruch 6, ferner umfassend das Zuschneiden des Leitungsrahmens, um eine Vielzahl von Zuleitungen freizulegen, und das Bilden der Zuleitungen.
  8. Verfahren nach Anspruch 6, ferner umfassend das Einkapseln des Leitungsrahmens auf der ersten Seite und der zweiten Seite, wobei eine zweite Seite von jedem Substrat der Vielzahl von ersten Substraten und der Vielzahl von zweiten Substraten freigelegt wird.
  9. Verfahren nach Anspruch 6, ferner umfassend das Koppeln eines Kühlkörpers mit einer von der zweiten Seite des ersten Substrats der Vielzahl von ersten Substraten, der zweiten Seite des zweiten Substrats der Vielzahl von zweiten Substraten oder einer beliebigen Kombination davon.
  10. Verfahren nach Anspruch 6, wobei die erste Seite des ersten Substrats und die erste Seite des zweiten Substrats durch die zwei oder mehr Abstandselemente asymmetrisch gekoppelt sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908771B2 (en) 2021-11-12 2024-02-20 Infineon Technologies Ag Power semiconductor device with dual heat dissipation structures

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11932114B2 (en) * 2020-10-29 2024-03-19 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics assembly having staggered and diagonally arranged transistors

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3280394B2 (ja) * 1990-04-05 2002-05-13 ロックヒード マーティン コーポレーション 電子装置
JP2829188B2 (ja) * 1992-04-27 1998-11-25 株式会社東芝 樹脂封止型半導体装置
US6618267B1 (en) * 1998-09-22 2003-09-09 International Business Machines Corporation Multi-level electronic package and method for making same
US6677665B2 (en) * 1999-01-18 2004-01-13 Siliconware Precision Industries Co., Ltd. Dual-die integrated circuit package
JP2001189416A (ja) * 1999-12-28 2001-07-10 Mitsubishi Electric Corp パワーモジュール
DE10214953A1 (de) * 2002-04-04 2003-10-30 Infineon Technologies Ag Leistungsmodul mit mindestens zwei Substraten und Verfahren zu seiner Herstellung
US7057269B2 (en) * 2002-10-08 2006-06-06 Chippac, Inc. Semiconductor multi-package module having inverted land grid array (LGA) package stacked over ball grid array (BGA) package
TWI290365B (en) * 2002-10-15 2007-11-21 United Test Ct Inc Stacked flip-chip package
JP2005150647A (ja) * 2003-11-20 2005-06-09 Renesas Technology Corp 半導体装置及びその製造方法
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置
JP4551321B2 (ja) * 2005-07-21 2010-09-29 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP5036409B2 (ja) * 2007-05-31 2012-09-26 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP4958735B2 (ja) * 2007-11-01 2012-06-20 株式会社日立製作所 パワー半導体モジュールの製造方法、パワー半導体モジュールの製造装置、パワー半導体モジュール、及び接合方法
US7438558B1 (en) * 2007-11-13 2008-10-21 International Business Machines Corporation Three-dimensional stackable die configuration for an electronic circuit board
DE112009005537B3 (de) * 2008-04-09 2022-05-12 Fuji Electric Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
US9240371B2 (en) * 2011-08-10 2016-01-19 Denso Corporation Semiconductor module, semiconductor device having semiconductor module, and method of manufacturing semiconductor module
US8716870B2 (en) * 2011-12-16 2014-05-06 General Electric Company Direct write interconnections and method of manufacturing thereof
JP5970316B2 (ja) * 2012-09-26 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9806029B2 (en) * 2013-10-02 2017-10-31 Infineon Technologies Austria Ag Transistor arrangement with semiconductor chips between two substrates
WO2015064197A1 (ja) * 2013-10-29 2015-05-07 富士電機株式会社 半導体モジュール
US10242969B2 (en) * 2013-11-12 2019-03-26 Infineon Technologies Ag Semiconductor package comprising a transistor chip module and a driver chip module and a method for fabricating the same
US9859250B2 (en) * 2013-12-20 2018-01-02 Cyntec Co., Ltd. Substrate and the method to fabricate thereof
DE102014114520B4 (de) 2014-10-07 2020-03-05 Infineon Technologies Austria Ag Ein elektronisches Modul mit mehreren Einkapselungsschichten und ein Verfahren zu dessen Herstellung
US10056319B2 (en) * 2016-04-29 2018-08-21 Delta Electronics, Inc. Power module package having patterned insulation metal substrate
US10211128B2 (en) * 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
EP3659177B1 (de) * 2017-08-25 2023-10-25 Huawei Technologies Co., Ltd. Halbleitermodul und verfahren zur herstellung davon
EP3584832A1 (de) * 2018-06-20 2019-12-25 Nexperia B.V. Leitungsrahmenanordnung für ein halbleiterbauelement
US10872848B2 (en) * 2018-10-25 2020-12-22 Infineon Technologies Ag Semiconductor package with leadframe interconnection structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908771B2 (en) 2021-11-12 2024-02-20 Infineon Technologies Ag Power semiconductor device with dual heat dissipation structures

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