DE102019106333A1

DE102019106333A1 - Erzeugung schnell einschwingender rampen mittels einer phasenregelschleife

Info

Publication number: DE102019106333A1
Application number: DE102019106333.7A
Authority: DE
Inventors: Vamshi Krishna Chillara; Declan M. Dalton; Pablo Cruz Dato
Original assignee: Analog Devices Global ULC
Current assignee: Analog Devices International ULC
Priority date: 2018-03-30
Filing date: 2019-03-13
Publication date: 2019-10-02
Also published as: JP2021176234A; CN110324038A; JP2019186928A; CN110324038B; JP6960955B2; US20190305785A1; US10931290B2

Abstract

Aspekte der vorliegenden Offenbarung betreffen das Verkürzen der Einschwingzeit eines Rampensignals in einer Phasenregelschleife. Ein Versatzsignal kann angelegt werden, um ein Eingangssignal anzupassen, das an einen Integrator eines Schleifenfilters der Phasenregelschleife bereitgestellt wird, um eine Verkürzung der Einschwingzeit zu bewirken. Offenbarte Verfahren zum Verkürzen der Einschwingzeit eines Rampensignals können die Einschwingzeit eines Rampensignals unabhängig vom Profil des Rampensignals verbessern.

Description

GEBIET DER ERFINDUNG
Die offenbarte Technologie betrifft Phasenregelschleifen.
HINTERGRUND
Ein Rampensignal oder eine Rampe kann sich auf ein frequenzmoduliertes (FM)-Signal beziehen. Ein Rampensignal kann beispielsweise in Radaranwendungen verwendet werden, um Entfernung und Geschwindigkeit eines Objekts zu bestimmen. Ein Rampensignal besitzt eine Frequenz, die über einen festgelegten Zeitraum hinweg variiert. Wenn eine gewünschte Frequenz als Funktion der Zeit eine Sägezahnform annimmt, kann diese als Sägezahn-Chirp bezeichnet werden. Ein Sägezahn-Chirp kann mittels eines Rampengenerators und/oder in einer Phasenregelschleife erzeugt werden. Eine andere Art von Rampensignal, die in einer Phasenregelschleife erzeugt werden kann, ist ein Dreiecksrampensignal.
Phasenregelschleifen (Phase-Locked Loops, PLLs) sind Regelungssysteme zum Koppeln der Phase eines Referenzsignals mit einem Oszillator. Die Einschwingzeit für ein Rampensignal kann einen bedeutsamen Leistungsparameter in einer PLL darstellen, die dafür ausgelegt ist, ein Rampensignal zu erzeugen.
KURZFASSUNG DER OFFENBARUNG
Die in den Ansprüchen beschriebenen Innovationen beinhalten jeweils mehrere Aspekte, von denen keiner allein für sich für die wünschenswerten Attribute verantwortlich ist. Ohne den Schutzumfang der Ansprüche einzuschränken, werden nun einige herausragende Merkmale der vorliegenden Offenbarung kurz beschrieben.
Ein Aspekt der vorliegenden Offenbarung ist eine Phasenregelschleife mit Erzeugung schnell einschwingender Rampen. Die Phasenregelschleife weist einen Phasendetektor auf, der einen Ausgang und ein Schleifenfilter aufweist. Das Schleifenfilter weist einen Integrator und einen Eingang, der mit dem Ausgang des Phasendetektors gekoppelt ist, auf. Das Schleifenfilter ist dazu ausgebildet, ein Rampensignal bereitzustellen. Die Phasenregelschleife ist dazu ausgebildet, ein Versatzsignal (offset signal) anzulegen, um ein Eingangssignal, das dem Integrator bereitgestellt wird, derart anzupassen, dass eine Verkürzung der Einschwingzeit des Rampensignals bewirkt wird.
Die Phasenregelschleife kann einen Oszillator aufweisen, der einen Eingang aufweist, welcher mit einem Ausgang des Schleifenfilters gekoppelt ist. Die Phasenregelschleife kann eine Phasenfehlerschaltung aufweisen, die dazu ausgebildet ist, den Versatz basierend auf einer Änderung der Steigung des Rampensignals und einer Anzeige einer Oszillatorverstärkung berechnet. Die Phasenregelschleife kann eine Oszillatorverstärkungs-Schätzschaltung aufweisen, die dazu ausgebildet ist, die Anzeige der Oszillatorverstärkung an die Phasenfehlerschaltung bereitzustellen. Die Oszillatorverstärkungs-Schätzschaltung kann eine Korrekturschleife aufweisen, die dazu ausgebildet ist, die Anzeige der Oszillatorverstärkung basierend auf einem Ausgangssignal am Ausgang des Phasendetektors zu erzeugen. Die Oszillatorverstärkungs-Schätzschaltung kann die Anzeige der Oszillatorverstärkung basierend auf Messungen eines Parameters der Phasenregelschleife, der sich in Reaktion auf eine Änderung eines an die Phasenregelschleife angelegten Signals ändert, berechnen.
Die Phasenregelschleife kann das Versatzsignal zwischen dem Ausgang des Phasendetektors und einem Eingang des Integrators anlegen. Die Phasenregelschleife kann eine Anpassungsschaltung aufweisen, die einen Eingang, welcher dazu ausgebildet ist, das Versatzsignal zu empfangen, und einen Ausgang, der elektrisch mit dem Integrator gekoppelt ist, aufweist. Die Phasenregelschleife kann eine Typ-II-Phasenregelschleife sein. Die Phasenregelschleife kann einen digital gesteuerten Oszillator aufweisen, wobei das Rampensignal ein Oszillator-Abstimmwort für den digital gesteuerten Oszillator repräsentiert. Die Phasenregelschleife kann einen Zeit/Digital-Wandler (Time-to-Digital Converter, TDC) aufweisen, der in einen Rückkopplungspfad zwischen einem Ausgang des digital gesteuerten Oszillators und einem Eingang des Phasendetektors gekoppelt ist. Das Rampensignal kann eine Einschwingzeit von weniger als 1 Mikrosekunde aufweisen. Das Versatzsignal kann einen Wert aufweisen, der bewirkt, dass ein Ausgangssignal des Phasendetektors, das an das digitale Schleifenfilter bereitgestellt wird, bei annähernd null stehenbleibt, während das Schleifenfilter das Rampensignal erzeugt.
Ein weiterer Aspekt der vorliegenden Offenbarung ist ein Verfahren zum Erzeugen eines Rampensignals mit schneller Einschwingzeit in einer Phasenregelschleife. Das Verfahren weist das Anlegen eines Versatzsignals auf, um ein Eingangssignal anzupassen, das an einen Integrator eines Schleifenfilters der Phasenregelschleife bereitgestellt wird. Das Verfahren weist ferner das Erzeugen eines Rampensignals an einem Ausgang des Schleifenfilters einer Phasenregelschleife auf, wobei das Anlegen des Versatzsignals eine Verkürzung der Einschwingzeit des Rampensignals bewirkt.
Das Verfahren kann aufweisen, eine Anzeige der Verstärkung eines Oszillators der Phasenregelschleife zu berechnen und das Versatzsignal basierend auf der Anzeige der Oszillatorverstärkung der Phasenregelschleife zu erzeugen. Das Verfahren kann aufweisen, ein oszillierendes Signal mit einem digital gesteuerten Oszillator der Phasenregelschleife zu erzeugen, wobei das Rampensignal ein Oszillator-Abstimmwort für den digital gesteuerten Oszillator repräsentiert. Das Verfahren kann aufweisen, eine Rückkopplung vom digital gesteuerten Oszillator über den Rückkopplungspfad, der einen Zeit/Digital-Wandler aufweist, dem Phasendetektor bereitzustellen. Das Rampensignal kann in einem beliebigen dieser Verfahren wenigstens zwei verschiedene Steigungen aufweisen.
Ein weiterer Aspekt der vorliegenden Offenbarung ist eine Phasenregelschleife mit Erzeugung schnell einschwingender Rampen. Die Phasenregelschleife weist einen Phasendetektor, der einen Ausgang aufweist, ein Schleifenfilter, das einen mit dem Ausgang des Phasendetektors gekoppelten Eingang aufweist, und einen Oszillator, der mit dem Schleifenfilter gekoppelt ist, auf. Das Schleifenfilter ist dazu ausgebildet, ein Rampensignal derart zu erzeugen, dass Rampensignal eine Einschwingzeit von weniger als 2 Mikrosekunden aufweist. Das Rampensignal hat wenigstens zwei verschiedene Steigungen. Der Oszillator ist dazu ausgebildet, ein oszillierendes Signal basierend auf dem Rampensignal zu erzeugen.
Das Schleifenfilter kann einen Integrator aufweisen. Die Phasenregelschleife kann ein Versatzsignal anlegen, um ein Eingangssignal, das dem Integrator bereitgestellt wird, derart anzupassen, dass eine Verkürzung der Einschwingzeit des Rampensignals bewirkt wird. Die Phasenregelschleife kann einen Zeit/Digital-Wandler (Time-to-Digital Converter, TDC) aufweisen, der in einen Rückkopplungspfad zwischen einem Ausgang des Oszillators und einem Eingang des Phasendetektors gekoppelt ist. Die Phasenregelschleife kann derart ausgebildet sein, dass ein Ausgangssignal des Phasendetektors, das an das digitale Schleifenfilter bereitgestellt wird, bei annähernd null stehenbleibt, während das Schleifenfilter das Rampensignal erzeugt.
Zum Zwecke der Zusammenfassung des Offenbarungsgehalts wurden in der vorliegenden Patentschrift bestimmte Aspekte, Vorteile und neuartige Merkmale der Innovationen beschrieben. Es versteht sich, dass nicht notwendigerweise alle diese Vorteile gemäß einer bestimmten Ausführungsform erzielt werden. Somit können die Innovationen in einer Weise ausgeführt oder realisiert sein, die einen Vorteil oder eine Reihe von Vorteilen wie hier beschrieben erzielt oder optimiert, ohne dass damit notwendigerweise andere Vorteile, die hier möglicherweise beschrieben oder angeregt werden, erzielt werden.
Figurenliste
Die vorliegenden Zeichnungen und die zugehörige Beschreibung in dieser Patentschrift werden zur Veranschaulichung bestimmter Ausführungsformen bereitgestellt und sollen keine einschränkende Wirkung haben.

1 ist ein Systemdiagramm einer digitalen Phasenregelschleife (Digital Phase-Locked Loop, DPLL), die ein digitales Schleifenfilter (Digital Loop Filter, DLF) aufweist, gemäß einer Ausführungsform.
2A zeigt ein Diagramm einer Frequenz bezogen auf die Zeit einer beispielhaften Sägezahnrampe, die durch die DPLL von 1 erzeugt werden kann.
2B zeigt ein Diagramm einer Frequenz bezogen auf die Zeit einer beispielhaften Dreiecksrampe, die durch die DPLL von 1 erzeugt werden kann.
3 zeigt ein Diagramm eines Frequenzfehlers als Funktion der Zeit für gemessene Sägezahnrampen mit Einschwingzeitfehlern.
4A zeigt ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der ein DLF aufweist, gemäß einer Ausführungsform.
4B zeigt Simulationsdiagramme von internen Phasenregelschleifensignalen einer DPLL, die das DLF von 4A aufweist, im Vergleich mit einer ähnlichen DPLL ohne Phasenanpassungsschaltung.
4C vergleicht ein Diagramm einer gemessenen Sägezahnrampe und eines Frequenzfehlers für eine DPLL, die ein DLF von 4A aufweist, mit einem Diagramm einer gemessenen Sägezahnrampe, die durch eine DPLL erzeugt wurde, welche ein anderes DLF aufweist.
5A zeigt ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der ein DLF aufweist, gemäß einer Ausführungsform.
5B zeigt ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der ein DLF aufweist, gemäß einer anderen Ausführungsform.
5C zeigt ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der ein DLF aufweist, gemäß einer anderen Ausführungsform.
6 zeigt ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der ein Schleifenfilter und eine Oszillatorverstärkungs-Schätzschaltung aufweist, gemäß einer Ausführungsform.
7A zeigt ein schematisches Blockschaltbild einer umkonfigurierbaren DPLL gemäß einer Ausführungsform.
7B zeigt ein schematisches Blockschaltbild eines funktionalen Äquivalents der DPLL von 7A in einem Testmodus.
8 ist ein schematisches Blockschaltbild eines Abschnitts einer DPLL, der eine Phasenfehlerschaltung aufweist, gemäß einer Ausführungsform.
9 zeigt Simulationsdiagramme des Phasenfehlers und eines Proportional-Integral (Pl)-Filter-Integratoreingangs für eine DPLL mit und ohne Implementierung von Merkmalen der vorliegenden Offenbarung.
10 zeigt Simulationsdiagramme der Frequenz und des Frequenzfehlers mit und ohne Implementierung von Merkmalen der vorliegenden Offenbarung.

AUSFÜHRLICHE BESCHREIBUNG
Die folgende ausführliche Beschreibung bestimmter Ausführungsformen liefert verschiedene Beschreibungen spezifischer Ausführungsformen. Allerdings können die in der vorliegenden Patentschrift beschriebenen Innovationen auf vielfältige Weise ausgeführt werden, beispielsweise wie durch die Patentansprüche definiert und abgedeckt. In der vorliegenden Beschreibung wird auf die Zeichnungen Bezug genommen, wobei gleiche Bezugsnummern auf identische oder funktional ähnliche Elemente verweisen können. Es versteht sich, dass die in den Figuren veranschaulichten Elemente nicht notwendigerweise maßstabsgetreu dargestellt sind. Darüber hinaus versteht es sich, dass bestimmte Ausführungsformen mehr Elemente als in einer Zeichnung dargestellt und/oder eine Teilmenge der in einer Zeichnung dargestellten Elemente aufweisen können. Ferner können einige Ausführungsformen eine geeignete Kombination von Merkmalen aus zwei oder mehr Zeichnungen beinhalten.
Eine PLL kann derart ausgelegt sein, dass sie zu einem bestimmten Typ (z. B. Typ I, Typ II oder höher) und einer bestimmten Ordnung (z. B. 1. Ordnung, 2. Ordnung oder höher) gehört. In der Systemtheorie kann sich der Typ auf die Anzahl von Integratoren in der Schleife beziehen, und die Ordnung kann sich auf den Grad des Nenners in der PLL-Systemtransferfunktion beziehen. Ordnung und/oder Typ können die Funktionalität einer PLL beeinflussen, um zuverlässig Rampen zu erzeugen.
Eine digitale Phasenregelschleife (DPLL) kann eine attraktive Alternative zu herkömmlichen Ladungspumpen-Phasenregelschleifen (Charge-Pump Phase-Locked Loops, CP-PLLs) für die Frequenzsynthese bei modernen komplementären Metalloxid-Halbleiter- (Complementary Metal Oxide Semiconductor, CMOS)-Technologien darstellen. Während auch CP-PLLs noch verbreitet im Einsatz sind, bieten DPLLs Vorteile, die sich im digitalen Bereich einfacher realisieren lassen. Zu diesen Vorteilen können verbesserte Leistung und/oder Geschwindigkeit zählen. DPLLs können außerdem mit einer Verringerung der Größe und/oder der Kosten bezogen auf CP-PLLs implementiert werden. Beispielsweise verwendet eine CP-PLL typischerweise einen spannungsgeregelten Oszillator, der gegenüber Temperatur- und/oder Spannungszufuhrschwankungen empfindlich sein kann, während eine DPLL im Wesentlichen immun gegen ihre Umgebung und/oder die Stromversorgung ausgelegt sein kann.
Eine DPLL kann verwendet werden, um Frequenzrampen zu erzeugen, indem ein Eingangs-Frequenzbefehlsworts (Frequency Command Word, FCW) bereitgestellt wird, dass in der Zeit ansteigt. Beispielhafte Frequenzrampen, die mittels einer DPLL erzeugt werden können, schließen Sägezahnrampen, Dreiecksrampen und andere Rampen mit zwei oder mehr Steigungen in einer Folge von Chirps und mit Verzögerungen zwischen Chirps ein.
Ein Rampensignal, das auch als ein Chirp bezeichnet werden kann, kann eine Frequenz haben, die linear in der Zeit ansteigt und periodisch ist. Eine beispielhafte Sägezahnrampe wird unter Bezugnahme auf 2A erörtert. Die Sägezahnrampe weist einen Rampenabschnitt auf, in dem die Frequenz des Signals linear auf seine maximale Frequenz ansteigt. Die Sägezahnrampe weist außerdem einen Schnellübergangsabschnitt auf, in dem die Wellenform schnell von ihrer maximalen Frequenz auf ihre minimale oder anfängliche Frequenz zurückkehrt. Die Bandbreite eines Sägezahnrampensignals kann als ein Bereich von Frequenzen zwischen der minimalen und der maximalen Frequenz definiert werden. Während schneller Übergänge von der maximalen zur minimalen Frequenz kann es aufgrund der Eigenschaften der DPLL zu einem Überschwingen und/oder Unterschwingen der Frequenz kommen. Beispielsweise können Typ und/oder Ordnung der DPLL die Schleifenreaktionszeit bestimmen. Die Schleifenreaktionszeit wiederum kann beeinflussen, wie lange es dauert, eine Kopplung auf den korrekten Frequenzwert mit wenig oder ganz ohne Frequenzfehler herzustellen. Somit können Einschwingzeit und Frequenzfehler wesentliche Leistungskriterien sein. Entsprechend besteht ein Bedarf, eine DPLL zu entwickeln, die Sägezahnrampen mit kurzen Einschwingzeiten erzeugen kann.
Eine Dreiecksrampe ist ein Signal mit einer Frequenz, die in der Zeit linear ansteigt, periodisch sein kann und eine Steigung aufweist, welche bei einer maximalen Frequenz und einer minimalen Frequenz das Vorzeichen wechselt. Eine beispielhafte Dreiecksrampe wird unter Bezugnahme auf 2B erörtert. Die Dreiecksrampe kann einen positiven Rampenabschnitt aufweisen, in dem die Frequenz des Signals linear mit der Zeit von seiner minimalen Frequenz zu seiner maximalen Frequenz ansteigt. Die Dreiecksrampe kann auch einen negativen Rampenabschnitt aufweisen, in dem die Frequenz des Signals linear mit der Zeit von seiner maximalen Frequenz zu seiner minimalen Frequenz abfällt. Die Bandbreite eines Dreiecksrampensignals kann als der Bereich von Frequenzen zwischen der minimalen und der maximalen Frequenz definiert werden. Während Vorzeichenübergängen bei einer maximalen und bei einer minimalen Frequenz kann es aufgrund der Eigenschaften der DPLL zu einem Überschwingen und/oder Unterschwingen der Frequenz kommen. Beispielsweise können Typ und/oder Ordnung der DPLL die Schleifenreaktionszeit bestimmen. Die Schleifenreaktionszeit wiederum kann beeinflussen, wie lange es dauert, eine Kopplung auf den korrekten Frequenzwert mit wenig oder ganz ohne Frequenzfehler herzustellen. Somit können Einschwingzeit und Frequenzfehler wesentliche Leistungskriterien sein. Entsprechend besteht ein Bedarf, eine DPLL zu entwickeln, die Dreiecksrampen mit kurzen Einschwingzeiten erzeugen kann.
Aspekte der vorliegenden Offenbarung betreffen Einrichtungen und Verfahren zur Erzeugung schnell einschwingender Rampen in digitalen Phasenregelschleifen. Verfahren zum Verkürzen der Einschwingzeit der Frequenzrampen, die durch eine digitale Phasenregelschleife (DPLL) erzeugt werden, werden beschrieben. Offenbarte Verfahren beinhalten das Vorhersagen eines Phasenfehlers, den eine DPLL erwirbt, für ein gegebenes Rampenprofil und das Anlegen eines Versatzsignals, um ein Eingangssignal anzupassen, das an einen Integrator eines digitalen Schleifenfilters der DPLL bereitgestellt wird. Das Versatzsignal kann in einem Signalweg zwischen einem Ausgang eines Phasendetektors und dem Eingang des Integrators des digitalen Schleifenfilters angelegt werden. Beispielsweise kann ein Versatzsignal, das einen vorhergesagten Phasenfehler repräsentiert, mittels eines Addierers addiert werden, der einen Ausgang aufweist, welcher elektrisch mit einem Eingang eines Integrators des digitalen Schleifenfilters der DPLL verbunden ist. Das Versatzsignal kann ein beliebiger geeigneter, im Wesentlichen konstanter Wert sein, der den vorhergesagten Phasenfehler beinhaltet. In einigen Fällen kann das Versatzsignal einen skalierten vorhergesagten Phasenfehler aufweisen. Das Versatzsignal kann angelegt werden, um das Eingangssignal anzupassen, das beim oder nahe dem Anfang eines Chirps dem Integrator bereitgestellt wird.
In einer Ausführungsform kann ein Oszillator-Abstimmwort (OTW) anhand eines Ausgangs des Phasendetektors basierend auf einem Proportionalpfad des digitalen Schleifenfilters und einem Integralpfad des digitalen Schleifenfilters einer Typ-II-DPLL erzeugt werden. Zum Verkürzen der Einschwingzeit der Frequenzrampe kann der vorhergesagte Phasenfehler berechnet und zu einem Eingang eines Integrators des Integralpfades zeitlich nah am Anfang eines Chirps addiert werden.
DPLLs können eine exakte Schätzung des Phasenfehlers ermöglichen, die in einer Frequenzrampe mit kurzer Einschwingzeit resultieren. Beispielsweise kann ein vorhergesagter Phasenfehler für ein gegebenes Chirp-Profil beinhalten, ein Produkt aus der Abweichung des Frequenzbefehlswortes (FCW) auf jeder Rampenstufe ΔFCW und einem Normalisierungsfaktor β der Oszillatorverstärkung zu erhalten. Durch Anwenden der Schätzung des Phasenfehlers im Signalweg von einem Ausgang des Phasendetektors zu einem Eingang eines Integrators in einem digitalen Schleifenfilter kann eine Einschwingzeit eines Frequenzrampensignals relativ zum Warten darauf, dass die DPLL auf den gewünschten Phasenfehler für das digitale Schleifenfilter koppelt, verkürzt werden, um einen exakten Phasenfehlerwert zu haben.
Zum exakten Schätzen eines vorhergesagten Phasenfehlers kann eine Verstärkung kv des Oszillators der DPLL über einen Frequenzbereich eines Chirps exakt bestimmt werden. Verfahren zum Bestimmen einer Anzeige der Oszillatorverstärkung kv werden offenbart. Beispielhafte Anzeigen der Oszillatorverstärkung schließen die Oszillatorverstärkung kv und einen Normalisierungsfaktor β der Oszillatorverstärkung ein.
Ein Verfahren zum Bestimmen der Oszillatorverstärkung kv weist eine Schleifenkalibrierungsroutine auf, die eine Anzeige der Oszillatorverstärkung kv um zwei Frequenzen eines Chirps, etwa eine minimale Frequenz und eine maximale Frequenz, herum misst und die Verstärkung für Zwischenfrequenzen linear interpoliert. Das Verfahren kann die geschätzte Oszillatorverstärkung anpassen, indem die Oszillatorverstärkung an einem oder beiden Enden der erzeugten Rampenfrequenz gemessen wird, bevor die Rampenerzeugung beginnt, und die Oszillatorverstärkung für die Frequenzen dazwischen linear interpoliert wird. In einer Ausführungsform kann eine DPLL dazu ausgebildet sein, auf zwei relativ nahe beieinander liegende Frequenzen an einem oder beiden Enden der erzeugten Rampenfrequenz zu koppeln und die entsprechende Änderung im OTW messen, um den Verstärkungsnormalisierungsfaktor β an einem oder beiden Enden der Rampe zu bestimmen, wobei der Verstärkungsnormalisierungsfaktor β eine Anzeige der Oszillatorverstärkung kv darstellt. Der Verstärkungsnormalisierungsfaktor β kann für Frequenzen zwischen den Enden der Rampe durch lineare Interpolation bestimmt werden.
Ein anderes Verfahren zum Bestimmen der Oszillatorverstärkung kv weist das Ausführen einer Hintergrundkalibrierungsroutine auf, die den Ausgang des Phasendetektors während der Rampenerzeugung heranzieht, um die Oszillatorverstärkung kv zu schätzen. Ein Verfahren zum Anpassen eines Normalisierungsfaktors β der Oszillatorverstärkung kann im Hintergrund ausgeführt werden, während die DPLL in Betrieb ist. Das Verfahren kann aufweisen, eine Abweichung des Phasenfehlers (z. B. einen Ausgang des Phasendetektors) von null zu verwenden, während Rampen mit einer DPLL erzeugt werden. Diese Abweichung des Phasenfehlers kann herangezogen werden, um den Korrekturterm für eine anfängliche Schätzung des Normalisierungsfaktors β der Oszillatorverstärkung zu erzeugen. Ein derartiges Verfahren kann entsprechend einen vorhergesagten Phasenfehler anpassen, der basierend auf der Anzeige der Oszillatorverstärkung bestimmt wird. In einer Ausführungsform kann eine DPLL einen vorhergesagten Phasenfehler mit einer Konstante multiplizieren, die kleiner als 1 ist (oder alternativ einen Ausgang eines Anteils eines digitalen Schleifenfilters verwenden, der das OTW erzeugt), und das Ergebnis für eine positive Rampe zu der anfänglichen Schätzung des Normalisierungsfaktors β der Oszillatorverstärkung addieren bzw. für eine negative Rampe von dem anfänglichen Normalisierungsfaktor β der Oszillatorverstärkung subtrahieren. Der resultierende Normalisierungsfaktor β der Oszillatorverstärkung kann sich einem Wert annähern, der dem Mittelwert der tatsächlichen Oszillatorverstärkung über den Frequenzbereich der erzeugten Rampe entspricht.
Offenbarte Verfahren und Einrichtungen können vorteilhaft schnell einschwingende Rampen für verschiedene Rampenprofile, etwa Sägezahnrampen oder Dreiecksrampen, erzeugen. Die verschiedenen Rampenprofile können verschiedene Steigungen und/oder Bandbreiten und/oder Ausgangsfrequenzen aufweisen. In der vorliegenden Patentschrift offenbarte Verfahren können schnell einschwingende Rampen mit relativ großen Bandbreiten bereitstellen.
1 ist ein schematisches Blockschaltbild einer digitalen Phasenregelschleife (DPLL) 100 gemäß einer Ausführungsform. Die dargestellte DPLL weist einen Summierer 102, einen Akkumulator 104, ein digitales Schleifenfilter (DLF) 106, einen digital gesteuerten Oszillator (DCO) 108, einen Zeit/Digital-Wandler (TDC)/Zähler 110 und einen Differenzierblock 112 auf. Das DLF 106 wendet eine Anzeige des vorhergesagten Phasenfehlers an, um eine Einschwingzeit für eine Frequenzrampe, die als Oszillator-Abstimmwort OTW dem DCO 108 bereitgestellt wird, zu verkürzen.
Ein Frequenzbefehlswort FCWwird an einem Eingang des Summierers 102 bereitgestellt. Das Frequenzbefehlswort FCW stellt digitale Daten bereit, die die DPLL 100 verwendet, um ein Ausgangssignal mit einer Ausgangsfrequenz f_out zu erzeugen.
Die DPLL 100 kann eine Typ-II-DPLL sein, die einen TDC/Zähler 110 aufweist. Der TDC/Zähler 110 kann die Ausgangsphase im Bogenmaß in eine Dezimalzahl umwandeln, die auf den Taktzeitraum des DCO 108 normalisiert ist. Entsprechend ist der dargestellte TDC/Zähler 110 mit 1/2π bezeichnet, um eine solche Übertragungsfunktion darzustellen. Diese ausgegebene normalisierte Phase wird anschließend im digitalen Bereich durch den Differenzierblock 112 differenziert, um die digitalisierte Ausgangsfrequenz für einen Phasendetektor zu erzeugen. Wie in 1 gezeigt, kann der Phasendetektor durch den Summierer 102 und den Akkumulator 104 implementiert sein.
Der TDC/Zähler 110 und der Differenzierblock 112 können den Rückpfad auf Systemebene in der DPLL 100 modellhaft darstellen. Ein Ausgang des Differenzierblocks 112 wird dem Summierer 102 bereitgestellt. Der Summierer 102 kann den Ausgang des Differenzierblocks 112 vom Frequenzbefehlswort FCW im digitalen Bereich subtrahieren, um eine Differenz Δf bereitzustellen. Die Differenz Δf kann auf den Akkumulator 104 angewandt werden. In der DPLL 100 von 1 sind der Summierer 102 und der Akkumulator 104 ein Phasendetektor, der im digitalen Bereich realisiert ist.
In 1 repräsentiert der Ausgang von Akkumulator 104 einen Phasenfehler Φ_ramp . Wenn sich die DPLL 100 im Prozess des Erzeugens eines Rampensignals befindet, kann der Phasenfehler einen von null verschiedenen Wert haben, der konstant sein kann. Der Phasenfehler Φ_ramp von 1 kann den Phasenfehler repräsentieren, während die DPLL 100 ein Rampensignal im Frequenzbereich als Funktion der Zeit erzeugt. Der Phasenfehler Φ_ramp kann durch ein digitales Wort in der DPLL 100 dargestellt sein.
Der Phasenfehler Φ_ramp wird an einen Eingang des DLF 106 bereitgestellt. Der DLF 106 führt digitale Filterungsoperationen durch, um ein Oszillator-Abstimmwort OTW bereitzustellen. Das Oszillator-Abstimmwort OTW wird an einen Eingang des DCO 108 bereitgestellt, der wiederum das Ausgangssignal mit der Ausgangsfrequenz f_out bereitstellt. Das DLF 106 kann programmierbar sein. Ein Ziel der DPLL ist, die Ausgangsfrequenz f_out auf das Frequenzbefehlswort FCWzu koppeln, so dass sich ein Frequenzfehler Δf auf null oder annähernd null reduziert.
Wie in 1 gezeigt, empfängt ein Eingang der DPLL 100 das Frequenzbefehlswort FCW. Das Frequenzbefehlswort FCW bildet einen Eingang zur DPLL 100, anhand dessen ein Ausgangstaktsignal der DPLL 100 erzeugt wird. Der Ausgang des Differenzierblocks 112 kann vom Frequenzbefehlswort FCW subtrahiert werden, um den Frequenzfehler Δf bereitzustellen, der integriert wird, um den Phasenfehler Φ_ramp zu erzeugen. Der Phasenfehler Φ_ramp steuert nach Filterung durch das digitale Schleifenfilter DLF 106 den DCO 108 derart, dass er die gewünschte Ausgangsfrequenz f_out erzeugt. Ein Ausdruck für die Ausgangsfrequenz f_out kann durch Gleichung 1 in Form einer Referenztaktfrequenz f_ref angegeben werden. $f_{o u t} = F C W \cdot f_{r e f}$
Wenn das Frequenzbefehlswort FCW eine digitale Darstellung eines Signals mit scharfen oder schnellen Übergängen ist, kann es aufgrund der Systemreaktionszeit eine Ausregelzeit geben. Merkmale der DLF 106 wie hier erörtert können Ungenauigkeiten des OTW infolge eines schnellen Übergangs im Frequenzbefehlswort FCW kompensieren.
2A zeigt ein Diagramm einer Frequenz bezogen auf die Zeit einer beispielhaften Sägezahnrampe, die durch die DPLL 100 erzeugt werden kann. Wie in 2A gezeigt, ist die Sägezahnrampe periodisch mit einer Periode T_MOD . Jede Sägezahnrampe weist einen Rampenabschnitt 202 und einen scharfen Übergangsabschnitt 204 auf. Der Rampenabschnitt 202 der Sägezahnrampe kann durch eine periodische, stückweise lineare Beziehung für eine Zeit zwischen 0 und t_r1 bestimmt werden.
Der scharfe Übergangsabschnitt 204 repräsentiert einen Teil der Sägezahnrampe, bei dem der Sägezahn von seiner maximalen Frequenz f_max auf seine minimale Frequenz f_min zurückgesetzt wird. Der scharfe Übergang 204 ist bei Zeitpunkt t_r1 und t_r2 dargestellt, die zeitlich durch Periode T_MOD getrennt sind. Wie in 2A gezeigt, ist die Signalbandbreite BW die Differenz von maximaler Frequenz f_max und minimaler Frequenz f_min . Bei den Zeitpunkten t_r1 und t_f2 , bei denen die Sägezahnrampe zurückgesetzt wird, kann ein großer Frequenzfehler ΔF auftreten, während sich eine DPLL in einem Übergangszustand befindet.
Die Dauer dieses Übergangs kann einen erheblichen Teil der Dauer eines Chirps ausmachen, während schnelle Rampen erzeugt werden, die in einer Range-Doppler-Analyse verwendet werden. Wie hier gezeigt, kann eine DPLL 100 mit einem DLF 106, das Übergangsfehler reduziert, die Einschwingzeit verbessern. Ferner können die Lehren der vorliegenden Patentschrift auf andere Chirp-Wellenformen Anwendung finden, einschließlich Chirp-Wellenformen, die einen schnellen Übergangsabschnitt ähnlich dem schnellen Übergangsabschnitt 204 von 2A aufweisen. Während 2A ein Sägezahnrampensignal zeigt, das eine Rampe mit ansteigender Frequenz aufweist, können jegliche geeignete Prinzipien und Vorteile wie hier erörtert auch auf Sägezahnrampensignale angewandt werden, die eine absteigende Frequenz und einen anschließenden scharfen Übergang aufweisen. Auch wenn 2A ein Diagramm einer beispielhaften Sägezahnrampe zeigt, können die Lehren der vorliegenden Patentschrift auch auf die Erzeugung anderer periodischer Frequenzsignale oder Wellenformen zur Anwendung kommen, in denen es einen Rampenabschnitt, wie etwa den Rampenabschnitt 202, gibt, jedoch der Rampenabschnitt linear über eine bekannte Bandbreite BW ansteigt oder absteigt.
2A zeigt ein Diagramm einer Frequenz bezogen auf die Zeit einer beispielhaften Dreiecksrampe, die durch die DPLL 100 erzeugt werden kann. Wie in 2B gezeigt, ist die Dreiecksrampe periodisch mit einer Zeit T_MOD , für die die Dreiecksrampe eine positive oder eine negative Steigung aufweist. Jede Periode der Dreiecksrampe weist einen positiven Rampenabschnitt 212 und einen negativen Rampenabschnitt 214 auf. Diese Rampenabschnitte können durch periodische, stückweise lineare Funktionen dargestellt werden.
Ein relativ großer Frequenzfehler kann beim Wechsel eines Übergangszustands auftreten, während die DPLL mit der Eingangsrampe gekoppelt wird, wobei die Dreiecksrampe das Vorzeichen wechselt (z. B. von negativ zu positiv oder von positiv zu negativ). Die Dauer dieses Übergangs kann einen erheblichen Teil der Dauer des Chirps ausmachen, während schnelle Rampen erzeugt werden, die beispielsweise in einer Range-Doppler-Analyse verwendet werden. Als ein Beispiel kann die Einschwingzeit annähernd 4 bis 5 Mikrosekunden betragen, wobei ein Chirp in bestimmten Fällen ungefähr 10 Mikrosekunden beträgt, wobei eine DPLL keine Kompensation zum Reduzieren der Einschwingzeit aufweist. Entsprechend kann die Einschwingzeit ungefähr 40% bis 50% der Periode der Rampe in solchen Fällen beanspruchen. Wie hier offenbart, kann eine DPLL 100 mit einem DLF 106, das Übergangsfehler reduziert, die Einschwingzeit verbessern.
Die hier erörterten Prinzipien und Vorteile können auf die Erzeugung einer beliebigen geeigneten Rampe Anwendung finden, was Rampensignale mit anderen Wellenformen als in 2A oder 2B einschließen kann. Solche Rampensignale können zwei oder mehr verschiedene Steigungen in einer Folge von Chirps aufweisen, und die Einschwingzeit kann für Übergänge zwischen den verschiedenen Steigungen entsprechend geeigneten Prinzipien und Vorteilen wie hier erörtert verkürzt sein. Ein Phasenfehler Φ_ramp sollte für jede der verschiedenen Steigungen einen anderen Wert haben.
3 zeigt ein Diagramm eines Frequenzfehlers Δf als Funktion der Zeit für zwei Kurven entsprechend gemessenen Sägezahnrampen mit relativ großen Einschwingzeitfehlern. Wie in 3 gezeigt, können die Einschwingzeitfehler in bestimmten Fällen, in denen eine DPLL keinerlei Kompensation zur Verkürzung der Einschwingzeit aufweist, eine Dauer von annähernd 7 Mikrosekunden haben. Eine relativ lange Einschwingzeit kann die Nutzdauer der erzeugten Rampe begrenzen.
Eine PLL ist anfällig für die Einschwingzeitfehler wie in 3 dargestellt, wenn sie im Typ-II-Modus ausgebildet ist, einem Modus, der häufig für das Erzeugen von Rampen verwendet wird. Wenn eine Typ-II-PLL auf eine einzige Frequenz gekoppelt ist, kann sich ihr Phasenfehler einem eingeschwungenen Wert um null annähern. Andererseits kann sich bei Kopplung auf eine Sägezahnrampe oder ein ähnliches Frequenzrampensignal der Phasenfehler Φ_ramp einem konstanten, von null verschiedenen eingeschwungenen Wert annähern, der eine Funktion mehrerer Parameter ist, einschließlich der Steigung der erzeugten Rampe und Schleifenfilterkoeffizienten. Beispielsweise kann der Phasenfehler Φ_ramp eine Funktion einer Rampensteigung A Hz/s und eines Integralkoeffizienten p eines Proportional-Integral (Pl)-Filters des Schleifenfilters sein. Somit können die Steilheit und/oder Steigung der Rampe sowie der DPLL-Typ (z. B. Typ II) und Eigenschaften des Schleifenfilters Faktoren bei der Bestimmung darstellen, wie die DPLL auf einen eingeschwungenen Wert des Phasenfehlers Φ_ramp gekoppelt wird. Der Phasenfehler Φ_ramp kann durch Gleichung 2 dargestellt werden, wobei A eine Rampensteigung in Hz/s ist, p ein Integralkoeffizient eines PI-Filters des DLF ist, f_REF eine Referenzfrequenz ist, die von der DPLL empfangen wird, kv eine Oszillatorverstärkung ist und k̂_v eine geschätzte Oszillatorverstärkung ist. $Φ_{r a m p} = \frac{A}{ρ . f \overset{2}{R E F}} \frac{{\hat{k}}_{v}}{{}^{.}k_{v}}$
Die relativ lange Einschwingzeit, die in 3 zu beobachten ist, kann das Ergebnis davon sein, dass eine DPLL versucht, einen eingeschwungenen Phasenfehler Φ_ramp zu gewinnen, ausgehend von einem Anfangswert von null. Wie durch Gleichung 2 dargestellt, kann der Phasenfehler Φ_ramp eine Funktion aus Rampensteigung A, Referenzfrequenz f_REF und Integralkoeffizient p sein, sofern die Oszillatorverstärkung exakt geschätzt ist. Dies legt nahe, dass durch Schätzen des Phasenfehlers und Addieren des vorhergesagten Phasenfehlers zum Integrator im PI-Filter die Einschwingzeit deutlich verkürzt werden könnte.
4A zeigt ein schematisches Blockschaltbild eines Abschnitts 400 einer DPLL, der ein DLF 401 aufweist, gemäß einer Ausführungsform. Das DLF 401 ist ein Beispiel des DLF 106 von 1. Entsprechend kann das DLF 401 beispielsweise in der DPLL 100 von 1 implementiert sein. Das dargestellte DLF 401 empfängt den Phasenfehler Φ_ramp von einem Phasendetektor 402 und erzeugt das Oszillator-Abstimmwort OTW für einen DCO, etwa den DCO 108 von 1. Das dargestellte DLF 401 weist auf: eine Skalierschaltung 410; einen ersten Proportionalpfad, der einen ersten Proportionalblock 411 und ein digitales Speicherelement 412 aufweist; einen zweiten Proportionalpfad, der einen zweiten Proportionalblock 414 aufweist; einen Integralpfad, der einen Integralkoeffizientenblock 415, eine Anpassungsschaltung 416, einen Integrator 417 und ein digitales Speicherelement 418 aufweist; und eine Kombinierschaltung 420.
Die Skalierschaltung 410 ist dazu ausgebildet, den Phasenfehler Φ_ramp um einen Normalisierungsfaktor β der Oszillatorverstärkung zu skalieren. Dies kann einen Einfluss der Oszillatorverstärkung kv auf eine Transferfunktion der DPLL vermindern und/oder ausschalten. Der Normalisierungsfaktor β der Oszillatorverstärkung ist eine Anzeige der Oszillatorverstärkung.
Wie gezeigt, ist der erste Proportionalpfad des DLF 401 dazu ausgebildet, einen skalierten Ausgang des Phasendetektors 402 zu empfangen. Der erste Proportio-nalpfad kann nur während einer Gewinnungsphase aktiv sein, und sein Ausgang OTW_α ₁ kann eingefroren werden, sobald die DPLL gekoppelt ist. Der erste Proportionalblock 411 und das digitale Speicherelement 412 sind zwischen dem Phasendetektor 402 und der Kombinierschaltung 420 angeschlossen, um als Proportionalfilterpfad mit dem Proportionalkoeffizienten α₁ zu fungieren. Wie in 4A gezeigt, empfängt der Proportionalblock 411 einen skalierten Phasenfehler und multipliziert ihn mit dem Proportionalkoeffizienten α₁ . Das digitale Speicherelement 412 wird durch ein Steuersignal fine2_acq derart gesteuert, dass es einen ersten Ausgang OTW_α ₁ an die Kombinierschaltung 420 bereitstellt. Das digitale Speicherelement 412 eine Bank von Flip-Flops sein. Das digitale Speicherelement 412 kann einen Ausgang des ersten Proportionalblocks 411 basierend auf dem Steuersignal fine2_acq abtasten. In bestimmten Ausführungsformen kann ein DLF gemäß beliebigen geeigneten Prinzipien und Vorteilen wie hier erörtert ohne den Proportionalblock 411 und das digitale Speicherelement 412 implementiert sein.
Wie in 4A gezeigt, ist der zweite Proportionalpfad des DLF 401 dazu ausgebildet, einen skalierten Ausgang des Phasendetektors 402 zu empfangen. Wie dargestellt, ist der zweite Proportionalblock 414 zwischen dem Phasendetektor 402 und der Kombinierschaltung 420 angeschlossen, um als Proportionalfilterpfad mit dem Proportionalkoeffizienten α₂ zu fungieren. Der zweite Proportionalblock 414 empfängt den skalierten Phasenfehler und multipliziert ihn mit dem Proportionalkoeffizienten α₂ , um einen zweiten Ausgang OTW_α ₂ zu erzeugen. Der zweite Ausgang OTW_α ₂ wird von dem zweiten Proportionalblock 414 an die Kombinierschaltung 420 bereitgestellt.
Der Integralpfad des DLF 401 kann einen vorhergesagten Phasenfehler Φ_{p_est} und einen skalierten Ausgang des Phasendetektors 402 empfangen. Der Integralkoeffizientenblock 415 und der Integrator 417 sind zwischen dem Phasendetektor 402 und der Kombinierschaltung 420 angeschlossen, um als Integralfilterpfad mit dem Integralkoeffizienten ρ zu fungieren. Wie in 4A gezeigt, wird der skalierte Phasenfehler durch den Integralkoeffizientenblock 415 empfangen und mit dem Integralkoeffizienten p multipliziert.
Der dargestellte Integralpfad weist auch eine Anpassungsschaltung 416 in einem Signalweg zwischen dem Integralkoeffizientenblock 415 und dem Integrator 417 auf. Die Anpassungsschaltung 416 kann einen Ausgang anpassen, der durch den Integralblock 415 bereitgestellt wird, basierend auf dem vorhergesagten Phasenfehler Φ_{p_est} . Beispielsweise kann die Anpassungsschaltung 416 ein Addierer sein, der dazu ausgebildet ist, den vorhergesagten Phasenfehler Φ_{p_est} zu dem durch den Integralblock 415 bereitgestellten Ausgang zu addieren. Der vorhergesagte Phasenfehler Φ_{p_est} ist ein Versatzsignal, das bewirkt, dass eine Einschwingzeit einer Rampe, die durch die DPLL erzeugt wird, verkürzt wird. Der vorhergesagte Phasenfehler Φ_{p_est} kann auf die Anpassungsschaltung beim oder nahe dem Anfang eines Chirps angewandt werden. Beispielsweise kann der vorhergesagte Phasenfehler Φ_{p_est} in Reaktion darauf angewandt werden, dass ein Chirp-Anfangssignal festgestellt wird.
Der Ausgang der Anpassungsschaltung 416 wird durch den Integrator 417 integriert, um den integrierten Ausgang OTW_I zu erzeugen. Der Integrator 417 kann als Akkumulator bezeichnet werden. Der Integrator 417 kann eine Integrationsfunktion oder eine beliebige gleichwertige Funktion ausführen. Der Integrator 417 kann am Anfang eines Rampenbursts zurückgesetzt werden. Die Rücksetzung kann in Reaktion auf ein Chirp-Endesignal chirp_end erfolgen. Der integrierte Ausgang OTW_I wird an die Kombinierschaltung 420 bereitgestellt. Der integrierte Ausgang OTW_I kann mithilfe des digitalen Speicherelements 418 beim oder rund um den Anfang eines Chirps abgetastet werden. Diese Abtastung kann in Reaktion auf ein Rampenanfangssignal ramp_start erfolgen. Das digitale Speicherelement 418 kann einen anfänglichen integrierten Ausgang OTW_Istart an die Kombinierschaltung 420 bereitstellen. Das digitale Speicherelement 418 kann ein FlipFlop oder ein beliebiges anderes geeignetes digitales Speicherelement sein.
Die Kombinierschaltung 420 kann Ausgangssignale vom ersten Proportionalpfad, vom zweiten Proportionalpfad und vom Integralpfad empfangen. Die Kombinierschaltung 420 kann diese Signale kombinieren, um ein Oszillator-Abstimmwort (OTW) für einen digital gesteuerten Oszillator zu erzeugen. Beispielsweise kann die Kombinierschaltung 420 die dargestellten Signale addieren. Die Kombinierschaltung 420 kann jede geeignete Operation ausführen, um die Ausgänge der verschiedenen Pfade des DLF 401 zu kombinieren, etwa Addition und/oder Subtraktion.
Sobald eine DPLL ein Kopplung erzielt, kann der erste Ausgang OTW_α ₁ vom digitalen Speicherelement 412 fix gehalten werden, und der zweite Proportionalpfad sowie der Integralpfad können als Proportional-Integral (PI)-Filter fungieren, um den Phasenfehler Φ_ramp zu filtern. Wenn der vorhergesagte Phasenfehler Φ_{p_est} während dieses Betriebsmodus ignoriert wird, kann ein Teil des Oszillator-Abstimmwortes OTW, das vom DLF 401 am Ausgang der Kombinierschaltung 420 erzeugt wird, durch Gleichung 3 dargestellt werden, wobei β̂ ein Normalisierungsfaktor ist, um den Einfluss der Oszillatorverstärkung kv auf die Schleifentransferfunktion zu vermindern und/oder auszuschalten. Der Normalisierungsfaktor β̂ kann durch Gleichung 4 dargestellt werden. $OTW = {OTW}_{α_{1}} + α_{2} Φ \hat{β} + ρ β \int Φ D T$
$\hat{β} = \frac{f_{R E F}}{{\hat{k}}_{v}}$
Bei Kopplung auf eine einzige Frequenz kann der vom Phasendetektor 402 ausgegebene Phasenfehler Φ_ramp um 0 driften. Entsprechend kann das Oszillator-Abstimmwort OTW am Anfang eines Chirps durch Gleichung 5 dargestellt werden. ${OTW}_{s t a r t} = {OTW}_{α_{1}} + {OTW}_{I_{s t a r t}}$
Während die DPLL-Frequenz eine Rampe erzeugt, kann der Ausgang des Phasendetektors 402 einen Phasenfehler Φ_ramp mit einem im Wesentlichen konstanten, von null verschiedenen Wert bereitstellen. Dieser von null verschiedene Phasenfehler Φ_ramp (oder eine verarbeitete/skalierte Version davon) am Eingang des PI-Filters des DLF 401 kann in der Rampe am Ausgang des DLF 401 resultieren. Die Integration einer Konstante resultiert in einer Rampe. Der Phasenfehler am Eingang des Integrators 417 von 4A kann, wenn die DPLL eine Rampe erzeugt, durch Gleichung 6 dargestellt werden. $Φ_{r a m p_{I}} = Φ_{r a m p} . ρ . \hat{β}$
Mithilfe der Gleichung 2 kann der Phasenfehler am Eingang des Integrators 417 vereinfacht werden wie in Gleichung 7 gezeigt. $Φ_{r a m p_{I}} = \frac{A}{k_{ν} f_{R E F}}$
Die Steigung der erzeugten Rampe kann als Funktion aus der Anzahl Stufen nsteps in jedem Chirp und der Abweichung im FCW auf jeder Stufe ΔFCW ausgedrückt werden und kann durch Gleichung 8 dargestellt werden. $= (\frac{Δ FCW . n s t e p s . f_{R E F}}{n s t e p s . (\frac{1}{^{{}^{t}R E F}})}) = Δ FCW . f \overset{2}{R E F}$
Indem Gleichung 8 in Gleichung 7 eingesetzt wird, kann der Phasenfehler am Eingang des Integrators 417 von 4A zu Gleichung 9 vereinfacht werden. $Φ_{r a m p_{I}} = Δ FCW * β$
Beide Parameter auf der rechten Seite von Gleichung 9 können vorab bekannt sein, sofern die Oszillatorverstärkung korrekt geschätzt wird. Somit kann der Eingang des Integrators 417 des PI-Filters, wenn die DPLL Rampen erzeugt, geschätzt und als Versatz Φ_{p_est} addiert werden. Der Versatz Φ_{p_est} ist eine Anzeige des vorhergesagten Phasenfehlers. Dieser zum Integrator 417 addierte Versatz kann dann die Rampe erzeugen, so dass der Ausgang des Phasendetektors 402 bei annähernd null bleibt, sofern die geschätzte Oszillatorverstärkung exakt ist. In diesem Fall kann das Oszillator-Abstimmwort OTW bei Rampenerzeugung durch Gleichung 10 dargestellt werden. ${OTW}_{r a m p} = {OTW}_{s t a r t} + Φ_{ρ_{e s t}} t$
Am Ende eines Sägezahn-Chirps sollte die Frequenz wieder auf den Startwert zurückspringen. Um dies zu erreichen, kann der Integrator 417 im PI-Filter am Ende jedes Sägezahn-Chirps zurückgesetzt werden. Infolgedessen kann das Ausgangsabstimmwort OTW und somit die DPLL-Frequenz im Wesentlichen sofort zum Startwert (siehe Gleichung 3) zurückkehren. Dies kann die Einschwingzeit der erzeugten Rampen erheblich verkürzen.
Es wird Bezug genommen auf 4A; das DLF 401 beinhaltet Merkmale für die Erzeugung schnell einschwingender Rampen. Die Anpassungsschaltung 416 kann einen Versatz Φ_{p_est} zu einem Ausgang des Integralkoeffizientenblocks 415 addieren und den angepassten Ausgang des Integralkoeffizientenblocks 415 an einen Eingang von Integrator 417 bereitstellen. Der Versatz Φ_{p_est} kann abhängig von der Steigung der Rampe aktualisiert werden. Der Integrator 417 kann am Ende eines Sägezahn-Chirps zurückgesetzt werden. Dies kann schnell einschwingende Rampen erzeugen, selbst wenn sich das Rampenprofil von einem Chirp zum nächsten ändert.
4B und 4C zeigen Simulationsdiagramme der internen Knoten einer DPLL, die ein DLF 401 aufweist, und einer entsprechenden DPLL ohne die Anpassungsschaltung 416. Diese Simulationsdiagramme veranschaulichen die Erzeugung schnell einschwingender Rampen in einer DPLL, die das DLF 401 aufweist. Die Simulation wurde derart aufgebaut, dass ein Dreiecks-Chirp gefolgt von einem Sägezahn-Chirp erzeugt wird. Die Ausgänge des Phasendetektors für (1) eine DPLL mit dem DLF 401 (gestrichelte Linie) und (2) eine entsprechende DPLL ohne die Anpassungsschaltung 416 (durchgehende Linie) sind in der ersten Reihe von 4B eingezeichnet. Wenn die Ausgestaltung ohne Anpassungsschaltung 416 in der DPLL vorliegt, kann die Schleife den Phasenfehler Φ_ramp gewinnen, der die Rampe aufrechterhält. Dies erfordert eine endliche Zeit (z. B. etwa 10 µs in dieser Simulation), um diesen Wert zu gewinnen. Der Eingang des Integrators eines DLF ist in der zweiten Reihe von 4B dargestellt, die in diesem Fall dem Ausgang des Phasendetektors folgt. Mit der Ausgestaltung von 4A wird der Eingang am Integrator des PI-Filters, der die Rampen erhalten kann, korrekt geschätzt (siehe gestrichelte Linie der zweiten Reihe in 4B) und addiert. Dies kann sicherstellen, dass der Phasendetektorausgang nicht von seinem Anfangswert null abweicht, was in einer Rampenerzeugungs-Engine mit relativ kurzer Einschwingzeit resultieren kann.
4C zeigt die erzeugte Ausgangsfrequenz und den entsprechenden Frequenzfehler in dieser Simulation für (1) eine DPLL mit dem DLF 401 (gestrichelte Linie) und (2) eine entsprechende DPLL ohne die Anpassungsschaltung 416 (durchgehende Linie). Diese Diagramme zeigen, dass das DLF 401 von 4A eine Verkürzung der Einschwingzeit relativ zu anderen DLFs bewirken kann. Beispielsweise zeigen die Kurven eine Abnahme der Einschwingzeit von etwa 10 µs auf weniger als 1 µs.
Der Versatz Φ_{p_est} kann an verschiedenen Knoten zwischen einem Ausgang des Phasendetektors einer PLL und einem Eingang eines Integrators eines Schleifenfilters der PLL angewandt werden, um eine Verkürzung der Einschwingzeit eines Rampensignals zu bewirken. 5A, 5B und 5C veranschaulichen beispielhafte Schleifenfilter, die dafür ausgelegt sind, schnell einschwingende Rampen zu erzeugen. Beliebige hier erörterte geeignete Prinzipien und Vorteile können auf ein Schleifenfilter einer der 5A, 5B und/oder 5C zur Anwendung kommen. Darüber hinaus kann jede beliebige geeignete Kombination der Merkmale von 4A, 5A, 5B und/oder 5C zusammen implementiert werden.
5A zeigt ein schematisches Blockschaltbild eines Abschnitts 430 einer DPLL, der ein DLF 431 aufweist, gemäß einer Ausführungsform. Das DLF 431 ist ein Beispiel des DLF 106 von 1. Das DLF 431 ist ähnlich dem DLF 401 von 4A, mit der Ausnahme, dass das DLF 431 die Anpassungsschaltung 416 zwischen einem Ausgang des Phasendetektors 402 und einem Eingang der Skalierschaltung 410 aufweist. Der Versatz Φ_{p_est} für das DLF 431 kann relativ zum Versatz Φ_{p_est} im DLF 401 von 4A skaliert sein.
Beispielsweise kann der Versatz Φ_{p_est} für das DLF 401 um den Normalisierungsfaktor β der Oszillatorverstärkung relativ zum Φ_{p_est} im DLF 431 skaliert sein. Dies kann dem Ausgang der Anpassungsschaltung 416 Rechnung tragen, der durch die Skalierschaltung 410 skaliert wird. Die Verstärkungen des ersten Proportionalblocks 411, des zweiten Proportionalblocks 414 und des Integralkoeffizientenblocks 415 können im DLF 431 relativ zum DLF 401 skaliert sein, um dem Versatz Φ_{p_est} , der vor der Skalierung durch die Skalierschaltung 410 im DLF 431 angewandt wird, Rechnung zu tragen.
Als weiteres Beispiel kann der Versatz Φ_{p_est} für das DLF 401 um den Normalisierungsfaktor β der Oszillatorverstärkung relativ zum Φ_{p_est} im DLF 431 und um den Integralkoeffizienten ρ des Integralkoeffizientenblocks 415 skaliert sein. Dies kann dem Ausgang der Anpassungsschaltung 416 Rechnung tragen, der durch die Skalierschaltung 410 und den Integralkoeffizientenblock 415 skaliert wird. Die Verstärkungen des ersten Proportionalblocks 411 und des zweiten Proportionalblocks 414 können im DLF 431 relativ zum DLF 401 skaliert sein, um dem Versatz Φ_{p_est} , der vor der Skalierung durch die Skalierschaltung 410 im DLF 431 angewandt wird, Rechnung zu tragen.
5B zeigt ein schematisches Blockschaltbild eines Abschnitts 440 einer DPLL, der ein DLF 441 aufweist, gemäß einer Ausführungsform. Das DLF 441 ist ein weiteres Beispiel des DLF 106 von 1. Das DLF 441 ist ähnlich dem DLF 431 von 5A, mit der Ausnahme, dass das DLF 441 die Anpassungsschaltung 416 zwischen einem Ausgang der Skalierschaltung 410 und den dargestellten Integral- und Proportionalpfaden des DLF 441 aufweist. Der Versatz Φ_{p_est} für das DLF 441 kann relativ zum Versatz Φ_{p_est} im DLF 401 von 4A skaliert sein. Beispielsweise kann der Versatz Φ_{p_est} für das DLF 401 um den Integralkoeffizienten p des Integralkoeffizientenblocks 415 relativ zum Φ_{p_est} im DLF 431 skaliert sein. In einigen Fällen kann der Integralkoeffizient p für das DLF 441 relativ zum Integralkoeffizienten p für das DLF 401 skaliert sein. Die Verstärkungen des ersten Proportionalblocks 411 und des zweiten Proportionalblocks 414 können im DLF 441 relativ zum DLF 401 skaliert sein, um dem Versatz Φ_{p_est} Rechnung zu tragen, der auf eine Anpassungsschaltung 416 angewandt wird, welche einen Ausgang aufweist, der dem ersten und den zweiten Proportionalpfad des DLF 411 bereitgestellt wird.
5C zeigt ein schematisches Blockschaltbild eines Abschnitts 450 einer DPLL, der ein DLF 451 aufweist, gemäß einer Ausführungsform. Das DLF 451 ist ein weiteres Beispiel des DLF 106 von 1. Im DLF 451 kann der Versatz Φ_{p_est} über einen dedizierten Integralpfad angewandt werden. Das DLF 451 ist ähnlich dem DLF 401 von 4A, mit der Ausnahme, dass das DLF 451 einen zweiten Integralpfad aufweist und die Kombinierschaltung 454 einen zusätzlichen Eingang vom zweiten Integralpfad aufweist. Wie gezeigt, weist der zweite Integralpfad einen zweiten Integrator 453 auf. Der Versatz Φ_{p_est} kann durch den zweiten Integrator 453 integriert werden. Ein Ausgangssignal, das vom zweiten Integrator 453 bereitgestellt wird, kann an die Kombinierschaltung 454 bereitgestellt werden.
Wie vorstehend erörtert, kann ein vorhergesagter Phasenfehler exakt geschätzt werden, wenn eine Anzeige einer Verstärkung kv des Oszillators der DPLL über einen Frequenzbereich eines Chirps exakt bestimmt ist. Die vorliegende Offenbarung stellt Verfahren zum Bestimmen einer Anzeige der Oszillatorverstärkung kv bereit. Derartige Verfahren schließen Schleifenkalibrierung und Hintergrundkalibrierung ein.
In den Simulationsdiagrammen von 4B und 4C wurde eine ideale Oszillatorverstärkung im Modell des DCO verwendet und ist die geschätzte Verstärkung k̂_v gleich der tatsächlichen Verstärkung kv. Dies resultiert in einer exakten Schätzung von Φ_rampl und infolgedessen einer kurzen Einschwingzeit. Ein Fehler bei der Schätzung der Oszillatorverstärkung sollte jedoch in einer erhöhten Einschwingzeit resultieren. Die Oszillatorverstärkung kv (oder eine andere Anzeige der Oszillatorverstärkung kv, etwa ein Normalisierungsfaktor β) kann geschätzt werden, indem die Veränderung im Feincode für eine kontrollierte Änderung im FCW gemessen wird. Alternativ kann die Oszillatorverstärkung kv geschätzt werden, indem die Veränderung im FCW für eine kontrollierte Änderung im Feincode gemessen wird, indem die Schleife für Frequenzmessung umkonfiguriert wird, beispielsweise wie in der US-Patentanmeldung Nr. 15/284,374 beschrieben, die am 3. Oktober 2016 eingereicht wurde und deren Offenbarungsgehalt durch diesen Verweis als insgesamt hierin aufgenommen gilt. Eine einmalige Kalibrierung kann am Anfang jedes Bursts von Chirps ausgeführt werden, um die Verstärkung der Anfangs- und Endfrequenzen des zu erzeugenden Chirps zu messen. Der Verstärkungsnormalisierungsfaktor β für die Zwischenfrequenzen kann beispielsweise durch lineares Interpolieren zwischen diesen Werten abgeleitet werden. In dieser Analyse wird angenommen, dass β linear mit der Frequenz der erzeugten Rampe variiert.
6 zeigt ein schematisches Blockschaltbild eines Abschnitts 600 einer DPLL, die ein Schleifenfilter 401 und eine Phasenfehlerschaltung 601 aufweist, gemäß einer Ausführungsform. Die dargestellte Phasenfehlerschaltung 601 weist eine Oszillatorverstärkungs-Schätzschaltung 602 und eine Skalierschaltung 604 auf. Die Oszillatorverstärkungs-Schätzschaltung 602 kann den geschätzten Verstärkungsnormalisierungsterm βest für einen gegebenen Feincode erzeugen. Die Oszillatorverstärkungs-Schätzschaltung 602 ist eine Schleifenkalibrierschaltung wie dargestellt. Die Oszillatorverstärkungs-Schätzschaltung 602 kann die Werte des Normalisierungsfaktors β an beiden Enden der erzeugten Frequenzrampe und die entsprechenden Oszillator-Abstimmwörter für die Anfangs- und die Endfrequenz der Rampe aus der einmaligen Kalibrierung speichern. Während der Rampenerzeugung kann die Oszillatorverstärkungs-Schätzschaltung 602 den aktuellen Wert des Oszillator-Abstimmwortes auslesen und einen entsprechenden Wert für den Verstärkungsnormalisierungsfaktor β erzeugen. Dies kann eine exakte Schätzung des Verstärkungsnormalisierungsfaktors β erzeugen. Die Skalierschaltung 604 kann den Verstärkungsnormalisierungsfaktor β mit der Rampenabweichung ramp_DEV multiplizieren, um die Schätzung des Phasenfehlers am Eingang des Integrators 416 zu erzeugen, beispielsweise gemäß Gleichung 9.
Eine Kalibrierungsroutine zum Erzeugen des Verstärkungsnormalisierungsterms β für ein fixes ΔFCW wird nun erörtert. Die Kalibrierungsroutine kann unter Verwendung der Oszillatorverstärkungs-Schätzschaltung 602 ausgeführt werden. Die Kalibrierungsroutine kann den Normalisierungsfaktor β̂ (siehe Gleichung 4) bei jeder geeigneten Ausgangsfrequenz fout messen wie nachstehend ausgeführt. Die nachstehend dargestellte Kalibrierungsroutine kann einmalig vor dem Erzeugen von Rampensignalen ausgeführt werden. Die Oszillatorverstärkung kv kann sich mit der Temperatur ändern. Entsprechend kann in einigen Fällen die unten dargestellte Routine ausgeführt werden, um die geschätzte Verstärkung derart zu aktualisieren, dass sie Temperaturänderungen widerspiegelt. Beispielsweise könnte die Routine zwischen Chirps implementiert werden.
Die PLL kann auf eine Frequenz fout1 gekoppelt werden, indem das entsprechende FCW1 eingestellt wird, und der Feincode fine 1, der diese Frequenz erzeugt, kann gespeichert werden, nachdem die PLL gekoppelt ist. Gleichung 11 zeigt, dass die Frequenz fout1 ein Produkt aus dem Feincode fine1 und der Oszillatorverstärkung kv sein kann. $f_{o u t_{1}} = (F C W_{1} * f_{R E F}) = f i n e_{1} * k_{V}$
Das FCW kann dann um einen relativ kleinen Wert (z. B. 0,5 LSB) erhöht werden, und die PLL wird auf diese Frequenz gekoppelt. Der neue Feincode fine2 kann gespeichert werden, nachdem die PLL gekoppelt ist. Gleichung 12 zeigt, dass die Frequenz fout2 ein Produkt aus dem Feincode fine2 und der Oszillatorverstärkung kv sein kann. $f_{o u t_{2}} = ((F C W_{1} + 0.5) * f_{R E F}) = f i n e_{2} * k_{V}$
Durch Subtrahieren der Terme aus Gleichung 11 von den Termen aus Gleichung 12 können Gleichung 13 und/oder Gleichung 14 abgeleitet werden. $(0.5 * f_{R E F}) = (f i n e_{2} - f i n e_{1}) * k_{V}$
$β = \frac{f_{R E F}}{k_{ν}} 2 * (f i n e_{2} - f i n e_{1})$
Der Normalisierungsfaktor β der Oszillatorverstärkung kann daher an jedem Ende der erzeugten Frequenzrampe geschätzt werden. Diese Normalisierungsfaktoren können mit βtop und βbottom bezeichnet werden. Der Mittelwert βav kann aus Gleichung 15 erhalten werden. $β_{a v} = (\frac{f i n e_{t o p} - f i n e_{b o t t o m}}{{FCW}_{t o p} - {FCW}_{b o t t o m}})$
Sobald der Normalisierungsfaktor dem beiden Enden der Frequenz der erzeugten Rampe bekannt ist, kann der geschätzte, jedem Feincode entsprechende β-Term durch Gleichung 16 dargestellt werden. $β_{e s t} (f i n e) = β_{b o t t o m} + (\frac{(β_{t o p} - β_{b o t t o m})}{(f i n e_{t o p} - f i n e_{b o t t o m})}) * (f i n e - f i n e_{b o t t o m})$
Die einmalige Kalibrierung kann die Eingänge βtop, βbottom, fine_TOP, fine-BOTTOM und βav messen und speichern. Sobald diese Werte bekannt sind, kann der Korrekturterm für den normalen Betrieb der PLL berechnet werden, beispielsweise mithilfe von Gleichung 16.
Eine Kalibrierungsroutine zum Erzeugen des Verstärkungsnormalisierungsterms β für ein fixes Δfine wird nun erörtert. In dieser Kalibrierungsroutine kann eine DPLL umkonfiguriert werden, um ein Frequenzbefehlswort FCW aus einem eingegebenen Oszillator-Abstimmwort OTW zu messen. 7A und 7B, die nachstehend erörtert werden, veranschaulichen eine umkonfigurierbare DPLL 700, die in einer solchen Kalibrierungsroutine verwendet werden kann. Eine Kalibrierungsroutine zum Messen des Normalisierungsfaktors β̂ bei einer Ausgangsfrequenz fout ist nachstehend ausgeführt.
Die PLL kann auf eine Frequenz fout1 gekoppelt werden, indem das entsprechende FCW1 eingestellt wird, und der Feincode, der diese Frequenz erzeugt, fine1, kann gespeichert werden, nachdem die PLL gekoppelt ist. Die Ausgangsfrequenz fout1 kann durch Gleichung 17 dargestellt werden. $f_{o u t_{1}} = (F C W_{1} \cdot f_{R E F}) = f i n e_{1} * k_{v}$
Der Feincode kann um einen relativ kleinen Wert erhöht werden, etwa um 4 Codes, und die umkonfigurierte PLL wird gekoppelt, um die Änderung im FCW zu erhalten. Diese Änderung im FCW wird gespeichert, nachdem die PLL im umkonfigurierten Modus gekoppelt ist. Gleichung 18 stellt eine derartige Änderung dar. $f_{o u t_{2}} = ((F C W_{1} + Δ FCW) * f_{R E F}) = (f i n e_{1} + 4) * k_{v}$
Das Subtrahieren der Gleichung 17 von Gleichung 18 resultiert in Gleichung 19 oder Gleichung 20. $(Δ FCW * f_{R E F}) = 4 k_{v}$
$β = \frac{f_{R E F}}{k_{v}} = \frac{4}{Δ FCW}$
Der Normalisierungsfaktor β der Oszillatorverstärkung kann daher an jedem Ende einer erzeugten Frequenzrampe - βtop und βbottom - geschätzt werden. Sobald diese Werte bekannt sind, kann ein Korrekturterm berechnet werden, beispielsweise mithilfe von Gleichung 16.
7A zeigt ein schematisches Blockschaltbild einer umkonfigurierbaren DPLL 700. 7B zeigt ein schematisches Blockschaltbild eines funktionalen Äquivalents der DPLL 700 in einem Testmodus. Die DPLL 700 weist einen Summierer 102, einen Akkumulator 104, ein DLF 106, einen DCO 108 und einen TDC/Zähler 110 sowie einen Differenzierblock 112 auf. Die DPLL 700 weist außerdem eine Kombinierschaltung 701, einen ersten Multiplexer 702 und einen zweiten Multiplexer 703 auf, um eine Umkonfiguration der DPLL 700 zu ermöglichen. Die DPLL 700 kann in wenigstens einem Normalmodus und einem Testmodus arbeiten. Im Normalmodus kann die DPLL 700 wie die DPLL 100 von 1 arbeiten. Ein Moduswahlsignal MODE kann dem ersten Multiplexer 702 und den zweiten Multiplexer 703 bereitgestellt werden. Das Umschalten des Moduswahlsignals MODE kann die DPLL 700 veranlassen, zwischen Normalmodus und Testmodus hin- und herzuschalten.
Im Testmodus kann die DPLL 700 arbeiten wie in 7B gezeigt. Die DPLL 700 kann ein Test-OTW empfangen, das als OTW dem DCO 108 im Testmodus bereitgestellt wird. Der DCO 108 gibt das Ausgangssignal fout basierend auf diesem Test-OTW im Testmodus aus. Das oszillierende Ausgangssignal wird dem TDC/Zähler 307 bereitgestellt, der nicht Bestandteil einer geschlossenen Rückkopplungsschleife zum Oszillator 108 im Testmodus ist. Der Summierer 102 subtrahiert den Ausgang des Differenzierblocks 112 von einer Anzeige der Ausgangsfrequenz FCW_OUT . Die Anzeige der Ausgangsfrequenz FCW_OUT wird dem Summierer 102 im Testmodus bereitgestellt, wodurch das Fehlersignal für den Testmodus erzeugt wird. Das Fehlersignal wird an das DLF 106 bereitgestellt, das ein ΔFCW ausgibt. Das ΔFCW kann ein anderes Vorzeichen erhalten und mithilfe der Kombinierschaltung 701 zu einem FCW addiert (bzw. von diesem subtrahiert) werden, um die Anzeige der Ausgangsfrequenz FCW_OUT zu erzeugen.
Verfahren zum Berechnen der Oszillatorverstärkung wie vorstehend beschrieben können beinhalten, eine Anzeige der Oszillatorverstärkung zu berechnen, bevor ein Rampensignal erzeugt wird. Andere Verfahren zum Berechnen der Oszillatorverstärkung können beinhalten, eine Anzeige der Oszillatorverstärkung zu berechnen, während eine PLL ein Rampensignal erzeugt. Ein Verfahren zum Berechnen der Oszillatorverstärkung, das im Hintergrund ausgeführt werden kann, wird nachstehend beschrieben.
Für das in 4A gezeigte System kann eine Ungenauigkeit des geschätzten Wertes des Normalisierungsfaktors β der Oszillatorverstärkung von der DPLL kompensiert werden, was bewirkt, dass der Phasenfehler Φ_ramp von null abweicht. Dies zeigt, dass der Phasendetektorausgang ein Maß der Ungenauigkeit der geschätzten Oszillatorverstärkung bereitstellt und somit verwendet werden kann, um die geschätzte Oszillatorverstärkung zu korrigieren. Wenn der geschätzte Verstärkungsnormalisierungsfaktor β̂ zu niedrig geschätzt ist, sollten der Phasenfehler und die Rampensteigung A dasselbe Vorzeichen haben. Diese Informationen können herangezogen werden, um den Korrekturterm für den geschätzten Normalisierungsfaktor β̂ zu erzeugen. Ähnliche Informationen können herangezogen werden, um den Korrekturterm für den Fall zu erzeugen, dass der Normalisierungsfaktor der Oszillatorverstärkung β̂ zu hoch geschätzt wird. Eine Korrekturschleife, die eine Anpassung auf eine Schätzung einer Anzeige der Oszillatorverstärkung implementiert, kann im Hintergrund ausgeführt werden und wirkt sich gegebenenfalls nicht störend auf den normalen Betrieb der PLL aus. Sobald sich die geschätzte Anzeige der Oszillatorverstärkung (z. B. Normalisierungsfaktor) dem tatsächlichen Wert annähert, sollte die Schätzung des Phasenfehlers Φ_ramp exakt sein. Dies sollte in einer kurzen Einschwingzeit resultieren. Da der Fehler vom Rampenprofil unabhängig sein sollte, sollte, sobald die korrekte Oszillatorverstärkung geschätzt ist, die Einschwingzeit für nachfolgende Chirps kurz bleiben, auch wenn sich das Rampenprofil ändert.
8 ist ein schematisches Blockschaltbild eines Abschnitts 800 einer DPLL, die eine Phasenfehlerschaltung 801 aufweist, gemäß einer Ausführungsform. Die veranschaulichte Phasenfehlerschaltung 801 weist eine Oszillatorverstärkungs-Schätzschaltung 802 auf, die ein Ausgangssignal des Proportionalteils des PI-Filters des DLF empfangen kann. Die dargestellte Oszillatorverstärkungs-Schätzschaltung weist einen Proportionalblock 803, einen Integrator 804 und eine Anpassungsschaltung 805 auf. Der Proportionalblock 803 kann das Ausgangssignal des Proportionalteils des PI-Filters mit einer programmierbaren Verstärkungskonstante α_βcal multiplizieren. Das Ausgangssignal vom Proportionalblock 803 kann durch den Integrator 804 integriert werden, um einen Korrekturterm für die Anzeige der Oszillatorverstärkung zu erzeugen. Die Anpassungsschaltung 805 kann diesen Korrekturterm verwenden, um die Schätzung der Oszillatorverstärkung anzupassen. Beispielsweise kann die Anpassungsschaltung den Korrekturterm zur Schätzung der Oszillatorverstärkung addieren. Die Anpassungsschaltung 805 kann eine aktualisierte Schätzung der Oszillatorverstärkung βest bereitstellen. Eine Skalierschaltung 806 der Phasenfehlerschaltung kann das Ausgangssignal der aktualisierten Schätzung der Oszillatorverstärkung βest mit der Rampenabweichung rampdev multiplizieren, um die Schätzung des Phasenfehlers am Eingang des Integrators 417 zu erzeugen. Dies kann das Phasenfehlersignal Φ_{p_est} basierend auf Gleichung 9 bereitstellen.
Auch wenn die Phasenfehlerschaltung 801 mit einem DLF ähnlich dem DLF 401 von 4A dargestellt ist, kann eine Phasenfehlerschaltung gemäß einem der Prinzipien und Vorteile, wie sie unter Bezugnahme auf 8 erörtert werden, zusammen mit einem beliebigen anderen, geeigneten DLF implementiert werden. Beispielsweise kann ein DLF mit Merkmalen des DLF 401, die in 8 nicht dargestellt sind, mit der Phasenfehlerschaltung 801 implementiert werden. Als weiteres Beispiel kann ein DLF gemäß beliebigen geeigneten Prinzipien und Vorteilen aus 5A bis 5C mit der Phasenfehlerschaltung 801 und/oder einer ähnlichen Phasenfehlerschaltung implementiert werden.
Zwar ist die Phasenfehlerschaltung 801 so dargestellt, dass sie das Ausgangssignal von Block 415 in 8 empfängt, jedoch könnte eine Phasenfehlerschaltung alternativ oder zusätzlich ein anderes Signal vom DLF empfangen. Beispielsweise könnte eine Phasenfehlerschaltung ein Ausgangssignal vom Phasendetektor 402 empfangen, eine solche Phasenfehlerschaltung könnte dieses Ausgangssignal entsprechend skalieren und/oder die programmierbare Verstärkungskonstante a_ßcal relativ zu der Schaltung anpassen, die in 8 gezeigt ist. Als weiteres Beispiel könnte eine Phasenfehlerschaltung ein Ausgangssignal von der Skalierschaltung 410 empfangen, eine solche Phasenfehlerschaltung könnte dieses Ausgangssignal entsprechend skalieren und/oder die programmierbare Verstärkungskonstante a_Bcal relativ zu der Schaltung anpassen, die in 8 gezeigt ist.
9 zeigt Simulationsdiagramme des Phasenfehlers und des PI-Filter-Integratoreingangs für eine DPLL mit und ohne Merkmale(n) der hier offenbarten DLFs unter Verwendung einer gemessenen Oszillatorverstärkung kv und einer geregelten Kalibrierung für die Schätzung des Normalisierungsfaktors β der Oszillatorverstärkung. 9 zeigt, dass die Schätzung von Φ_rampl zu Anfang ungenau ist. Sowie sich der geschätzte Normalisierungsfaktor βest der Oszillatorverstärkung einem exakten Wert annähert, nähert sich auch die Schätzung von Φ_rampl einem exakten Wert an, womit sich die Einschwingzeit verbessert.
10 zeigt Simulationsdiagramme der Frequenz und des Frequenzfehlers mit und ohne Verbesserungen des schnellen Einschwingens mittels der gemessenen Oszillatorverstärkung kv und der geregelten Kalibrierung für die Schätzung des Normalisierungsfaktors β der Oszillatorverstärkung. 10 zeigt, dass die Einschwingzeit kurz ist und ähnlich derjenigen ist, die erzielt wird, wenn eine ideale Oszillatorverstärkung verwendet wird wie in 4C dargestellt.
Verfahren, Schaltungen und Systeme zur erheblichen Verkürzung der Einschwingzeit einer Rampe, die von einer PLL erzeugt wird, werden offenbart. In der vorliegenden Patentschrift offenbarte Verbesserungen der Einschwingzeit können auf beliebige geeignete Rampenprofile zur Anwendung kommen, einschließlich Dreiecksrampen, Sägezahnrampen und Rampen mit zwei oder mehr Steigungen. Derartige Verbesserungen können mit Breitbandrampen implementiert werden. Eine kurze Einschwingzeit kann erzielt werden, indem ein Phasenfehler geschätzt wird, um eine Rampe zu erhalten, und der geschätzte Phasenfehler als Versatz in eine PLL eingefügt wird, wodurch die Schleife davon entlastet wird, den Phasenfehler zum Erhalten der Rampe zu gewinnen. Da die Schätzung des Phasenfehlers eine Funktion der Oszillatorverstärkung sein kann, werden Routinen zum exakten Schätzen der Oszillatorverstärkung beschrieben. Derartige Routinen weisen eine einmalige Schleifenkalibrierungsroutine und eine geregelte Hintergrundkalibrierungsschleife auf, um die Oszillatorverstärkung exakt zu schätzen. Simulations- und Messergebnisse der erzeugten Sägezahnrampen werden bereitgestellt, die zeigen, dass die Einschwingzeit in allen Fällen von 10 µs auf weniger als 2 µs verbessert werden kann.
Alle hier erörterten Prinzipien und Vorteile können auch auf andere Systeme, Schaltungen und Verfahren zur Anwendung kommen, nicht nur für die vorstehend beschriebenen Systeme, Schaltungen und Verfahren. Einige Ausführungsformen können eine Teilmenge der hier vorgestellten Merkmale und/oder Vorteile aufweisen. Die Elemente und Operationen der verschiedenen vorstehend beschriebenen Ausführungsformen können kombiniert werden, um weitere Ausführungsformen bereitzustellen. Die hier erörterten Verfahrensschritte können in jeder geeigneten Reihenfolge ausgeführt werden. Außerdem können die hier erörterten Verfahrensschritte nacheinander oder parallel ausgeführt werden wie jeweils angemessen. Zwar werden Schaltungen in spezifischen Anordnungen dargestellt, jedoch sind auch andere, gleichwertige Anordnungen möglich.
Einige der vorstehend beschriebenen Ausführungsformen haben Beispiele im Zusammenhang mit DPLLs bereitgestellt. Beliebige geeignete Prinzipien und Vorteile können jedoch auch auf Ladungspumpen-PLLs angewandt werden wie jeweils angemessen. Allgemeiner können beliebige der hier erörterten Prinzipien und Vorteile im Zusammenhang mit jeglichen anderen Systemen, Einrichtungen oder Verfahren implementiert werden, die von den Lehren der vorliegenden Patentschrift profitieren könnten. Beispielsweise können beliebige der hier erörterten Prinzipien und Vorteile im Zusammenhang mit jeglichen Vorrichtungen implementiert werden, die eine verkürzte Einschwingzeit eines Rampensignals erfordern.
Aspekte der vorliegenden Offenbarung können in verschiedenen elektronischen Vorrichtungen implementiert sein. Beispielsweise können eine oder mehrere DPLLs, die gemäß beliebigen der hier erörterten Prinzipien und Vorteile implementiert sind, in verschiedenen elektronischen Vorrichtungen vorhanden sein. Beispiele elektronischer Vorrichtungen können, ohne jedoch darauf beschränkt zu sein, Radarsysteme, Radardetektoren, Unterhaltungselektronikprodukte, Bestandteile von Unterhaltungselektronikprodukten wie etwa Halbleiterchips und/oder paketierte Module, elektronische Testgeräte, drahtlose Kommunikationsvorrichtungen, medizinische Geräte und/oder medizinische Systeme, industrielle elektronische Systeme, ein Fahrzeugelektroniksystem wie etwa ein Kfz-Elektroniksystem usw. einschließen. Beispiele für elektronische Vorrichtungen können auch Kommunikationsnetzwerke einschließen. Unterhaltungselektronikprodukte können, ohne jedoch darauf beschränkt zu sein, ein Telefon, etwa ein Smartphone, einen Laptop-Computer, einen Tablet-Computer, eine tragbare Computervorrichtung wie etwa eine Smartwatch oder einen Ohrhörer, ein Kraftfahrzeug, einen Camcorder, eine Kamera, eine Digitalkamera, einen tragbaren Speicherchip, eine Waschmaschine, einen Trockner, einen Wasch-Trocken-Automaten, einen Kopierer, ein Faxgerät, einen Scanner, ein multifunktionales Peripheriegerät usw. einschließen. Ferner kann die elektronische Vorrichtung Halbzeuge einschließen.
Sofern der Zusammenhang nicht ausdrücklich etwas anderes verlangt, sind in Beschreibung und Ansprüchen die Begriffe „umfassen“, „umfassend“, „aufweisen“, „aufweisend“, „einschließen“, „einschließend“ und dergleichen im einschließenden Sinne zu verstehen, nicht im ausschließenden oder erschöpfenden Sinne; das heißt, im Sinne von „einschließend, jedoch nicht beschränkt auf“. Die Wörter „gekoppelt“ oder „verbunden“ wie allgemein hier verwendet beziehen sich auf ein oder mehrere Elemente, die entweder direkt verbunden sind oder mittels eines oder mehrerer Zwischenelemente verbunden sind. Somit können, auch wenn die verschiedenen schematischen Darstellungen in den Figuren beispielhafte Anordnungen von Elementen und Komponenten zeigen, in einer tatsächlichen Ausführungsform weitere, dazwischenliegende Elemente, Vorrichtungen, Merkmale oder Komponenten vorhanden sein (wobei vorausgesetzt wird, dass die Funktionalität der dargestellten Schaltungen nicht negativ beeinflusst wird). Darüber hinaus sollen sich die Ausdrücke „hier“, „vorstehend“, „nachstehend“ sowie Ausdrücke ähnlicher Bedeutung, soweit sie in der vorliegenden Anmeldung verwendet werden, auf die vorliegende Anmeldung als Ganzes und nicht auf bestimmte Teile der vorliegenden Anmeldung beziehen. Soweit es der Kontext zulässt, können Ausdrücke in der Singular- oder Pluralform in der ausführlichen Beschreibung bestimmter Ausführungsformen auch die Plural- bzw. Singularform einschließen. Das Wort „oder“ in Bezug auf eine Liste von zwei oder mehr Positionen soll alle nachstehenden Interpretationen dieses Wortes abdecken: eine beliebige der Positionen in der Liste, alle Positionen in der Liste sowie eine beliebige Kombination der Positionen in der Liste. Alle hier angeführten numerischen Werte oder Entfernungen sollen ähnliche Werte innerhalb eines Messfehlers einschließen.
Auch wenn verschiedene Ausführungsformen beschrieben wurden, wurden diese Ausführungsformen lediglich beispielhaft angegeben, und es ist nicht beabsichtigt, hierdurch den Schutzumfang der Offenbarung einzuschränken. Tatsächlich können die hier beschriebenen neuartigen Einrichtungen, Systeme und Verfahren in vielfältigen anderen Formen ausgeführt werden. Weiterhin können verschiedene Weglassungen, Ersetzungen und Änderungen der hier beschriebenen Verfahren und Systeme vorgenommen werden, ohne vom Wesen der Offenbarung abzuweichen. Die beigefügten Patentansprüche und ihre Entsprechungen sollen derartige Formen oder Modifikationen abdecken, die in den Schutzbereich und das Wesen der Offenbarung fallen.
In der vorliegenden Offenbarung zielt ein Aspekt auf eine Verkürzung der Einschwingzeit eines Rampensignals in einer Phasenregelschleife ab. Ein Versatzsignal kann angelegt werden, um ein Eingangssignal anzupassen, das an einen Integrator eines Schleifenfilters der Phasenregelschleife bereitgestellt wird, um eine Verkürzung der Einschwingzeit zu bewirken. Offenbarte Verfahren zum Verkürzen der Einschwingzeit eines Rampensignals können die Einschwingzeit eines Rampensignals unabhängig vom Profil des Rampensignals verbessern.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 15284374 [0070]

Claims

Phasenregelschleife mit Erzeugung schnell einschwingender Rampen, wobei die Phasenregelschleife aufweist: einen Phasendetektor, der einen Ausgang aufweist; und ein Schleifenfilter, das einen Integrator und einen Eingang, der mit dem Ausgang des Phasendetektors gekoppelt ist, aufweist, wobei das Schleifenfilter dazu ausgebildet ist, ein Rampensignal bereitzustellen; wobei die Phasenregelschleife dazu ausgebildet ist, ein Versatzsignal anzulegen, um ein Eingangssignal, das dem Integrator bereitgestellt wird, derart anzupassen, dass eine Verkürzung der Einschwingzeit des Rampensignals bewirkt wird.
Phasenregelschleife nach Anspruch 1, wobei die Phasenregelschleife dazu ausgebildet ist, das Versatzsignal zwischen dem Ausgang des Phasendetektors und einem Eingang des Integrators anzulegen.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen Oszillator, der einen Eingang aufweist, welcher mit einem Ausgang des Schleifenfilters gekoppelt ist; und eine Phasenfehlerschaltung, die dazu ausgebildet ist, den Versatz basierend auf (i) einer Änderung der Steigung des Rampensignals und (ii) einer Anzeige einer Oszillatorverstärkung zu berechnen.
Phasenregelschleife nach Anspruch 3, ferner eine Oszillatorverstärkungs-Schätzschaltung aufweisend, die dazu ausgebildet ist, die Anzeige der Oszillatorverstärkung an die Phasenfehlerschaltung bereitzustellen.
Phasenregelschleife nach Anspruch 4, wobei die Oszillatorverstärkungs-Schätzschaltung eine Korrekturschleife aufweist, die dazu ausgebildet ist, die Anzeige der Oszillatorverstärkung basierend auf einem Ausgangssignal am Ausgang des Phasendetektors zu erzeugen.
Phasenregelschleife nach Anspruch 4 oder 5, wobei die Oszillatorverstärkungs-Schätzschaltung dazu ausgebildet ist, die Anzeige der Oszillatorverstärkung basierend auf Messungen eines Parameters der Phasenregelschleife, der sich in Reaktion auf eine Änderung eines an die Phasenregelschleife angelegten Signals ändert, zu berechnen.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, ferner eine Anpassungsschaltung aufweisend, die einen Eingang, welcher dazu ausgebildet ist, das Versatzsignal zu empfangen, und einen Ausgang, der elektrisch mit dem Integrator gekoppelt ist, aufweist.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, wobei die Phasenregelschleife eine Typ-II-Phasenregelschleife ist.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, ferner aufweisend: einen digital gesteuerten Oszillator, wobei das Rampensignal ein Oszillator-Abstimmwort für den digital gesteuerten Oszillator repräsentiert; und einen Zeit/Digital-Wandler, der in einen Rückkopplungspfad zwischen einem Ausgang des digital gesteuerten Oszillators und einem Eingang des Phasendetektors gekoppelt ist.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, wobei das Rampensignal eine Einschwingzeit von weniger als 1 Mikrosekunde aufweist.
Phasenregelschleife nach einem der vorhergehenden Ansprüche, wobei das Versatzsignal einen Wert aufweist, der bewirkt, dass ein Ausgangssignal des Phasendetektors, das an das digitale Schleifenfilter bereitgestellt wird, bei annähernd null stehenbleibt, während das Schleifenfilter das Rampensignal erzeugt.
Verfahren zum Erzeugen eines Rampensignals mit kurzer Einschwingzeit in einer Phasenregelschleife, wobei das Verfahren aufweist: Anlegen eines Versatzsignals, um ein Eingangssignal anzupassen, das an einen Integrator eines Schleifenfilters der Phasenregelschleife bereitgestellt wird; und Erzeugen eines Rampensignals an einem Ausgang des Schleifenfilters einer Phasenregelschleife, wobei das Anlegen des Versatzsignals eine Verkürzung der Einschwingzeit des Rampensignals bewirkt.
Verfahren nach Anspruch 12, ferner aufweisend: Berechnen einer Anzeige der Verstärkung eines Oszillators der Phasenregelschleife; und Erzeugen des Versatzsignals basierend auf der Anzeige der Oszillatorverstärkung der Phasenregelschleife.
Verfahren nach Anspruch 12 oder 13, ferner aufweisend, ein oszillierendes Signal mit einem digital gesteuerten Oszillator der Phasenregelschleife zu erzeugen, wobei das Rampensignal ein Oszillator-Abstimmwort für den digital gesteuerten Oszillator repräsentiert.
Verfahren nach Anspruch 14, ferner aufweisend, eine Rückkopplung vom digital gesteuerten Oszillator über den Rückkopplungspfad, der einen Zeit/Digital-Wandler aufweist, dem Phasendetektor bereitzustellen.
Verfahren nach Anspruch 14 oder 15, wobei das Rampensignal wenigstens zwei verschiedene Steigungen aufweist.
Phasenregelschleife mit Erzeugung schnell einschwingender Rampen, wobei die Phasenregelschleife aufweist: einen Phasendetektor, der einen Ausgang aufweist; ein Schleifenfilter, das einen Eingang aufweist, der mit dem Ausgang des Phasendetektors gekoppelt ist, wobei das Schleifenfilter dazu ausgebildet ist, ein Rampensignal derart zu erzeugen, dass das Rampensignal eine Einschwingzeit von weniger als 2 Mikrosekunden aufweist, wobei das Rampensignal wenigstens zwei verschiedene Steigungen aufweist; und einen Oszillator, der mit dem Schleifenfilter gekoppelt ist, wobei der Oszillator dazu ausgebildet ist, ein oszillierendes Signal basierend auf dem Rampensignal zu erzeugen.
Phasenregelschleife nach Anspruch 17, wobei das Schleifenfilter einen Integrator aufweist und die Phasenregelschleife dazu ausgebildet ist, ein Versatzsignal anzulegen, um ein Eingangssignal, das dem Integrator bereitgestellt wird, derart anzupassen, dass eine Verkürzung der Einschwingzeit des Rampensignals bewirkt wird.
Phasenregelschleife nach Anspruch 17 oder 18, ferner einen Zeit/DigitalWandler aufweisend, der in einen Rückkopplungspfad zwischen einem Ausgang des Oszillators und einem Eingang des Phasendetektors gekoppelt ist.
Phasenregelschleife nach einem der Ansprüche 17, 18 oder 19, wobei die Phasenregelschleife derart ausgebildet ist, dass ein Ausgangssignal des Phasendetektors, das an das digitale Schleifenfilter bereitgestellt wird, bei annähernd null stehenbleibt, während das Schleifenfilter das Rampensignal erzeugt.