DE102017100148A1 - Detektion und Verringerung einer Nichtlinearität eines Phaseninterpolators - Google Patents

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Abstract

Repräsentative Implementierungen von Einrichtungen und Techniken liefern eine Nichtlinearitätsdetektion und -abschwächung für einen Phaseninterpolator einer gesteuerten Oszillatorschaltung wie etwa eines PLL. Eine Bitstromausgabe eines Phasendetektors der Oszillatorschaltung wird gemäß mehreren Phasenpositionen des Phaseninterpolators segmentiert, wodurch ein Bitstrom für jede der mehreren Phasenpositionen ausgebildet wird. Jeder Bitstrom jeder Phasenposition wird analysiert, und Phasenpositionsfehler können auf der Basis der Inhalte der Bitströme detektiert und abgeschwächt werden.

Description

  • Hintergrund
  • Phasenregelkreiseinrichtungen (PLL – Phase-Locked Loop) sind Steuersysteme, die Signale mit einer festen Beziehung zu der Phase eines Referenzsignals generieren. Typischerweise generiert eine Phasenregelkreiseinrichtung ein Sollsignal als Reaktion sowohl auf die Frequenz als auch die Phase des Referenzsignals sowie eines Steuersignals. Dies beinhaltet oftmals das Erhöhen oder Verringern der Frequenz eines Frequenzgenerators wie etwa eines digital gesteuerten Oszillators (DCO – Digital Controlled Oscillator) oder dergleichen, bis eine wahre oder modifizierte Form (beispielsweise ein Anteil) des Oszillatorausgangssignals sowohl bezüglich Frequenz als auch Phase an das Referenzsignal angepasst ist. Phasenregelkreise finden breite Verwendung in Radio-, Telekommunikations-, Computer- und anderen Elektronikanwendungen.
  • Gesteuerte Oszillatoren können ein Jitter oder Variationen bei der Zeitsteuerung der ansteigenden und/oder abfallenden Flanken des periodischen Signals erfahren. Akkumuliertes Jitter kann bandinternes Phasenrauschen und ähnliche negative Effekte bewirken. Über einen PLL gesteuerte Oszillatoren können ein Jitter erfahren, wenn der PLL in einem Fractional-Modus betrieben wird. Beispielsweise kann der PLL einen fraktionalen Rückkopplungsteiler verwenden, was die Erzeugung von Ausgangsfrequenzen gestattet, die fraktionale Vielfache der Referenzfrequenz sind. Über dem Schwellwert liegendes Jitter oder Phasenrauschen kann zum Beispiel bewirken, dass einige, im fraktionalen Modus arbeitende PLL für Einsätze mit höherer Genauigkeit weniger wünschenswert sind, wie etwa bei drahtlosen Anwendungen. Es ist eine Aufgabe, Möglichkeiten zur Verbesserung eines Phasenpositionsfehlers bei Phaseninterpolation, insbesondere in PLLs, bereitzustellen.
  • Kurzfassung
  • Es werden eine Vorrichtung nach Anspruch 1, eine Oszillatorschaltung nach Anspruch 8 sowie ein Verfahren nach Anspruch 15 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.
  • Kurze Beschreibung der Zeichnungen
  • Die detaillierte Beschreibung wird unter Bezugnahme auf die beiliegenden Figuren dargelegt. In den Figuren identifiziert bzw. identifizieren die am weitesten links stehende Ziffer bzw. die am weitesten links stehenden Ziffern eine Referenzzahl der Figur, in der die Referenzzahl zuerst erscheint. Die Verwendung der gleichen Referenzzahlen in verschiedenen Figuren gibt ähnliche oder identische Gegenstände an.
  • Für diese Erörterung werden die in den Figuren dargestellten Einrichtungen und Systeme so gezeigt, dass sie eine Vielzahl von Komponenten besitzen. Verschiedene Implementierungen von Einrichtungen und/oder Systemen, wie hierin beschrieben, können weniger Komponenten enthalten und innerhalb des Schutzbereichs der Offenbarung bleiben. Alternativ können andere Implementierungen von Einrichtungen und/oder Systemen zusätzliche Komponenten oder verschiedene Kombinationen der beschriebenen Komponenten enthalten und innerhalb des Schutzbereichs der Offenbarung bleiben.
  • 1 ist ein Blockdiagramm einer beispielhaften PLL-Schaltung gemäß einer Implementierung.
  • 2 ist ein Schemadiagramm einer beispielhaften PLL-Schaltungsausführung.
  • 3 ist eine grafische Darstellung des Phasenrauschverhaltens, das sich aus einer Nichtlinearität eines Phaseninterpolators (PI) ergibt, gemäß einem Beispiel.
  • 4 ist ein Signaldiagramm, das einen beispielhaften Betrieb eines PI-basierten Rückkopplungsteilers zeigt, gemäß einer Implementierung.
  • 5 ist ein Schemadiagramm einer PLL-Schaltung mit beispielhaften PI-Nichtlinearitätsdetektions- und -abschwächungsmodulen, gemäß einer Implementierung.
  • 6 ist eine grafische Darstellung des Betriebs eines beispielhaften PI-Nichtlinearitätsdetektionsmoduls, gemäß einer Implementierung.
  • 7 enthält grafische Darstellungen von beispielhaften PI-Nichtlinearitätsdetektionsergebnissen, gemäß einigen Implementierungen.
  • 8 ist ein Flussdiagramm, das einen beispielhaften Prozess zum Detektieren und Abschwächen einer PI-Nichtlinearität darstellt, gemäß einer Implementierung.
  • Ausführliche Beschreibung
  • Überblick
  • Repräsentative Implementierungen von Einrichtungen und Techniken liefern eine Nichtlinearitätsdetektion und -abschwächung (d.h. Linearisierung) für einen Phaseninterpolator (PI) eines Rückkopplungsteilers einer gesteuerten Oszillatorschaltung wie etwa beispielsweise eines PLL mit einem digital gesteuerten Oszillator (DCO – Digitally Controlled Oscillator), eines spannungsgesteuerten Oszillators (VCO – Voltage Controlled Oscillator) oder dergleichen. Das Reduzieren der Nichtlinearität des PI reduziert Jitter und Phasenrauschen der gesteuerten Oszillatorschaltung, wenn die gesteuerte Oszillatorschaltung in einem fraktionalen Modus arbeitet.
  • Bei einer Implementierung enthält der PI mehrere Phasenpositionen, um das Liefern einer fraktionalen Division an die Oszillatorschaltung (z.B. den PLL) zu unterstützen. Bei der Implementierung enthält die Oszillatorschaltung einen digitalen Zweipunkt-Phasendetektor, der auf der Basis eines Vergleichs eines Referenztakts mit einem unterteilten Taktsignal einen 1-Bit-Ausgangsstrom erzeugt. Der 1-Bit-Ausgangsstrom des Phasendetektors wird gemäß den mehreren Phasenpositionen des PI segmentiert, wodurch ein 1-Bit-Strom für jede der mehreren Phasenpositionen ausgebildet wird.
  • Bei einer Implementierung wird jeder 1-Bit-Strom jeder Phasenposition analysiert und Phasenpositionsfehler des PI können auf der Basis der Inhalte der Bitströme detektiert und abgeschwächt werden. Beispielsweise kann der Anteil akkumulierter 1-Bits zu akkumulierten 0-Bits in den Bitströmen verwendet werden, um zu bestimmen, ob ein Phasenpositionsfehler existiert, ob es ein führender oder nacheilender Fehler ist, und kann interpretiert werden, um eine Größe des Phasenpositionsfehlers zu zeigen. Das Abschwächen der Phasenpositionsfehler kann das Verstellen einer PI-Phasenposition von einer Istphasenposition (z.B. der Position im Fehler) zu einer idealen Phasenposition (z.B. der beabsichtigten Position) beinhalten. Bei der Implementierung reduziert das Abschwächen (Verringern) von Phasenpositionsfehlern Jitter und Phasenrauschen des Oszillatorschaltungsausgangssignals.
  • Bei einigen Implementierungen wird die Detektion und Abschwächung von Phasenpositionsfehlern während einer Trainingssequenz oder während eines Hochfahrens des PI und der Oszillatorschaltung durchgeführt. In solchen Fällen kann ein Linearisierungskoeffizient (d.h. Abschwächungskoeffizient) bestimmt und zum Abschwächen der Nichtlinearität des PI während des stabilen Betriebs gespeichert werden. Bei diesen Implementierungen brauchen die Fehlerdetektions-/-abschwächungs(verringerungs)routinen und/oder -komponenten nicht funktionsfähig zu sein, nachdem der Linearisierungskoeffizient bestimmt ist. Alternativ können die Fehlerdetektions-/-abschwächungsroutinen wie gewünscht periodisch durchgeführt werden, um die Oszillatorschaltung abzustimmen.
  • Bei anderen Implementierungen wird die Detektion und Abschwächung von Phasenpositionsfehlern automatisch und kontinuierlich während des stabilen Betriebs des PI und der Oszillatorschaltung durchgeführt. In solchen Fällen bestimmen die Fehlerdetektions-/-abschwächungsroutinen und/oder -komponenten Phasenpositionsfehler des PI dynamisch während des stabilen Betriebs und verstellen fehlerhafte Phasenpositionen spontan.
  • Verschiedene Implementierungen und Anordnungen werden unter Bezugnahme auf elektrische und elektronische Komponenten und Schaltungen erörtert. Wenngleich spezifische Komponenten erwähnt werden, soll dies nicht beschränkend sein und dient der Erleichterung der Erörterung und der Zweckmäßigkeit der Veranschaulichung. Die unter Bezugnahme auf eine PLL-Anordnung und/oder eine digital gesteuerte Oszillatorschaltung (DCO-Schaltung) erörterten Techniken und Einrichtungen lassen sich auf verschiedene Arten oder Designs von PLL-Anordnungen und Oszillatorschaltungen sowie verwandte Schaltungen (z.B. integrierte Schaltungen, analoge Schaltungen, digitale Schaltungen, Mischschaltungen usw.), Gruppen von Komponenten, Strukturen und dergleichen anwenden. Weiterhin brauchen die erörterten und dargestellten Oszillatoren nicht ausschließlich auf PLL angewendet werden und können mit verschiedenen anderen Schaltungen oder Systemen eingesetzt werden, die ein generiertes periodisches oder gesteuertes Taktsignal verwenden.
  • Implementierungen werden unten unter Verwendung einer Vielzahl von Beispielen ausführlicher erörtert. Wenngleich verschiedene Implementierungen und Beispiele hier und unten erörtert werden, sind weitere Implementierungen und Beispiele möglich durch Kombinieren der Merkmale und Elemente von individuellen Implementierungen und Beispielen.
  • Beispiel-PLL
  • 1 ist ein Blockdiagramm einer beispielhaften PLL-Anordnung („PLL“) 100 gemäß einer Implementierung. Der PLL 100 stellt eine beispielhafte Umgebung dar, wodurch die hierin erörterten Techniken und Einrichtungen angewendet werden können. Die hierin bezüglich des PLL 100 beschriebenen Techniken, Komponenten und Einrichtungen sind nicht auf die Darstellung in 1 beschränkt und können auf andere Designs, Arten und Konstruktionen von PLL, Oszillatorschaltungen oder andere ähnliche Strukturen angewendet werden, ohne von dem Schutzbereich der Offenbarung abzuweichen. Zu Zwecken dieser Offenbarung bezieht sich die Verwendung des Ausdrucks „Oszillatorschaltung“ auf eine Steuerschaltung (wie etwa beispielsweise einen PLL), die einen gesteuerten Oszillator enthält. Weiterhin soll die Verwendung des Ausdrucks „PLL“ andere „Oszillatorschaltungen“ beinhalten, sofern nicht etwas anderes angegeben ist. In einigen Fällen können alternative Komponenten verwendet werden, um die hierin beschriebenen Techniken zu implementieren.
  • Bei einer beispielhaften Implementierung, wie in 1 gezeigt, kann der PLL 100 einen Phasendetektor 102, ein Schleifenfilter 104, einen gesteuerten Oszillator (CO – Controlled Oscillator) 106 und einen Rückkopplungsteiler 108 enthalten. Allgemein ausgedrückt kann der CO 106 so ausgelegt sein, dass er ein Ausgangssignal (out_clk) mit einer Frequenz proportional zu einem Wert eines digitalen Steuerworts erzeugt. Das digitale Steuerwort ist das Ergebnis eines Referenztaktsignals (ref_clk) und eines modifizierten Taktsignals (div_clk) auf der Basis des Ausgangs out_clk des CO 106 und wird zum Verstellen oder „Synchronisieren“ der Frequenz des CO 106 auf eine gewünschte Ausgangsfrequenz verwendet. Der Ausgang out_clk des CO 106 ist auch der Ausgang des PLL 100.
  • Bei verschiedenen Implementierungen kann der CO 106 einen von verschiedenen gesteuerten Oszillatoren umfassen, wie etwa einen digital gesteuerten Oszillator (DCO), einen digital gesteuerten Ringoszillator (DCRO), einen spannungsgesteuerten Oszillator (VCO) oder dergleichen.
  • Bei einer Implementierung ist der Rückkopplungsteiler 108 ausgelegt zum Liefern des modifizierten Taktsignals div_clk auf der Basis des Ausgangssignals out_clk von dem CO 106 und eines Teilerwerts. Beispielhaft wird, wie in 1 gezeigt, der Ausgang out_clk des CO 106 durch den Rückkopplungsteiler 108 zurückgekoppelt. Der Rückkopplungsteiler 108 dividiert die Frequenz des Ausgangssignals out_clk durch den Teilerwert, um das modifizierte Taktsignal div_clk zu erzeugen.
  • In dem Beispiel werden das Referenztaktsignal ref_clk und das modifizierte Taktsignal div_clk durch den Phasendetektor 102 empfangen. Bei einer Implementierung erfasst der Phasendetektor 102 eine Phasendifferenz zwischen dem Referenztaktsignal ref_clk und dem modifizierten Taktsignal div_clk und gibt ein Signal aus, das eine Darstellung der detektierten Phasendifferenz ist. Bei einer Implementierung kann der Phasendetektor 102 ausgelegt sein zu detektieren, ob eine Phase des Referenztaktsignals ref_clk einer Phase des modifizierten Taktsignals div_clk vorauseilt oder nacheilt.
  • Das Schleifenfilter 104 ist ausgelegt zum Ausbilden des digitalen Steuerworts auf der Basis der Darstellung der Phasendifferenz von dem Phasendetektor 102. Bei einer Implementierung umfasst das Schleifenfilter 104 ein digitales Schleifenfilter. Das digitale Steuerwort kann die Phasendifferenzinformation von dem Ausgang des Phasendetektors 102 enthalten. Dementsprechend fordert das digitale Steuerwort den CO 106 auf, seine Ausgangsfrequenz zu erhöhen oder seine Ausgangsfrequenz zu senken auf der Basis der durch das digitale Steuerwort angezeigten Phasendifferenz.
  • Falls beispielsweise das Referenztaktsignal ref_clk dem Ausgangstaktsignal out_clk oder dem modifizierten Taktsignal div_clk vorauseilt, kann das digitale Steuerwort den CO 106 auffordern, seine Ausgangsfrequenz zu erhöhen. Falls umgekehrt das Referenztaktsignal ref_clk dem Ausgangstaktsignal out_clk oder dem modifizierten Taktsignal div_clk nacheilt, kann das digitale Steuerwort den CO 106 auffordern, seine Ausgangsfrequenz zu senken. Bei alternativen Implementierungen kann dies auf unterschiedliche Weise für die vorauseilende und nacheilende Bedingung auftreten. Weiterhin kann bei einigen Implementierungen das Schleifenfilter 104 ein Analogfilter umfassen, ausgelegt zum Generieren eines Steuersignals, um den CO 106 aufzufordern, seine Frequenz auf ähnliche Weise zu erhöhen oder zu senken.
  • Bei alternativen Implementierungen liegen Variationen eines PLL 100 ebenfalls innerhalb des Schutzbereichs der Offenbarung. Die Variationen können weniger Elemente als in dem in 1 gezeigten Beispiel dargestellt besitzen oder sie können mehr oder alternative Elemente als jene gezeigten besitzen.
  • 2 ist ein Schemadiagramm einer beispielhaften Ausführung der PLL-Schaltung 100. Der PLL 100 veranschaulicht einen beispielhaften PLL mit einem CO 106 (einem digital gesteuerten Oszillator (DCO) in diesem Beispiel), einem Zweipunkt-Phasendetektor (BBPD – Bang-Bang Phase Detector) 102, einem Digitalfilter 104 und einem Frequenzteiler 108.
  • Bei dem beispielhaften PLL 100 von 2 umfasst der Frequenzteiler 100 einen fraktionalen Frequenzteiler, was es dem CO 106 gestattet, Ausgangssignale zu generieren, die fraktionale Vielfache des Referenztakts ref_clk sind.
  • Das Design des PLL 100 von 2 soll keine Beschränkung darstellen, und ein beispielhafter PLL 100 kann alternative oder zusätzliche Komponenten enthalten, einschließlich einiger in 2 gezeigter. Weiterhin sind die Frequenznotationen und die Bitmengenanzeigen von 2 Beispiele zur Erleichterung der Erörterung. Die erörterten Techniken und Einrichtungen können auf PLL und andere Oszillatorschaltungen angewendet werden, die bei anderen Frequenzen arbeiten und andere Auflösungen und Busstrukturen besitzen.
  • Bei dem in 2 dargestellten Beispiel enthält der digitale PLL 100 einen 1-Bit-Quantisierer (den BBPD 102). Weiterhin enthält der fraktionale Rückkopplungsteiler 108 einen Phaseninterpolator (PI) 202, der als ein Digital-zu-Zeit-Wandler (DTC – Digital-to-Time Converter) arbeitet. Beispielsweise umfassen der PI 202 und der Teiler 204 den fraktionalen Rückkopplungsteiler 108, wodurch ein Ausgang generiert wird, um zu bewirken, dass der Oszillator ein Signal mit einer Frequenz generiert, die ein fraktionales Vielfaches einer Frequenz des Referenzsignals umfasst. Die Verwendung des PI 202 in dem Rückkopplungsteiler 108 gestattet eine präzise fraktionale Division (in der Auflösung des PI 202), was es ermöglicht, dass ein Zweipunkt-basierter digitaler PLL 100 eine fraktionale Operation implementiert.
  • Der PI 202 empfängt phasengesteuerte Signale von dem CO 106 und generiert daraus ein verstellbares Ausgangstaktsignal div_clk. Das verstellbare Ausgangstaktsignal div_clk besitzt einen Phasenoffset (Phasenversatz) bezüglich out_clk, das beispielsweise im Bereich von 0 bis 360° (Grad) fein verstellt werden kann. Bei verschiedenen Implementierungen ist die Anzahl verfügbarer Phasenpositionen des PI 202 auf 2^NPI eingestellt, wobei NPI die Anzahl von Steuerbits in dem PI 202 ist (in dem Beispiel von 2 beispielsweise 7). Bei verschiedenen Beispielen rotiert der PI 202 unter den mehreren Phasenpositionen, wodurch ein vorbestimmter Offset an das empfangene Signal des CO 106 geliefert wird. Das Offsetsignal wird durch den Teiler 204 unterteilt, wodurch das modifizierte Taktsignal div_clk ausgebildet wird.
  • Die beschriebene Architektur des PLL 100 besitzt im Vergleich zu einigen traditionellen Architekturen auf der Basis des Zeit-zu-Digital-Wandlers (TDC) viele Vorteile. Zu den Vorteilen zählen eine viel geringere Komplexität und weniger Siliziumflächenverbrauch sowie eine herausragende Jitterleistung mit einem niedrigeren Leistungsverbrauch. Bei verschiedenen Beispielen besitzt diese Architektur das Potential, im fraktionalen Modus mit der gleichen Jitter- und Phasenrauschleistung, die im ganzzahligen Modus erreicht wird, zu arbeiten.
  • Bei einem Beispiel kann der begrenzende Faktor für ein Jitterleistungsziel die Nichtlinearität des PI 202 sein, die Störungen in das Ausgangsspektrum des PLL 100 einführen kann. Bei verschiedenen Beispielen können die Störungen Beschränkungen bei der Jitterleistung und bei der Nutzung dieser Architektur des PLL 100 in Anwendungen mit höherer Genauigkeit wie etwa innerhalb von drahtlosen Systemen darstellen.
  • Beispielsweise sind beispielhafte Ausgangsspektren im ganzzahligen Modus und in fraktionalen Modi in der Grafik von 3 dargestellt. Die Grafik zeigt beispielhafte gemessene Phasenrauschprofile mit einer beispielhaften Referenzfrequenz von 25 MHz. Es werden drei Fälle gezeigt: ganzzahliger Modus (Ausgangsfrequenz 1 GHz); präzise-fraktionaler Modus (Ausgangsfrequenz 1,004101 GHz) und voll-fraktionaler Modus (Ausgangsfrequenz 1,004016 GHz). Das vergrößerte bandinterne Rauschen des PLL 100 und das Vorliegen von Störungen in den fraktionalen Modi im Vergleich zum Betrieb mit ganzzahligen N sind auf die Nichtlinearität des PI 202 zurückzuführen. Die Rotation von Phasenpositionen des PI 202 ist die Differenz zwischen dem fraktionalen und ganzzahligen Betrieb in dieser Architektur des PLL 100.
  • Der Betrieb des präzise-fraktionalen Frequenzteilers 108 ist in 4 dargestellt. Vier Perioden des Ausgangssignals des PI 202 werden verwendet, um eine Periode des Signals div_clk zu generieren. Während der div_clk-Periode wird die Phaseneinstellung des PI 202 so geändert, dass eine präzise Phasenverschiebung eingeführt wird, quantifiziert in der Zahl NPI von minimalen Phasenverschiebungen (oder LSB des PI 202). Dies führt zu einer div_clk-Periode, die präzise Tin·(Nint + NPI/128) anhält. (Das Beispiel von 4 ist mit Ni = 4, NPI = 1, d.h. Nf = Ni + NPI/128 = 4,0078125 dargestellt). Durch Wiederholen der gleichen Phasenverschiebung bei jeder div_clk-Ausgangsperiode ist die Frequenz von div_clk eine Konstante und das implementierte Teilungsverhältnis ist fraktional: Tdiv/Tin = Nfrac = Nint + NPI/128.
  • Die Nichtlinearität des PI 202 beeinflusst den beschriebenen Betrieb in dem Sinne, dass die bei jeder div_clk-Ausgangsperiode vorgenommene Phasenverschiebung (z.B. Phasenpositionsrotation des PI 202) in Realität keine Konstante ist, sondern durch einen systematischen Fehler beeinflusst wird. Ein derartiger Fehler wiederholt sich periodisch, solange das Rotationsmuster des PI 202 periodisch ist, wodurch Töne auf dem Ausgangsspektrum erzeugt werden (wie in 3 gezeigt).
  • Beispiel-Detektion und -abschwächung der Nichtlinearität des PI
  • 5 ist ein Schemadiagramm einer PLL-Schaltung (oder anderen Oszillatorschaltung) 200. Der PLL 200 ist eine Modifikation des Beispiel-PLL 100, da er auch Beispiel-PI-Nichtlinearitätsdetektions- und -abschwächungsmodule (d.h. 502, 504 und 506) enthält, gemäß verschiedenen Implementierungen. In den Implementierungen wird die Nichtlinearität des PI 202 dadurch behandelt, dass der systematische Fehler, der die Stufenphasenposition jedes PI 202 beeinflusst, detektiert und er abgeschwächt wird. Bei einer Implementierung kann die Nichtlinearität des PI 202 detektiert werden, während der PLL 200 in einem eingeschwungenen Regelkreiszustand arbeitet, und die Nichtlinearität kann während des Betriebs (z.B. im Hintergrund) automatisch korrigiert (beispielsweise reduziert oder beseitigt) werden.
  • Bei einer Implementierung, wie in 5 gezeigt, enthält der PLL 200 eine Segmentierungskomponente 502 zum Segmentieren des 1-Bit-Ausgangsstroms des Phasendetektors 102 gemäß jeder von mehreren Phasenpositionen des PI 202. Bei einem Beispiel bildet die Segmentierungskomponente 502 einen 1-Bit-Strom für jede der mehreren Phasenpositionen des PI 202 aufgrund der Segmentierung. In der Implementierung enthält der PLL 200 auch eine Analysekomponente 504 zum Detektieren eines PI-Phasenpositionsfehlers auf der Basis eines Inhalts des 1-Bit-Stroms der jeweiligen PI-Phasenposition. Beispielsweise analysiert die Analysekomponente 504 den Inhalt jedes der 1-Bit-Ströme jeder der Phasenpositionen des PI 202. In der Implementierung enthält der PLL 200 auch eine PI-Positionsverstellkomponente 506 zum Verstellen der jeweiligen PI-Phasenposition von einer tatsächlichen PI-Phasenposition zu einer verbesserten PI-Phasenposition basierend auf dem detektierten PI-Phasenpositionsfehler. Eine verbesserte PI-Phasenposition stellt eine Sollphasenposition dar oder eine Phasenposition, die sich näher an einer idealen Phasenposition befindet als die tatsächliche PI-Phasenposition.
  • Eine Beispiel-Nichtlinearitäts-Detektion und -abschwächung innerhalb des PLL 200 auf der Basis des Betriebs der Segmentierungskomponente 502, der Analysekomponente 504 und der Verstellkomponente 506 kann unter Bezugnahme auf die 5 und 6 erläutert werden. In einer Implementierung enthält ein PLL 200 einen CO (DCO) 106 zum Ausgeben eines phasengesteuerten Signals (z.B. out_clk), auf der Basis des Empfangs eines Steuersignals (z.B. tune_word), und einen PI 202 zum Empfangen des phasengesteuerten Signals und zum Generieren eines Ausgangstaktsignals (z.B. off_clk) mit einem Phasenoffset unter Bezugnahme auf das phasengesteuerte Signal, gemäß einer von mehreren Phasenpositionen des PI 202. Bei einem Beispiel ist der PI 202 ausgelegt zum Generieren des Ausgangstaktsignals (z.B. off_clk) mit dem Phasenoffset durch Drehen durch mehrere Phasenpositionen des PI 202, wobei eine Phasenpositionsrotation bei jeder Periode eines unterteilten Taktsignals auftritt (z.B. div_clk).
  • Bei der Implementierung enthält der PLL 200 einen Teiler 204 zum Unterteilen einer Frequenz des PI-Ausgangstaktsignals um einen ganzzahligen Faktor, um das unterteilte Taktsignal (z.B. div_clk) auszubilden, und einen Phasendetektor 102 zum Vergleichen des unterteilten Taktsignals mit einem Referenzsignal (z.B. ref_clk) und zum Erzeugen eines 1-Bit-Ausgangsstroms (ebb 1) auf der Basis des Vergleichens, für die Erzeugung des Steuersignals.
  • Bei der Implementierung ist der Ausgang (ebb 1) des Zweipunkt-Phasendetektors 102 ein 1-Bit-Ausgangsstrom. Jedes Bit des Phasendetektor-1-Bit-Ausgangsstroms (ebb 1) ist das Ergebnis eines Vergleichs zwischen der Position einer ansteigenden Flanke des Referenztakts (ref_clk) und einer ansteigenden Flanke des unterteilten Takts (dif_clk). Bei einem Beispiel wird die Position des PI 202 bei jedem unterteilten Taktzyklus um 1 erhöht (alternativ kann die Position des PI 202 mit einer beliebigen vordefinierten Rate fortschreiten). Bei dem Beispiel ist jedes Bit des Phasendetektorausgangsstroms (ebb 1) das Ergebnis eines Vergleichs zwischen der Flanke ref_clk und der Flanke div_clk, wohingegen die Flankenposition div_clk durch eine andere (und nachfolgende) Position des PI 202 bestimmt wird.
  • Bei einer Implementierung segmentiert der Stromsegmentierung 502 den 1-Bit-Ausgangsstrom (ebb 1) des Phasendetektors 102 gemäß jeder der mehreren Phasenpositionen des PI 202, wobei das Segmentieren einen 1-Bit-Strom für jede der mehreren Phasenpositionen des PI 202 ausbildet. Mit anderen Worten wird, wie in 6 gezeigt, ein Satz von 1-Bit-Strömen (z.B. N = w, N = z, N = y, N = x usw.) entsprechend dem Satz mehrerer Phasenpositionen des PI 202 ausgebildet. Jede Phasenposition des PI 202 kann dann einen assoziierten 1-Bit-Strom besitzen (N = n, Ebb).
  • Wie in 6 gezeigt, besitzt jede PI-Phasenposition einen (mit den gestrichelten Linien dargestellten) Idealwert, gleichmäßig um das Einheitsintervall (UI – Unit Interval) verteilt, und einen (mit den durchgezogenen Linien dargestellten) Istwert, der durch einen Fehler beeinflusst werden kann.
  • Falls eine spezifische PI-Phasenposition eine starke Fehlplatzierung aufweist (siehe beispielsweise Position N=z oder N = w in 6), ist das Ergebnis des Vergleichs für diese spezifische PI-Phasenposition (genauer gesagt der auf dieser PI-Phasenposition landende Sprung des PI 202) eine Konstante, d.h. sie ist immer hoch oder immer niedrig (was sich in den konstanten Einsen bzw. Nullen des entsprechenden Bitstroms widerspiegelt). Dem ist so, weil die Länge der spezifischen unterteilten Periode, durch eine ganzzahlige Division erzeugt, plus die durch den Sprung von der vorausgegangenen Position zu der Istposition gegebene PI-Phasenpositionsrotation immer zu groß oder immer zu klein ist. Somit wird der Vergleich mit der präzisen Referenzperiode durchweg immer die gleiche Antwort ergeben.
  • Falls andererseits eine PI-Phasenposition perfekt platziert ist (in einer Idealposition zusammen mit der Position zuvor), dann wird das Ergebnis der spezifischen Phasendetektion durch Rauschen dominiert werden, d.h., es wird als ein Zufallsbitstrom erscheinen (siehe beispielsweise Position N=x in 6). Zwischen den beiden Extremwerten (einer konstanten Ausgabe aufgrund einer deterministischen Fehlplatzierung und einer Zufallsausgabe aufgrund einer perfekten Platzierung) gibt es Fälle, bei denen das Muster durch die deterministische Fehlplatzierung dominiert wird, aber Rauschen kann immer noch gelegentlich das Detektionsergebnis invertieren (siehe beispielsweise Position N = y in 6).
  • Bei einer Implementierung detektiert die Analysekomponente 504 einen PI-Phasenpositionsfehler an einer PI-Phasenposition auf der Basis des Auswertens des Inhalts des ausgebildeten 1-Bit-Stroms der jeweiligen PI-Phasenposition. Bei einem Beispiel detektiert die Analysekomponente 504 den PI-Phasenpositionsfehler durch Vergleichen einer Menge akkumulierter 1-Bits mit einer Menge akkumulierter 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition. In dem Beispiel kann ein Verhältnis der Menge akkumulierter 1-Bits zu der Menge akkumulierter 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition so ausgelegt werden, dass eine Größe des PI-Phasenpositionsfehlers an der jeweiligen PI-Phasenposition angezeigt wird, und zeigt an, ob der Phasenpositionsfehler dem idealen Positionswert vorauseilt oder nacheilt.
  • Beispielsweise kann, wie in 6 gezeigt, ein höherer Anteil von 1-Bits zu 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition ein Indikator eines vorauseilenden PI-Phasenpositionsfehlers sein. Zudem kann ein höherer Anteil von 0-Bits zu 1-Bits innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition ein Indikator eines nacheilenden PI-Phasenpositionsfehlers sein. Weiterhin kann ein gleicher Anteil von 0-Bits zu 1-Bits innerhalb des 1-Bit-Stroms der jeweilige PI-Phasenposition ein Indikator einer idealen PI-Phasenposition sein.
  • Dementsprechend können die Informationen, die aus dem Vergleichen des Anteils von 1-Bits zu 0-Bits innerhalb der Bitströme erhalten werden, zum Abschwächen des Fehlers verwendet werden. Beispielsweise kann die Abweichung von einem Zufallsmuster ein Maß dafür sein, wie stark die Nichtlinearität mit der spezifischen PI-Position assoziiert ist, und kann deshalb spontan korrigiert werden. Indem die Analyse und die Korrektur kontinuierlich für jede PI-Phasenposition iteriert werden, kann das System jede PI-Phasenposition um ihren Idealwert herum einstellen.
  • Was in den spezifischen 1-Bit-Strömen der jeweiligen Phasenpositionen beobachtet wird, kann als die Auswirkung des Ausmaßes des Sprungs des PI 202 zwischen einer Position und der nächsten (z.B. Rotation) und nicht notwendigerweise der Absolutposition des PI 202 ausgelegt werden. Dem ist so, weil der Sprung der Beitrag zu der gesamten unterteilten Periode ist. Andererseits ist das, was korrigiert werden muss, die Absolutposition der Sprünge des PI 202. Für den Fall, dass die Absolutposition von zwei aufeinanderfolgenden Einstellungen des PI 202 gleichermaßen versetzt ist, zeigt der Sprung, der durch Verändern zu einer Einstellung zu der anderen erzeugt wird, keinen Fehler. Dennoch kann in solchen Situationen während des Kalibrierungsprozesses der Startpunkt des spezifischen Sprungs eine Korrektur aufgrund der Fehlerdetektion an den vorausgegangenen Sprüngen erfahren.
  • Zum Vereinfachen des Korrekturansatzes kann angenommen werden, dass der Startpunkt bereits ideal platziert ist und der durch das 1-Bit gemessene Fehler auf den landenden PI-Schritt zurückzuführen ist. Ein Algorithmus für eine Phasenpositionskorrektur kann beispielsweise auf der Basis dieser Annahme ausgebildet werden, da die startende Phase des PI 202 (Phase Null) als ideal platziert angesehen wird (sie ist die Referenzphase, die keine Korrektur benötigt), und die Korrektur aller anderen Phasen wird in einer Sequenz implementiert, was sich entlang des UI mehrmals wiederholt und die startenden Schritte des PI 202 präziser macht als die landenden Schritte des PI 202.
  • Nachdem die PI-Nichtlinearität detektiert und gemessen ist, können gemäß den oben beschriebenen Techniken und Komponenten PI-Linearisierungstechniken angewendet werden. Beispielsweise kann eine Implementierung die PI-Positionsverstellkomponente 506 die jeweilige PI-Phasenposition auf der Basis des detektierten PI-Phasenpositionsfehlers von einer tatsächlichen PI-Phasenposition zu einer idealen PI-Phasenposition verstellen.
  • Bei verschiedenen Implementierungen können die Techniken und Komponenten für eine automatische Linearisierung PI 200 im Hintergrund während des stabilen Betriebs des PLL 200 betrieben werden. Alternativ kann die Linearisierung des PI 200 während einer Trainingsperiode bei dem Hochfahren des PLL 200 durchgeführt werden, wobei der PI 202 linearisiert wird und der Linearisierungskoeffizient so gespeichert wird, dass die Linearisierungsmaschine (z.B. eines oder mehrere der PI-Nichtlinearitätsdetektions- und -abschwächungsmodule 502, 504 und 506) abgeschaltet werden kann. In jedem Fall oder in anderen Szenarien wird die Nichtlinearität des PI 202 auf dem Chip während des Betriebs oder während einer eigenen Trainingsperiode gemessen.
  • Beispiel-Detektionstechniken
  • Bei einer Implementierung kann eine zeitliche Integration des 1-Bit-Stroms verwendet werden, um eine Abweichung eines 1-Bit-Musters von einem zufälligen zu detektieren (eines mit einer Phasenposition des PI 202 assoziierten 1-Bit-Stroms). 7 enthält beispielsweise grafische Darstellungen von Beispiel-PI-Nichtlinearitätsdetektionsergebnissen in einer Testumgebung unter Verwendung von Integration gemäß einiger Implementierungen.
  • Die grafischen Darstellungen von 7 bei (A) und (B) zeigen die repräsentativen Ergebnisse von zwei Beispielen. In den Beispielen von 7 zeigen die oberen Kurven bei (A) und (B) die Nichtlinearität des PI 202, wie durch Kumulieren von 30 aufeinanderfolgenden Zweipunkt-Ausgangsbits separat für jede Einstellung des PI 202 detektiert. Der akkumulierte Wert ist eine ganze Zahl 1 für einen hohen Wert und eine ganze Zahl -1 für einen niedrigen Wert. Auf den unteren Kurven bei (A) und (B) wird die dynamische Nichtlinearität (DNL) des PI 202, wie auf das Modell eingeführt und entlang der PI-Schritte, dargestellt. Die Kurven bei (A) stellen einen PLL 200 mit einer langsameren PLL-Schleife dar, und die Kurven bei (B) stellen einen PLL 200 mit einer schnelleren PLL-Schleife dar.
  • In den Beispielen von 7 erfolgt die Beobachtung der Nichtlinearität des PI 202 während sich der PLL 200 in einer geschlossenen Schleife befindet und durch Fortschreiten des PI 202 jeweils mit einem Schritt. Dies bedeutet, dass die Dynamik des PLL 200 eine Rolle bei der Effektivität der Beobachtung der Nichtlinearität bildet. Die Nichtlinearität des PI 202 führt eine Periodenmodulation ein, wie in den grafischen Darstellungen gezeigt. Falls die Schleife des PLL 200 von sehr hoher Bandbreite ist, wie in der bei (B) eingestellten grafischen Darstellung, ist die Schleife in der Lage, diese Modulation effizienter zu verfolgen, als wenn die Schleife eine niedrige Bandbreite besitzt, wie in der bei (A) eingestellten grafischen Darstellung.
  • Dies bedeutet, dass die Nichtlinearität durch die schnelle Schleife „verborgen“ werden kann, und der segmentierte Strom des Phasendetektors 102 wird sich einem zufälligeren Muster für größere Nichtlinearitäten annähern, als er es mit einer langsamen Schleife tun würde. Es kann deshalb vorteilhaft sein, die digitalen Schleifenparameter so zu programmieren, dass sie während einer Trainingssequenz eine langsame Schleife besitzen, dass sie bei der Transferfunktion zwischen physischer Nichtlinearität und Mittelwert des segmentierten Bitstroms einen größeren Verstärkungsfaktor besitzen. Der Effekt ist in 7 bei (A) und (B) gezeigt, wo das gleiche Verhaltensmodell des PLL 200 verwendet wird, aber die Bandbreite des PLL 200 ist programmiert, bei (B) schneller zu sein als bei (A). Die akkumulierten Werte mit schnellerer Bandbreite bei (B) zeigen die Nichtlinearität nicht so klar wie beim Fall mit niedriger Bandbreite bei (A).
  • Bei alternativen Implementierungen kann der PLL 200 (oder eine Oszillatorschaltung) weniger, zusätzliche oder alternative Komponenten enthalten und innerhalb des Schutzbereichs der Offenbarung bleiben. Zudem sind die hierin bezüglich der Implementierungen beschriebenen Techniken, Komponenten und Einrichtungen nicht auf die Darstellungen in 1–7 beschränkt und können auf andere Oszillatorschaltungen oder PLL angewendet werden, einschließlich verschiedener Einrichtungen und Designs, ohne von dem Schutzbereich der Offenbarung abzuweichen. In einigen Fällen können zusätzliche oder alternative Komponenten verwendet werden, um die hierin beschriebenen Techniken zu implementieren. Weiterhin können die Komponenten in verschiedenen Kombinationen angeordnet und/oder kombiniert werden. Es versteht sich, dass ein PLL 200 (oder eine Oszillatorschaltung) als eine unabhängige Einrichtung oder als Teil eines anderen Systems (z.B. mit anderen Komponenten, Systemen usw. integriert) implementiert werden kann.
  • Repräsentativer Prozess
  • 8 ist ein Flussdiagramm, das einen Beispielprozess 800 darstellt, um die Nichtlinearität eines Phaseninterpolators (PI) (wie etwa beispielsweise des PI 202) einer Oszillatorschaltung (wie etwa beispielsweise des PLL 100 oder 200) zu reduzieren und dadurch das Jitter und das Phasenrauschen der Oszillatorschaltung zu reduzieren. Bei einer Implementierung ist der PI Teil eines fraktionalen Rückkopplungsteilers (wie etwa beispielsweise des Rückkopplungsteilers 108), der es der Oszillatorschaltung gestattet, Signale mit Frequenzen zu generieren, die fraktionale Vielfache der Referenzfrequenz sind. Der Prozess 800 wird unter Bezugnahme auf die 1–7 beschrieben.
  • Die Reihenfolge, in der der Prozess beschrieben wird, soll nicht als eine Beschränkung ausgelegt werden, und eine beliebige Anzahl der beschriebenen Prozessblöcke kann in einer beliebigen Reihenfolge kombiniert werden, um den Prozess oder alternative Prozesse zu implementieren. Außerdem können individuelle Blöcke aus dem Prozess entfernt werden, ohne von dem Gedanken und Schutzbereich des hierin beschriebenen Gegenstands abzuweichen. Zudem kann der Prozess in beliebigen geeigneten Materialien oder Kombinationen davon implementiert werden, ohne von dem Schutzbereich des hierin beschriebenen Gegenstands abzuweichen.
  • Bei Block 802 beinhaltet der Prozess das Segmentieren eines 1-Bit-Ausgangsstroms eines Phasendetektors (wie etwa beispielsweise des Phasendetektors 102) gemäß jeder von mehreren Phasenpositionen des Phaseninterpolators (PI). Bei Block 804 beinhaltet der Prozess das Ausbilden eines 1-Bit-Stroms für jede der mehreren Phasenpositionen des PI auf der Basis der Segmentierung.
  • Bei Block 806 beinhaltet der Prozess das Analysieren eines Inhalts des 1-Bit-Stroms jeder der mehreren Phasenpositionen des PI. In einer Implementierung beinhaltet der Prozess das Akkumulieren von verschiedenen, in dem 1-Bit-Strom jeder der mehreren Phasenpositionen des PI detektierten Bitwerten.
  • Bei Block 808 beinhaltet der Prozess das Detektieren eines PI-Phasenpositionsfehlers auf der Basis des Inhalts eines 1-Bit-Stroms einer jeweiligen PI-Phasenposition. Bei einem Beispiel beinhaltet der Prozess das Detektieren des PI-Phasenpositionsfehlers auf der Basis eines Anteils akkumulierter erster Bitwerte zu akkumulierten zweiten Bitwerten innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition. Bei einem weiteren Beispiel beinhaltet der Prozess das Bestimmen einer Größe des PI-Phasenpositionsfehlers auf der Basis des Anteils erster Bitwerte (Einsen als Beispiel) zu zweiten Bitwerten (Nullen als Beispiel) innerhalb des 1-Bit-Stroms der jeweiligen PI-Phasenposition.
  • Bei einer Implementierung beinhaltet der Prozess das Detektieren eines PI-Phasenpositionsfehlers bei einer PI-Phasenposition auf der Basis des Bestimmens einer Zufälligkeit des Inhalts des 1-Bit-Stroms der jeweiligen PI-Phasenposition, wobei eine größere Abweichung von einem Zufallsmuster eine Anzeige einer größeren Größe des PI-Phasenpositionsfehlers ist. Bei einem Beispiel beinhaltet der Prozess das Detektieren eines PI-Phasenpositionsfehlers an einer PI-Phasenposition auf der Basis des zeitlichen Integrierens des Inhalts des 1-Bit-Stroms der jeweiligen PI-Phasenposition.
  • Bei einer Implementierung basiert eine aktuelle PI-Phasenposition auf einer Rotation unter den mehreren Phasenpositionen des PI, wobei die Rotation einen Sprung von einer Phasenposition zu einer benachbarten Phasenposition bei jedem Zyklus eines unterteilten Oszillatorausgangstakts umfasst, wobei jede der mehreren Phasenpositionen einen Phasenoffset unter Bezugnahme auf den Oszillatorausgangstakt besitzt. Bei der Implementierung beinhaltet der Prozess das Annehmen, dass ein Startpunkt eines Rotationssprungs ideal platziert ist, und das Messen eines Phasenpositionsfehlers auf der Basis eines Landepunkts des Rotationssprungs.
  • Bei einer Implementierung beinhaltet der Prozess das Verstellen der jeweiligen PI-Phasenposition von einer tatsächlichen PI-Phasenposition zu einer verbesserten PI-Phasenposition (d.h. näher am Idealwert) auf der Basis des detektierten PI-Phasenpositionsfehlers.
  • Bei einem Beispiel beinhaltet der Prozess das Bestimmen einer Nichtlinearität des PI auf der Basis des Analysierens des Inhalts des 1-Bit-Stroms jeder der mehreren Phasenpositionen des PI und Abschwächen der Nichtlinearität des PI auf der Basis des Verstellens der jeweiligen PI-Phasenpositionen mit Phasenfehlern. Bei einem Beispiel beinhaltet der Prozess das automatische und kontinuierliche Verstellen einer PI-Phasenposition während eines stabilen Betriebs des PI innerhalb einer Oszillatorschaltung.
  • Bei einem weiteren Beispiel beinhaltet der Prozess das Bestimmen eines Linearisierungskoeffizienten zum Abschwächen der Nichtlinearität des PI während einer Traininigssequenz oder während eines Hochfahrens des PI, Speichern des Linearisierungskoeffizienten und Verwenden des gespeicherten Linearisierungskoeffizienten zum Abschwächen der Nichtlinearität des PI während eines stabilen Betriebs des PI, ohne weiteres Fehlerdetektieren.
  • Bei alternativen Implementierungen können andere Techniken in dem Prozess 800 in verschiedenen Kombinationen enthalten sein und innerhalb des Schutzbereichs der Offenbarung bleiben.
  • Schlussfolgerung
  • Wenngleich die Implementierungen der Offenbarung in einer für strukturelle Merkmale und/oder methodische Handlungen spezifischen Sprache beschrieben worden sind, versteht sich, dass die Implementierungen nicht notwendigerweise auf die beschriebenen spezifischen Merkmale oder Handlungen beschränkt sind. Vielmehr werden die spezifischen Merkmale und Handlungen als repräsentative Formen des Implementierens von Beispiel-Einrichtungen und -Techniken offenbart.

Claims (25)

  1. Vorrichtung, umfassend: eine Segmentierungskomponente zum Segmentieren eines 1-Bit-Ausgangsstroms eines Phasendetektors gemäß jeder von mehreren Phasenpositionen eines Phaseninterpolators, wobei die Segmentierungskomponente einen 1-Bit-Strom für jede der mehreren Phasenpositionen des Phaseninterpolators ausbildet; und eine Analysekomponente zum Detektieren eines Phaseninterpolator-Phasenpositionsfehlers auf der Basis eines Inhalts des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition.
  2. Vorrichtung nach Anspruch 1, weiterhin umfassend eine Phaseninterpolator-Positionsverstellkomponente zum Verstellen der jeweiligen Phaseninterpolator-Phasenposition von einer momentanen Phaseninterpolator-Phasenposition zu einer verbesserten Phaseninterpolator-Phasenposition auf der Basis des detektierten Phaseninterpolator-Phasenpositionsfehlers.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei die Analysekomponente eingerichtet ist, den Phaseninterpolator-Phasenpositionsfehler auf der Basis eines Anteils akkumulierter erster Bitwerte zu akkumulierten zweiten Bitwerten innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition zu detektieren.
  4. Vorrichtung nach Anspruch 3, wobei ein Wert des Anteils akkumulierter erster Bitwerte zu akkumulierten zweiten Bitwerten innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition eine Größe des Phaseninterpolator-Phasenpositionsfehlers anzeigt.
  5. Vorrichtung nach Anspruch 3 oder 4, wobei ein höherer Anteil von 1-Bits zu 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition ein Indikator eines voreilenden Phaseninterpolator-Phasenpositionsfehlers ist.
  6. Vorrichtung nach einem der Ansprüche 3–5, wobei ein höherer Anteil von 0-Bits zu 1-Bits innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition ein Indikator eines nacheilenden Phaseninterpolator-Phasenpositionsfehlers ist.
  7. Vorrichtung nach einem der Ansprüche 3–6, wobei ein gleicher Anteil von 0-Bits zu 1-Bits innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition ein Indikator einer idealen Phaseninterpolator-Phasenposition ist.
  8. Oszillatorschaltung, umfassend: einen gesteuerten Oszillator zum Ausgeben eines phasenbehafteten Signals auf der Basis des Empfangens eines Steuersignals; einen Phaseninterpolator zum Empfangen des phasenbehafteten Signals und zum Erzeugen eines Ausgangstaktsignals mit einem Phasenversatz bezüglich des phasenbehafteten Signals, gemäß einer von mehreren Phasenpositionen des Phaseninterpolators; einen Teiler zum Teilen einer Frequenz des Ausgangstaktsignals durch einen ganzzahligen Faktor, um ein frequenzgeteiltes Taktsignal auszubilden; einen Phasendetektor zum Vergleichen des frequenzgeteilten Taktsignals mit einem Referenzsignal und zum Erzeugen eines 1-Bit-Ausgangsstroms auf der Basis des Vergleichens, für die Erzeugung des Steuersignals; eine Segmentierungskomponente zum Segmentieren des 1-Bit-Ausgangsstroms des Phasendetektors gemäß jeder der mehreren Phasenpositionen des Phaseninterpolators, wobei die Segmentierungskomponente einen 1-Bit-Strom für jede der mehreren Phasenpositionen des Phaseninterpolators bildet; und eine Analysekomponente zum Detektieren eines Phaseninterpolator-Phasenpositionsfehlers an einer Phaseninterpolator-Phasenposition, auf der Basis eines Inhalts des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition.
  9. Oszillatorschaltung nach Anspruch 8, weiterhin umfassend eine Phaseninterpolator-Positionsverstellkomponente zum Verstellen der jeweiligen Phaseninterpolator-Phasenposition von einer momentanen Phaseninterpolator-Phasenposition zu einer verbesserten Phaseninterpolator-Phasenposition, auf der Basis des detektierten Phaseninterpolator-Phasenpositionsfehlers.
  10. Oszillatorschaltung nach Anspruch 8 oder 9, wobei der Phaseninterpolator eingerichtet ist zum Erzeugen des Ausgangstaktsignals mit dem Phasenversatz durch Drehen durch mehrere Phasenpositionen des Phaseninterpolators, wobei eine Phasenpositionsrotation bei jeder Periode des frequenzgeteilten Taktsignals auftritt.
  11. Oszillatorschaltung nach einem der Ansprüche 8–10, wobei der Phaseninterpolator und der Teiler einen fraktionalen Rückkopplungsteiler zum Erzeugen einer Ausgabe, um zu bewirken, dass der Oszillator ein Signal mit einer Frequenz erzeugt, die ein fraktionales Vielfaches einer Frequenz des Referenzsignals ist, umfasst.
  12. Oszillatorschaltung nach einem der Ansprüche 8–11, wobei die Analysekomponente eingerichtet ist, den Phaseninterpolator-Phasenpositionsfehler durch Vergleichen einer Menge von 1-Bits mit einer Menge von 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition zu detektieren.
  13. Oszillatorschaltung nach Anspruch 12, wobei ein Verhältnis der Menge von 1-Bits zu der Menge von 0-Bits innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition eine Größe des Phaseninterpolator-Phasenpositionsfehlers bei der jeweiligen Phaseninterpolator-Phasenposition anzeigt.
  14. Oszillatorschaltung nach einem der Ansprüche 8–13, wobei jedes Bit des Phasendetektor-1-Bit-Ausgangsstroms ein Ergebnis eines Vergleichs zwischen einer Taktflanke des Referenzsignals und einer Taktflanke des unterteilten Taktsignals ist.
  15. Verfahren, umfassend: Segmentieren eines 1-Bit-Ausgangsstroms eines Phasendetektors gemäß jeder von mehreren Phasenpositionen eines Phaseninterpolators; Ausbilden eines 1-Bit-Stroms für jede der mehreren Phasenpositionen des Phaseninterpolators auf der Basis des Segmentierens; Analysieren eines Inhalts des 1-Bit-Stroms jeder der mehreren Phasenpositionen des Phaseninterpolators; und Detektieren eines Phaseninterpolator-Phasenpositionsfehlers auf der Basis des Inhalts eines 1-Bit-Stroms einer jeweiligen Phaseninterpolator-Phasenposition.
  16. Verfahren nach Anspruch 15, weiterhin umfassend ein Verstellen der jeweiligen Phaseninterpolator-Phasenposition von einer momentanen Phaseninterpolator-Phasenposition zu einer verbesserten Phaseninterpolator-Phasenposition auf der Basis des detektierten Phaseninterpolator-Phasenpositionsfehlers.
  17. Verfahren nach Anspruch 16, weiterhin umfassend ein Bestimmen einer Nichtlinearität des Phaseninterpolators auf der Basis des Analysierens des Inhalts des 1-Bit-Stroms jeder der mehreren Phasenpositionen des Phaseninterpolators und ein Verringern der Nichtlinearität des Phaseninterpolators auf der Basis des Verstellens der jeweiligen Phaseninterpolator-Phasenpositionen mit Phasenfehlern.
  18. Verfahren nach Anspruch 17, weiterhin umfassend ein automatisches und kontinuierliches Verstellen einer Phaseninterpolator-Phasenposition während eines stabilen Betriebs des Phaseninterpolators innerhalb einer Oszillatorschaltung.
  19. Verfahren nach Anspruch 17, weiterhin umfassend ein Bestimmen eines Linearisierungskoeffizienten zum Verringern der Nichtlinearität des Phaseninterpolators während einer Trainingssequenz oder während des Hochfahrens des Phaseninterpolators, Speichern des Linearisierungskoeffizienten und Verwenden des gespeicherten Linearisierungskoeffizienten zum Verringern der Nichtlinearität des Phaseninterpolators während des stabilen Betriebs des Phaseninterpolators ohne weiteres Fehlerdetektieren.
  20. Verfahren nach einem der Ansprüche 15–19, weiterhin umfassend das Detektieren des Phaseninterpolator-Phasenpositionsfehlers auf der Basis eines Anteils erster Bitwerte zu zweiten Bitwerten innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition.
  21. Verfahren nach Anspruch 20, weiterhin umfassend ein Bestimmen einer Größe des Phaseninterpolator-Phasenpositionsfehlers auf der Basis des Anteils erster Bitwerte zu zweiten Bitwerten innerhalb des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition.
  22. Verfahren nach einem der Ansprüche 15–19, weiterhin umfassend ein Detektieren eines Phaseninterpolator-Phasenpositionsfehlers an einer Phaseninterpolator-Phasenposition auf der Basis des Bestimmens einer Zufälligkeit des Inhalts des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition, wobei eine größere Abweichung von einem Zufallsmuster eine Anzeige einer größeren Größe des Phaseninterpolator-Phasenpositionsfehlers ist.
  23. Verfahren nach einem der Ansprüche 15–19, weiterhin umfassend ein Detektieren eines Phaseninterpolator-Phasenpositionsfehlers an einer Phaseninterpolator-Phasenposition auf der Basis des zeitlichen Integrierens des Inhalts des 1-Bit-Stroms der jeweiligen Phaseninterpolator-Phasenposition.
  24. Verfahren nach einem der Ansprüche 15–23, wobei eine momentane Phaseninterpolator-Phasenposition auf einer Rotation unter den mehreren Phasenpositionen des Phaseninterpolators basiert, wobei die Rotation einen Sprung von einer Phasenposition zu einer benachbarten Phasenposition bei jedem Zyklus eines unterteilten Oszillatorausgangstakts ist, wobei jede der mehreren Phasenpositionen einen Phasenversatz bezüglich des Oszillatorausgangstakts besitzt.
  25. Verfahren nach Anspruch 24, weiterhin umfassend ein Annehmen, dass ein Startpunkt eines Rotationssprungs ideal platziert ist, und Messen eines Phasenpositionsfehlers auf der Basis eines Landepunkts des Rotationssprungs.
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