DE102010042159A1

DE102010042159A1 - Phasenverriegelung in volldigitalen Phasenregelschleifen

Info

Publication number: DE102010042159A1
Application number: DE102010042159A
Authority: DE
Inventors: Stefan Mendel
Original assignee: Infineon Technologies AG
Current assignee: Intel Deutschland GmbH
Priority date: 2009-10-07
Filing date: 2010-10-07
Publication date: 2011-05-05
Also published as: US20130162355A1; US8384488B2; US20110081863A1; US9214947B2

Abstract

Diese Offenbarung bezieht sich auf eine volldigitale Phasenregelschleife (ADPLL). Die ADPLL bestimmt einen Fehler, der durch einen digital gesteuerten Oszillator (DCO) erzeugt wird, der unter Verwendung eines Abstimmungsworts betrieben wird, speichert Informationen bezüglich des Fehlers und kompensiert den Fehler basierend auf den gespeicherten Informationen.

Description

Phasenregelschleifen (PLLs; PLL = phase locked loop) sind Steuersysteme, die Signale erzeugen, die eine feste Beziehung zu der Phase eines Referenzsignals aufweisen. Üblicherweise spricht eine Phasenregelschleifenschaltung auf sowohl die Frequenz als auch die Phase von Eingangssignalen an und erhöht oder senkt die Frequenz eines gesteuerten Oszillators, bis ein Oszillatorsignal sowohl frequenz- als auch phasenmäßig mit einem Referenzsignal übereinstimmt. Phasenregelschleifen werden verbreitet in Funk-, Telekommunikations-, Computer- und anderen elektronischen Anwendungen eingesetzt.
Die Verwendung von „volldigitalen Phasenregelschleifen” oder ADPLLs (ADPLL = alldigital phase locked loop) wird beliebt. Eine ADPLL kann die Vorteile digitaler Schaltungen, wie z. B. geringeren Leistungsverbrauch, Flexibilität, bessere Rauschimmunität, Fähigkeit einer Digitalsignalverarbeitung usw., beinhalten. Eine typische ADPLL kann einen Phasendetektor, ein Schleifenfilter und einen digital gesteuerten Oszillator (DCO; DCO = digitally controlled oscillator) umfassen.
Der DCO erzeugt ein Signal mit variabler Frequenz. Allgemein ist die Eingabe in den DCO ein Digitalabstimmwort, das die variable Ausgangsfrequenz steuert. Eine Frequenzverriegelung (Frequenzrastung bzw. Frequenz-Lock) wird durch die Verwendung eines korrekten Digitalabstimmworts erzielt. Die Phasen des Referenzsignals und des variablen DCO-Ausgangssignals unterscheiden sich jedoch und müssen mühsam angepasst werden, um eine Phasenverriegelung (Phasenrastung bzw. Phasen-Lock) zu erzielen. Dieser langwierige Prozess steht im Widerspruch zu dem strikten Betriebsstandard beim Frequenz-Springen (Hopping) im MB-OFDM-UWB (MB-OFDM-UWB = multi band orthogonal frequency division multiplexing ultra wide band = Mehrband-Orthogonal-Frequenzmultiplex-Ultra-Breitband).
Im MB-OFDM-UWB muss die PLL in der Lage sein, ein breites Spektrum an Frequenzen zu erzeugen. 1 z. B. stellt fünf Bandgruppen dar. Innerhalb einer einzelnen Bandgruppe 102 springt der Träger zwischen drei Frequenzbändern (104, 106 und 108). Diese drei Frequenzbänder (104, 106 und 108) können z. B. um 528 MHz oder 1.056 MHz getrennt sein.
2 stellt eine Zeit-Frequenz-Zuteilung für Frequenzbänder (104, 106 und 108) dar. Wie dargestellt ist, stellt die Y-Achse die Frequenz (MHz) dar und die X-Achse stellt die Zeit dar. Ein Symbol 202 entspricht einem Frequenzband 104 und mit fortschreitender Zeit verändert sich die Frequenz zwischen jedem Frequenzband in einer Bandgruppe. Wie beispielsweise dargestellt ist, springt das Frequenzband 104 (Symbol 202) zu einem Frequenzband 106 (Symbol 204), das zu einem Frequenzband 108 (Symbol 206) springt, das zurück zu dem Frequenzband 104 (Symbol 208) springt, usw. Jedes Symbol (202, 204, 206 und 208) beträgt etwa 312,5 Nanosekunden (ns), wobei die Bänder beispielsweise innerhalb einer Sprungdauer 210 von 9,5 ns verändert werden. Deshalb muss, wie in 2 zu sehen ist, ein Breitband-Frequenzsynthetisierer in der Lage sein, große Frequenzsprünge innerhalb eines extrem kurzen Zeitraums (z. B. 9,5 ns) zu erzielen. Ferner ist auch die Zeit 212 zwischen einem erneuten Auftreten eines bestimmten Frequenzbandes (z. B. 104) ziemlich kurz.
Ein herkömmlicher Ansatz verwendet drei PLLs, nämlich eine PLL für jedes Band innerhalb einer Frequenzbandgruppe (d. h. 1 104, 106 und 108). Dies jedoch erfordert einen erhöhten Raum- und Leistungsverbrauch für das sendende oder empfangende Bauelement. Ein weiterer herkömmlicher Ansatz verwendet eine einzelne PLL in Kombination mit Mischern zur Erzeugung einer Frequenzbandgruppe. Mischer jedoch führen schwerwiegende Spore ein, die die Qualität des Frequenzsignals beeinträchtigen. Deshalb hätte eine Lösung mit nur einer schnell springenden PLL (vorzugsweise einer ADPLL) entsprechende Vorteile. Damit eine ADPLL große Frequenzsprünge innerhalb eines extrem kurzen Zeitraums (z. B. 9,5 ns) erzielen kann, muss jedoch die ADPLL in der Lage sein, eine unmittelbare Phasenverriegelung zu erzielen.
Ein weiterer herkömmlicher Ansatz betreibt eine ADPLL in einem offenen (Open-Loop-)Betriebsmodus. Der offene Betriebsmodus wird schließlich geschlossen, um ein Digitalabstimmwort für eine bestimmte Frequenz zu kalibrieren. Während einer Übertragung wird das Digitalabstimmwort fortwährend für ein bestimmtes Frequenzband geladen und der DCO wird in dem offenen Betriebsmodus ohne Rückkopplung gesteuert. So wird für das bestimmte Frequenzband in dem offenen Betriebsmodus das gleiche Digitalabstimmwort immer und immer ohne Rückkopplung wieder verwendet. Ferner ist der DCO einer Temperaturänderung und einem Spannungsdriften unterworfen, wodurch ein Fehler in dem Ausgangsfrequenzsignal eingeführt wird. Dieser herkömmliche Ansatz ist nicht in der Lage, diesen Fehler zu kompensieren, da er fortwährend in einem offenen Betriebsmodus arbeitet. Zum Korrigieren dieses dem DCO zugeordneten Fehlers erfordert dieser Ansatz ein Warten auf Übertragungspausen zur Durchführung einer Kalibrierung. Ferner kann die Qualität synthetisierter Frequenzen bei diesem Ansatz durch den offenen Betriebsmodus nicht garantiert werden.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine volldigitale Phasenregelschleifenschaltung, ein System, eine volldigitale Phasenregelschleife oder ein Verfahren zum Erzielen einer Phasenverriegelung mit verbesserten Charakteristika zu schaffen.
Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1, ein System gemäß Anspruch 9, eine Phasenregelschleife gemäß Anspruch 10 oder ein Verfahren gemäß Anspruch 15 gelöst.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beiliegenden Figuren näher erläutert. In den Figuren kennzeichnet/en die Ziffer(n) ganz links eines Bezugszeichens die Figur, in der das Bezugszeichen erstmals erscheint. Die gleichen Zahlen werden in allen Zeichnungen verwendet, um sich auf gleiche Merkmale und Komponenten zu beziehen. Es zeigen:
1 fünf MB-OFDM-UWB-Frequenzbandgruppen;
2 eine typische Zeit-Frequenz-Zuteilung für eine Bandgruppe;
3 eine exemplarische Umgebung, in der Techniken gemäß der vorliegenden Offenbarung implementiert sein können;
4 ein vereinfachtes schematisches Diagramm einer Implementierung einer ADPLL gemäß dieser Offenbarung;
5 ein weiteres vereinfachtes schematisches Diagramm einer Implementierung einer ADPLL gemäß dieser Offenbarung;
6 ein Zeitdiagramm, das einer ADPLL gemäß dieser Offenbarung zugeordnet ist;
7 ein weiteres Zeitdiagramm, das einer ADPLL gemäß dieser Offenbarung zugeordnet ist;
8 wiederum ein weiteres Zeitdiagramm, das einer ADPLL gemäß dieser Offenbarung zugeordnet ist;
9 ein Flussdiagramm, das einen exemplarischen Vorgang, der eine ADPLL verwendet, um eine Phasenverriegelung zu erzielen, gemäß dieser Offenbarung darstellt;
10 ein Flussdiagramm, das einen weiteren exemplarischen Vorgang, der eine ADPLL verwendet, um eine Phasenverriegelung zu erzielen, gemäß dieser Offenbarung darstellt; und
11 ein Flussdiagramm, das wiederum einen weiteren exemplarischen Vorgang, der eine ADPLL verwendet, um eine Phasenverriegelung zu erzielen, gemäß dieser Offenbarung darstellt.
Diese Offenbarung ist auf Techniken und Verfahren zum Erzielen einer schnellen oder unmittelbaren Phasenverriegelung (Phasenrastung bzw. Phasen-Lock) unter Verwendung einer volldigitalen Phasenregelschleife oder ADPLL gerichtet. Die ADPLL kann in drahtlosen Kommunikationssystemen, Bluetooth-Vorrichtungen, Ultrabreitbandvorrichtungen usw. implementiert sein.
Die ADPLL kann im Allgemeinen einen Phasendetektor, ein Schleifenfilter, einen digital gesteuerten Oszillator (DCO; DCO = digitally controlled oscillator) und einen Rückkopplungsweg, der in einem geschlossenen (Closed-Loop-)Betriebsmodus verwendet wird, umfassen. Der Phasendetektor vergleicht Phasen eines Referenzphasensignals mit einem variablen Rückkopplungsphasensignal und erzeugt ein Phasenfehlersignal. Das Schleifenfilter stabilisiert die Schleife und filtert das Phasenfehlersignal des Phasendetektors. Der DCO kann einen Bereich von Frequenzen aus einer Mehrzahl von gespeicherten Digitalabstimmwörtern erzeugen.
Das Digitalabstimmwort könnte konfiguriert sein, um gemäß den Frequenzbändern und dem Frequenzspringen, die in Bezug auf die 1 und 2 erläutert wurden, eingestellt zu sein. Das variable Frequenzsignal, das durch den DCO ausgegeben wird, wird durch den Rückkopplungsweg zu dem Phasendetektor rückgekoppelt. Phasenverriegelung wird unter Verwendung der ADPLL durch Bestimmen des Phasenfehlers in einem geschlossenen Betriebsmodus und Kompensieren des bestimmten Phasenfehlers erzielt. Sobald der Phasenfehler bestimmt wurde, kann das Digitalabstimmwort für ein bestimmtes Frequenzband aktualisiert werden. Dieser Vorgang kann für jeden ADPLL-Schleifenzyklus wiederholt werden. Das aktualisierte Digitalabstimmwort kann für das bestimmte Frequenzband gespeichert werden. In diesem Sinn nimmt die ADPLL den Phasenfehler auf, der beim Springen (d. h. Verändern, Umschalten) von einem ersten Frequenzband zu einem zweiten Frequenzband eingeführt wird. Ferner wird das aktualisierte Digitalabstimmwort gespeichert, so dass, wenn die ADPLL wieder zu dem gleichen Frequenzband springt, die ADPLL ein genaueres Digitalabstimmwort an den DCO liefert. So sind keine Übertragungspausen oder Warteperioden nötig, um eine Kalibrierung durchzuführen, wie in Bezug auf die herkömmlichen Ansätze erläutert wurde.
3 stellt eine exemplarischen Umgebung 300 dar, in der Techniken gemäß der vorliegenden Offenbarung implementiert sein können. Die Umgebung 300 beispielsweise könnte in drahtlosen Kommunikationssystemen, Mobilkommunikationssystemen, Bluetooth-Systemen usw. implementiert sein. Bei dieser Implementierung umfasst die Umgebung 300 eine Kommunikationsvorrichtung 302 oder eine andere mobile und/oder elektronische Vorrichtung mit einer oder mehreren ADPLL-Schaltungen 304, die gemäß den Lehren der vorliegenden Offenbarung konfiguriert sind, um eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus zu erzielen. Die ADPLL-Schaltung 304 kann Komponenten umfassen, die arbeiten, um eine unmittelbare Phasenverriegelung bereitzustellen; diese Komponenten jedoch sind zugunsten einer Einfachheit nicht gezeigt. Die Kommunikationsvorrichtung 302 kommuniziert wirksam über eines oder mehrere Netze 306, wie z. B. ein WLAN (WLAN = wireless local area network = drahtloses lokales Netz), mit einer Mehrzahl anderer Vorrichtungen 308 (A, B, C, D und E). Alternativ könnte die Kommunikationsvorrichtung 302 die Netze 306 umgehen und direkt mit einer oder mehreren der anderen Vorrichtungen 308 (A, B, C, D und E) kommunizieren.
In der repräsentativen Umgebung 300 ist die Kommunikationsvorrichtung 302 eine Handvorrichtung, wie z. B. ein MP3-Abspielgerät (MP3 = Moving Picture Exerts Group Lager-3 = Expertengruppe für bewegte Bilder Schicht 3), ein Personaldatenassistent (PDA), eine Globalpositionierungssystem-(GPS-)Einheit, ein Mobiltelefon, Smartphone oder eine andere ähnliche Handvorrichtung, und die anderen Vorrichtungen 308 (A, B, C, D und E) können beispielsweise einen Computer 308A, eine weitere Handvorrichtung 308B, ein Abspielgerät 308C für CDs (CD = compact disc = CD-Platte) oder DVDs (DVD = digital video disc = DVD-Platte), einen Signalprozessor 308D (z. B. Radio, Navigationseinheit, Fernseher usw.) und ein Mobiltelefon 308E umfassen. Bei anderen Implementierungen könnten die Vorrichtungen 302 und 308 (A, B, C, D und E) natürlich beliebige andere geeignete Vorrichtungen umfassen und es wird darauf hingewiesen, dass jede beliebige der Mehrzahl von Vorrichtungen 302 und 308 (A, B, C, D und E) mit einer ADPLL 304 ausgestattet sein könnte, die gemäß den Lehren der vorliegenden Offenbarung arbeitet.
Wie weiterhin in 3 gezeigt ist, umfasst die Kommunikationsvorrichtung 302 einen oder mehrere Prozessoren 310 und eine oder mehrere Eingabe/Ausgabe-(E/A-)Vorrichtungen 312 (z. B. Sende-/Empfangsgeräte, Sender, Empfänger usw.), die durch einen Bus 316 mit einem Systemspeicher 314 gekoppelt sind. Bei der in 3 gezeigten Implementierung ist die ADPLL 304 als eine Komponente innerhalb der E/A-Vorrichtungen 312 der Kommunikationsvorrichtung 302 beinhaltet. Bei anderen Implementierungen jedoch könnte die ADPLL 304 in einem beliebigen anderen geeigneten Abschnitt der Vorrichtung 302 integriert sein oder könnte eine separate einzelne Komponente der Vorrichtung 302 sein.
Der Systembus 316 der Kommunikationsvorrichtung 302 stellt einen beliebigen der mehreren Typen von Busstrukturen dar, die einen Speicherbus oder eine Speichersteuerung, einen Peripheriebus, einen beschleunigten Graphikport und einen Prozessor oder lokalen Bus unter Verwendung einer beliebigen einer Vielzahl von Busarchitekturen umfassen. Die E/A-Komponente 312 kann konfiguriert sein, um wirksam mit einem oder mehreren externen Netzen 306 zu kommunizieren, wie z. B. einem Mobiltelefonnetz, einem Satellitennetz, einem Informationsnetz (z. B. Internet, Intranet, zellularem Netz, Kabelnetz, faseroptischem Netz, LAN, WAN usw.), einem Infrarot- oder Radiowellenkommunikationsnetz oder einem beliebigen anderen geeigneten Netz.
Der Systemspeicher 314 kann computerlesbare Medien beinhalten, die konfiguriert sind, um Daten- und/oder Programmmodule zum Implementieren der hierin offenbarten Techniken zu speichern, die unmittelbar für den Prozessor 310 zugänglich sind und/oder an denen gegenwärtig durch den Prozessor 310 gearbeitet wird. Der Systemspeicher 314 beispielsweise kann ein BIOS (BIOS = basic input/output system = Basis-Eingabe/Ausgabe-System) 318, ein Betriebssystem 320, eines oder mehrere Anwendungsprogramme 322 und Programmdaten 324 speichern, auf die durch den Prozessor 310 zum Durchführen verschiedener Aufgaben, die durch einen Benutzer der Kommunikationsvorrichtung 302 erwünscht sind, zugegriffen werden kann.
Ferner können die computerlesbaren Medien, die in dem Systemspeicher 314 beinhaltet sind, beliebige verfügbare Medien sein, auf die durch die Vorrichtung 302 zugegriffen werden kann, einschließlich Computerspeichermedien und Kommunikationsmedien. Computerspeichermedien können sowohl flüchtige als auch nichtflüchtige, entfernbare als auch nicht entfernbare Medien umfassen, die in einem beliebigen Verfahren oder einer beliebigen Technologie zur Speicherung von Informationen, wie z. B. computerlesbaren Anweisungen, Datenstrukturen, Programmmodulen oder anderen Daten, implementiert sind. Computerspeichermedien umfassen, sind jedoch nicht eingeschränkt, auf RAM (RAM = random access memory = Direktzugriffsspeicher), ROM (ROM = read-only memory = Nur-Lese-Speicher), EEPROM (EEPROM = electrically erasable programmable ROM = elektrisch löschbarer programmierbarer ROM), Flash-Speicher oder eine andere Speichertechnologie, CD-ROM (CD-Platten-ROM), DVD (DVD = digital versatile disk = DVD-Platte) oder anderen optischen Plattenspeicher, Magnetkassetten, Magnetband, Magnetplattenspeicher oder andere Magnetspeichervorrichtungen oder ein beliebiges anderes Medium, einschließlich Papier, Lochkarten und dergleichen, die verwendet werden können, um die erwünschten Informationen zu speichern, und auf die durch die Kommunikationsvorrichtung 302 zugegriffen werden kann.
Ähnlich führen Kommunikationsmedien typischerweise computerlesbare Anweisungen, Datenstrukturen, Programmmodule oder andere Daten in einem modulierten Datensignal, wie z. B. einer Trägerwelle oder einem anderen Transportmechanismus, aus und umfassen beliebige Informationsliefermedien. Der Ausdruck „moduliertes Datensignal” meint ein Signal, bei dem eines oder mehrere seiner Charakteristika in einer derartigen Weise eingestellt oder verändert wurden, um Informationen in dem Signal zu codieren. Beispielhaft und nicht als Einschränkung umfassen Kommunikationsmedien verdrahtete Medien, wie z. B. ein verdrahtetes Netz oder eine direkt verdrahtete Verbindung, und drahtlose Medien, wie z. B. akustische, HF-, Infrarot- und andere drahtlose Medien. Kombinationen von beliebigen der Obigen sollen ebenso innerhalb des Schutzbereichs computerlesbarer Medien beinhaltet sein.
Allgemein können Programmmodule, die auf der Vorrichtung 302 ausgeführt werden, Routinen, Programme, Objekte, Komponenten, Datenstrukturen usw. zum Durchführen bestimmter Aufgaben oder Implementieren bestimmter abstrakter Datentypen umfassen. Diese Programmmodule und dergleichen können als nativer Code ausgeführt werden oder können heruntergeladen und ausgeführt werden, wie z. B. in einer virtuellen Maschine oder anderen Just-in-Time- bzw. Gerade-Rechtzeitig-Kompilierungsausführungsumgebungen. Üblicherweise kann die Funktionalität der Programmmodule so kombiniert oder verteilt werden, wie dies in verschiedenen Implementierungen erwünscht ist.
Obwohl die exemplarische Umgebung 300 in 3 als ein Kommunikationsnetz gezeigt ist, soll diese Implementierung lediglich als ein nicht einschränkendes Beispiel einer geeigneten Umgebung für die vorliegende Offenbarung dienen. Ähnlich ist die Vorrichtung 302 einfach ein nicht einschränkendes Beispiel einer geeigneten Vorrichtung, die eine ADPLL umfassen kann, die konfiguriert ist, um eine unmittelbare Phasenverriegelung gemäß der vorliegenden Offenbarung zu erzielen.
4 stellt eine exemplarische ADPLL 304 dar, die konfiguriert ist, um eine rasche unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus zu erzielen. Für den Zweck dieser Offenbarung könnte der Ausdruck „unmittelbare Phasenverriegelung” auch verwendet werden, um sich auf eine nahezu sofortige Phasenverriegelung oder rasche Phasenverriegelung zu beziehen. Mit anderen Worten, die Phasenverriegelung geschieht in einer sehr kurzen Zeitmenge, lediglich eingeschränkt durch das Schalten des DCO. Die ADPLL 304 ist ein Steuersystem, das ein Ausgangsfrequenzsignal gemäß einem Digitalabstimmwort erzeugt. Die ADPLL 304 kann die Frequenz eines digital gesteuerten Oszillators (DCO) 404 basierend auf gespeicherten Digitalabstimmwörtern, die den Frequenzbändern und Frequenzsprüngen entsprechen, die in Bezug auf 1 und 2 erläutert wurden, automatisch anheben oder senken. Zu diesem Zweck umfasst die ADPLL 304 ferner einen Phasendetektor 406, ein Schleifenfilter- und Schleifennormierungselement 408 und einen Rückkopplungsweg 410, der einen Frequenz-Phase-Wandler umfasst.
Bei einer Implementierung durchläuft eine Abtastfrequenz f_ref eine Frequenz-Phase-Umwandlung (aus Gründen der Einfachheit nicht dargestellt, für Fachleute auf dem Gebiet jedoch verständlich). Als ein Ergebnis dieser Umwandlung wird ein Referenzphasensignal 9, zusammen mit einem Rückkopplungsphasensignal φ_v an dem Phasendetektor 406 empfangen. Das Rückkopplungsphasensignal φ_v wird durch Umwandeln eines Frequenzsignals f_v, das durch den DCO 404 gemäß einem Digitalabstimmwort erzeugt wird, in ein digitales Phasensignal unter Verwendung des Rückkopplungswegs mit einem Frequenz-Phase-Wandler 410 erhalten. Der Phasendetektor 406 kann digitale Logik sein, die ein Fehlerphasensignal φ_e erzeugt, das die phasenmäßige Differenz zwischen dem digitalen Referenzphasensignal φ_r und dem digitalen Rückkopplungsphasensignal φ_v darstellt. Für ein weitergehendes Verständnis in Bezug auf diese Offenbarung zeigt 4 an, dass das variable Frequenzsignal f_v, das an den Rückkopplungsweg mit einem Frequenz-Phase-Wandler 410 geliefert wird, ein analoges Signal ist, während ein Referenzphasensignal 9r wie auch ein Rückkopplungsphasensignal φ_v digitale Signale sind.
5 stellt eine exemplarische ADPLL 304 detaillierter dar. Der Rückkopplungsweg 410 wandelt das DCO-erzeugte Frequenzsignal f_v in das digitale Rückkopplungsphasensignal φ_v um, um an dem Phasendetektor 406 mit dem digitalen Referenzsignal φ_r verglichen zu werden. Der Rückkopplungsweg 410 ist in der ADPLL 304 implementiert, um Temperaturvariation, Spannungsdriften und Rauschen in dem erzeugten Frequenzsignal f_v anzugehen. Gemäß dieser Offenbarung sollte, wenn eine unmittelbare Phasenverriegelung erzielt wird, für eine Typ-II-ADPLL das Fehlerphasensignal φ_e gleich 0 oder relativ nahe bei 0 sein. Eine unmittelbare Phasenverriegelung wird erzielt, da der Rückkopplungsweg 410 einen Phasenfehler, der eingeführt wird, wenn der DCO gemäß einem Frequenzsprung betrieben wird, bestimmt. Der Phasenfehler wird digital berechnet und in einem einzelnen ADPLL-Schleifenzyklus digital kompensiert, wobei eine Phasenverriegelung unmittelbar erzielt wird. Deshalb muss die ADPLL nicht mehrere ADPLL-Zyklen durchführen, um eine Phasenverriegelung zu erhalten.
Die Referenzphase φ_r kann durch Anhäufen von N_r mit der Rate der Referenzfrequenz berechnet werden, wobei N_r das Frequenzbefehlswort ist, das dem Verhältnis zwischen der variablen Frequenz f_v und der Referenzfrequenz f_ref entspricht, oder, anders ausgedrückt, der erwünschten Anzahl von Perioden mit variabler Frequenz f_v innerhalb eines digitalen zeitlich neu abgestimmten Referenzsignal-CKR-Zyklus (unten in Bezug auf 6–8 detaillierter erläutert). Es wird darauf hingewiesen, dass N_r eine Ganzzahl oder eine Bruchzahl sein kann. Steuerlogik 502 speichert das Frequenzbefehlswort N_r in einer Speicherkomponente 504 und liefert das Frequenzbefehlswort N_r in Zuordnung zu einem bestimmten Frequenzband, das in Bezug auf 1 und 2 erläutert wurde, an einen Akkumulator 506.
Bei einem Ausführungsbeispiel sind die Steuerlogik 502 und die Speicherkomponente 504 Teil der ADPLL-Schaltung(en) 304. Bei einem anderen Ausführungsbeispiel sind die Steuerlogik 502 und die Speicherkomponente 504 Teil der Kommunikationsvorrichtung 310 und die ADPLL ist mit der Steuerlogik 502 und der Speicherkomponente 504 über den in 3 gezeigten Bus 316 verbunden.
Die Speicherkomponente 504 speichert eine Mehrzahl von Frequenzbefehlswörtern N_r. Beispielsweise könnte die Speicherkomponente 504 ein Frequenzbefehlswort N_r für jedes bestimmte Frequenzband (z. B. 102, 104 und 106), das in Bezug auf 1 und 2 erläutert wurde, speichern. Die Steuerlogik 502 verändert (d. h. liefert ein unterschiedliches) N_r, wenn die ADPLL 304 von einem Frequenzband zu einem anderen springt (d. h. umschaltet oder sich ändert).
Ähnlich wie die Mehrzahl von Frequenzbefehlswörtern N_r könnte die Speicherkomponente 504 eine Mehrzahl von Digitalabstimmwörtern d für jedes bestimmte Frequenzband (z. B. 102, 104 und 106), das in Bezug auf 1 und 2 erläutert wurde, speichern. Die Steuerlogik 502 verändert das Digitalabstimmwort d (d. h. liefert ein unterschiedliches), wenn die ADPLL 304 von einem Frequenzband zu einem anderen springt (d. h. umschaltet oder sich ändert). Entsprechend liefert die Steuerlogik 502, wenn die ADPLL von einer ersten Frequenz zu einer zweiten Frequenz springt, ein neues Frequenzbefehlswort N_r an den Akkumulator 506, sowie ein neues Digitalabstimmwort d zum Betreiben des DCO 404. Die Steuerlogik 502 kann über eine Nachschlagtabelle (LUT; LUT = look up table) 508 bestimmen, welche Digitalabstimmwörter d bereitzustellen sind, um den DCO 404 zu betreiben. Die LUT 508 kann mit der Steuerlogik 502 gekoppelt sein (wie in 5 dargestellt) oder kann sich in der Speicherkomponente 504 befinden.
So ist das Signal, das in 5 in die ADPLL 304 eingegeben wird, das Frequenzbefehlswort N_r, das das erwünschte Ausgangssignal der ADPLL 304 als ein Vielfaches eines Referenzfrequenzsignals f_ref (in Bezug auf 6 und 7 unten detaillierter erläutert) definiert, so dass das erwünschte Frequenzsignal f v / ss durch folgende Gleichung definiert ist: f v / ss = f_refN_r (1)
Der Akkumulator 506 erzeugt das Referenzphasensignal φ_r durch Anhäufen des Frequenzbefehlsworts N_r. Das Referenzphasensignal φ_r wird dem Phasendetektor 406 zugeführt, wo das Referenzphasensignal φ_r mit dem digitalen Rückkopplungsphasensignal φ_v verglichen wird.
Die Ausgabe des Phasendetektors 406 ist das Phasenfehlersignal φ_e. Das Phasenfehlersignal φ_e stellt die Variation zwischen dem digitalen Rückkopplungsphasensignal φ_v im Vergleich zu dem Referenzphasensignal φ_r dar. Das Phasenfehlersignal φ_e kann dem Schleifenfilter-/Schleifennormierungsblock 408 zugeführt werden, wie für einen Fachmann auf dem Gebiet ohne weitere Erklärung gut zu verstehen ist.
Die Steuerlogik 502 bestimmt, z. B. über die LUT 508, welches Digitalabstimmwort d den DCO 404 für ein bestimmtes Frequenzband betreiben soll. Die Steuerlogik 504 liefert das Digitalabstimmwort d an einen Summierungspunkt 510. Der Summierungspunkt 510 injiziert dann das Digitalabstimmwort d in den DCO 404. Der DCO 404 wandelt das Digitalabstimmwort d in ein analoges Signal mit variabler Frequenz f_v um. Ein Teil des erzeugten Signals f_v wird über den Rückkopplungsweg 410 zu dem Phasendetektor 406 rückgekoppelt.
Der Rückkopplungsweg mit dem Frequenz-Phase-Wandler 410 wandelt das variable Frequenzsignal f_v in ein digitales Rückkopplungsphasensignal φ_v um. Der Rückkopplungsweg 410 kann das variable Frequenzsignal f_v in ein ganzzahliges Phasensignal und ein bruchmäßiges Phasensignal umwandeln. Das ganzzahlige Phasensignal und das bruchmäßige Phasensignal werden aufaddiert, um φ_v zu erzeugen, wie auf dem Gebiet der ADPLL-Technik gut zu verstehen ist.
Ferner können das Referenzsignal f_ref und das erzeugte variable Frequenzsignal f_v in der ADPLL 304 unterschiedliche Frequenzen sein und ihre ansteigenden Flanken sind unter Umständen nicht synchronisiert. Entsprechend kann das erzeugte Frequenzsignal f_v zusammen mit dem Referenzsignal f_ref einem Zeit-Digital-Wandler (TDC; TDC = time to digital converter) 512 zugeführt werden. Der TDC 512 kann in unterschiedlichen Formen implementiert sein, wobei eine Implementierung beispielsweise ein Array von Invertierern mit einer Invertiererverzögerung als Quantisierungsstufe verwendet. Ferner kann das erzeugte Frequenzsignal f_v an einen Akkumulator 514 und ein Flip-Flop 516A und 516B geliefert werden. Das Referenzsignal f_ref könnte ebenso an das Flip-Flop 516B geliefert werden. Das Flip-Flop 516B erzeugt einen zeitlich neu abgestimmten digitalen Referenztakt CKR.
So gibt es unter Verwendung der exemplarischen Implementierung aus 5 allgemein ausgedrückt drei Taktsignale: den einheitlichen Referenztakt REF bei f_ref (Index n), den DCO-Ausgangstakt CKV bei f_v (Index i) und den zeitlich neu abgestimmten digitalen Referenztakt CKR (Zeitindex m). Der zeitlich neu abgestimmte digitale Referenztakt CKR synchronisiert den REF-Taktbereich und den CKV-Taktbereich. Der zeitlich neu abgestimmte Referenztakt CKR ist uneinheitlich und führt so einen Neuzeitgebungsfehler ε[m] ein, wie in 5 dargestellt ist.
Der TDC 512 ist konfiguriert, um den Neuzeitgebungsfehler ε[m] zu messen. Für jeden ADPLL-Rückkopplungsschleifenzyklus kann der TDC 512 den Neuzeitgebungsfehler ε[m] in einer zugeordneten Speicherkomponente 518 speichern. Bei einem Ausführungsbeispiel können die Speicherkomponente 518 und die Speicherkomponente 504 separate Speicherkomponenten sein, die der ADPLL-Schaltung zugeordnet sind. Bei einem anderen Ausführungsbeispiel können die Speicherkomponente 518 und die Speicherkomponente 504 die gleiche Speicherkomponente sein oder könnten verbunden sein. Der TDC 512 misst die Zeit zwischen der ansteigenden Flanke des Referenztakts REF und der nächsten ansteigenden Flanke des CKV-Takts. Die Ausgabe des TDC wird dann in ein Flip-Flop 516C und einen Multiplizierer 520 gespeist. An dem Multiplizierer 520 wird die Zeitmenge mit der Periode des variablen Frequenzsignals f_v genormt (d. h. T_v ^ss).
In dem Fall eines Frequenzsprungs zu einem bestimmten Frequenzband (z. B. Umschalten von Frequenzbändern, die in Bezug auf 1 und 2 erläutert wurden) kann die Steuerlogik 502 einfach ein Digitalabstimmwort d, das dem bestimmten Frequenzband entspricht, bestimmen. Es wird angenommen, dass das injizierte Digitalabstimmwort d, das zum Betreiben des DCO 404 verwendet wird, die erwünschte Frequenz, die dem bestimmten Frequenzband entspricht, korrekt erzeugt. Wie zuvor erläutert wurde, ist der DCO jedoch Temperaturvariation, Spannungsdriften und Rauschen unterworfen. Ferner führt eine frequenzmäßige Veränderung einen neuen Phasenfehler ein, wenn eine Veränderung (d. h. Springen oder Umschalten) von einer ersten Frequenz zu einer zweiten Frequenz stattfindet, wobei so eine Phasenverriegelung verloren geht. Dieser eingeführte Phasenfehler kann in der Rückkopplungsschleife 410 bestimmt und in der ADPLL 304 kompensiert werden, um eine unmittelbare Phasenverriegelung zu erzielen.
6 stellt ein Zeitdiagramm 600 dar, das die Synchronisierung von CKV 602 und REF 604 über den zeitlich neu abgestimmten digitalen Referenztakt CKR zeigt. In 6 ist N_ckv[m] die tatsächliche Anzahl von Zyklen mit variabler Frequenz f_v innerhalb eines Zyklus des zeitlich neu abgestimmten digitalen Referenzsignals CKR 606. Wie zuvor erläutert wurde, ist das Frequenzbefehlswort N_r die Anzahl erwünschter Zyklen mit variabler Frequenz f_v innerhalb eines Zyklus des zeitlich neu abgestimmten digitalen Referenzsignals CKR 606. Da das zeitlich neu abgestimmte digitale Referenzsignal CKR 606 uneinheitlich ist und einen Fehler einführt, wird N_CKR[m] anstelle von N_r angehäuft, wobei N_CKR[m] die erwünschte Anzahl von CKV-Zyklen innerhalb eines zeitlich neu abgestimmten digitalen Referenzzyklus CKR ist. Aufgrund der Neuzeitgebung wird ein CKV-Zyklus um ε[m] verlängert, jedoch verkürzt um ε[m – 1]. Entsprechend kann der Akkumulator 506 (oder sein Ausgangssignal) unter Verwendung der folgenden Gleichung ausgedrückt werden: φ_r[m] = φ_r[m – 1] + N_r, (2) wobei der Rückkopplungsakkumulator 514 (oder sein Ausgangssignal) unter Verwendung folgender Gleichung ausgedrückt werden kann: φ_v[m] = φ_v[m – 1] + N_CKV[m], (3) wobei der Wert N_CKV[m] die tatsächliche Anzahl von CKV-Zyklen innerhalb eines zeitlich neu abgestimmten Referenzzyklus ist. Der Rückkopplungsakkumulator 514 erhöht sich in dem m-ten CKR-Zyklus um N_CKV[m]. Das zeitlich neu abgestimmte Referenzphasensignal kann unter Verwendung folgender Gleichung ausgedrückt werden: φ_CKR[m] = φ_CKR[m – 1] + N_CKR[m]. (4)
So kann die Steuerlogik 502, wie in 5 implementiert, folgendes rechnen: φ_CKR[m] = φ_r[m] + ε[m]. (5)
Wie zuvor erläutert wurde, misst und speichert der TDC 512 einen Neuzeitgebungsfehler ε[m] für jeden Zyklus des zeitlich neu abgestimmten digitalen Referenzsignals CKR 606. Der Neuzeitgebungsfehler ε[m] wird folgendermaßen gemessen und berechnet: ε[m] = t_ε[m]/T_v ^ss[k], (6) wobei t_ε[m] die gemessene Zeit zwischen einer ansteigenden Flanke des digitalen Referenztakts 604 und der nächsten ansteigenden Flanke der variablen Frequenz f_v 602 ist, T_v ^ss[k] die variable Periode im stationären Zustand ist (d. h. 1/f_v ^ss[k]) und k gleich dem Frequenzbandindex ist, der dem Frequenzspringen, das in Bezug auf 1 und 2 erläutert wurde, zugeordnet ist. Unter Verwendung von 2 könnte beispielsweise k dem ersten Band 104 entsprechen, k + 1 könnte dem zweiten Band 106 entsprechen usw. Bei Betrachtung von Gleichung (6) oben jedoch ist zu erkennen, dass der Neuzeitgebungsfehler ε[m] von der variablen Frequenz f_v 602 abhängt, uns so ein Verändern der variablen Frequenz f_v 602 (z. B. beim Frequenzspringen) die Neuzeitgebung beeinflusst.
Als ein Ergebnis der Normierung auf T_v ist in dem Fall einer Frequenzveränderung der gespeicherte Wert von ε[m – 1] (z. B. der vorherige CKR-Zyklus, der in der Speicherkomponente 518 gespeichert ist) nicht korrekt, da die „alte” variable Frequenz nicht die gleiche ist wie die „neue” variable Frequenz. Die Werte von T_v[m – 1] (d. h. die alte variable Frequenzperiode) und T_v[m] (die neue variable Frequenzperiode) jedoch sind aufgrund der variablen Frequenz, die durch den DCO ansprechend auf eine Veränderung an den gespeicherten Digitalabstimmwörtern erzeugt wird, bekannt und ε[m – 1] wurde zuvor durch den TDC 512 gemessen und in der Speicherkomponente 518 gespeichert. Deshalb kann unter Verwendung der bekannten Werte von T_v[m – 1], T_v[m] und ε[m – 1] die Steuerlogik 502 den eingeführten Phasenfehler digital kompensieren. Entsprechend ist der bei jedem Sprung eingeführte Phasenfehler gleich: Δε[m] = (t_ε[m – 1]/T_v ^ss[k]) – (t_ε[m – 1]/T_v ^ss[k + 1]). (7)
Hier gilt (t_ε[m – 1]/T_v ^ss[k]) = ε[m – 1], was der Neuzeitgebungsfehler ist, der in der Speicherkomponente 518 gespeichert ist, und (t_ε[m – 1]/T_v ^ss[k + 1]) stellt den erwünschten Neuzeitgebungsfehler dar. So kann der Fehler auf der Basis eines Modifizierens der Referenzphase digital kompensiert werden: φ_r[m] = φ_r[m] + Δ_ε[m]. (8)
Die Addition von Δε[m] zu φ_r[m] ist in 5 an dem Akkumulator 506 dargestellt. Die Steuerlogik 502 berechnet Δε[m] digital basierend auf den TDC-Messungen und passt φ_r[m] in einem geschlossenen Betriebsmodus an. Ferner kann die Steuerlogik 502 einen Zustand der ADPLL für ein bestimmtes Frequenzband aktualisieren. Der Zustand der ADPLL bezieht sich auf einen oder mehrere Werte, die dem bestimmten Frequenzband zugeordnet sind und in der Speicherkomponente 504 und/oder Speicherkomponente 518 gespeichert sind. Insbesondere kann Δε[m] verwendet werden, um das Digitalabstimmwort für das bestimmte Frequenzband zu aktualisieren und das aktualisierte Digitalabstimmwort z. B. in der LUT 508 und/oder der Speicherkomponente 504 zu speichern. Das aktualisierte Digitalabstimmwort d' ist in 5 so dargestellt, dass es zurück an die Steuerlogik 502 geliefert wird. In diesem Sinn aktualisiert die ADPLL kontinuierlich den Zustand einer ADPLL für eine bestimmte Frequenz und speichert diesen neu, wodurch ein erster Zustand, ein zweiter Zustand, ein dritter Zustand usw. für das bestimmte Frequenzband jedes Mal, wenn das Digitalabstimmwort aktualisiert und wieder gespeichert wird, bereitgestellt werden.
Durch das Aktualisieren und Neuspeichern des Zustands einer ADPLL für jedes Frequenzband kann die ADPLL konfiguriert sein, um das nächste Mal, wenn die ADPLL zu dem gleichen Frequenzband schaltet (z. B. springt), wie beispielsweise in 2 dargestellt ist, ein genaueres Digitalabstimmwort bereitzustellen. So nimmt die ADPLL in einem geschlossenen Betriebsmodus nicht nur einen Phasenfehler, der eingeführt wird, wenn von einer ersten Frequenz zu einer zweiten unterschiedlichen Frequenz umgeschaltet wird, aus, sondern nimmt außerdem Temperaturvariation und Spannungsdriften, das dem DCO zugeordnet ist, derart auf, dass die erwünschte Frequenz genauer ausgegeben werden kann.
In diesem Sinn aktualisiert die ADPLL immer den Zustand der ADPLL in den zugeordneten Speicherkomponenten 504 und 518.
Die Berechnung in der Gleichung (8) jedoch kann durch beeinträchtigte Messungen aufgrund eines Übergangsverhaltens, das dem DCO zugeordnet ist, beeinflusst werden. Der DCO 404 ist typischerweise ein LC-Oszillator mit einem Induktor („L”) und einem Kondensator („C”), die parallel geschaltet sind. Ein LC-Oszillator kann nicht sofort von einer ersten Frequenz zu einer zweiten Frequenz umschalten. Deshalb ist, wenn die ADPLL große Frequenzsprünge durchführt (z. B. 1.056 MHz, wie in Bezug auf das MB-OFDM-UWB in 1 und 2 erläutert wurde), der DCO einem Übergangsverhalten unterworfen. 7 stellt ein Zeitdiagramm 700 dar, das eine Periode eines DCO-Übergangsverhaltens bei 702 darstellt. Um diese beeinträchtigten Messungen zu überwinden, werden zwei Techniken vorgeschlagen. Diese Techniken führen digitale Berechnungen zum Angehen des DCO-Übergangsverhaltens aus.
Die erste Technik, die das DCO-Übergangsverhalten angeht, verwendet einen offenen (Open-Loop-)Zyklus vor einem Schließen der Schleife der ADPLL 304. Ansprechend auf einen Frequenzsprung (z. B. 702) verwendet die ADPLL 304 das gleiche gespeicherte Abstimmwort d für den ersten und den zweiten ADPLL-Zyklus nach dem Frequenzsprung. Während des ersten Zyklus misst der TDC 512 ε[m]. Die ADPLL 304 aktualisiert jedoch nicht das gespeicherte Abstimmwort. Nach dem ersten ADPLL-Zyklus werden die Phasensignale unter Verwendung folgender Gleichung angepasst: N_CKR[m] = N_r[k] + ε[m] – ε[m – 1] (9) und zwar in dem zweiten Zyklus nach einem Frequenzsprung, so dass folgendes gilt: φ_e[m] = N_e[m] = N_CKR[m] – N_CKV[m], (10) wobei: N_CKV[m] = φ_v[m] – φ_v[m – 1]. (11)
Eine Art und Weise, dies zu tun, ist durch Einstellen von: φ_r[m] = φ_v[m – 1] – ε[m – 1] + N_r[k], (12) so dass der Phasenfehler folgendermaßen wird: φ_e[m] = φ_r[m] – φ_v[m] + ε[m] = φ_v[m – 1] – ε[m – 1] + N_r[k] – φ_v[m] + ε[m] = N_e[m]. (13)
Die zweite Technik, die das DCO-Übergangsverhalten angeht, weist einen Vorgang auf, der in einem geschlossenen Betriebsmodus verbleibt. Deshalb ist kein offener Zyklus nötig. Diese Technik bringt eine Messung in dem ersten geschlossenen Zyklus unter, die andernfalls durch das Übergangsverhalten des DCO beeinträchtigt würde, indem eine modifizierte Messung verwendet wird, die durch das Übergangsverhalten während des ersten Zyklus nach dem Frequenzsprung nicht beeinträchtigt wird. Diese Technik könnte für die Messung z. B. einen letzteren Abschnitt des CKR-Zyklus verwenden, wie z. B. die zweite Hälfte oder den Abschnitt des letzten Drittels des CKR-Zyklus. Dies ist in 7 bei 704 dargestellt, wo die Werte durch 2 geteilt werden. Unter Verwendung der zweiten Technik kann das Digitalabstimmwort d' aktualisiert und neu gespeichert werden, wie in Bezug auf 5 dargestellt ist.
Die zweite Technik misst ε[m] und ε[m] in dem ersten Zyklus nach einem Frequenzsprung, wie in 7 dargestellt ist. Wie gezeigt ist, wird [m] mit Bezugnahme auf die abfallende Flanke des REF-Takts 604 und die nächste abfallende Flanke des zeitlich neu abgestimmten digitalen Referenztakts CKR 606 gemessen. Es wird angemerkt, dass der Wert ε[m – 1] bei dieser Technik nicht verwendet wird. Basierend auf diesen Messungen kann die ADPLL 304 die Phasensignale in dem zweiten Zyklus nach einem Frequenzsprung unter Verwendung folgender Gleichung anpassen: N_CKR/2[m] = N_r[k]/2 + ε[m] – ε[m], (14) so dass: φ_e[m] = N_e/2[m] = N_CKR/2[m] – N_CKV/2[m] (15) und:
wobei
[m] der Rückkopplungsakkumulatorwert ist, der bei der abfallenden Flanke von CKR abgetastet wird. Gemäß einer Implementierung wird φ_r[m] folgendermaßen bestimmt:
so dass der Phasenfehler wie folgt wird:
8 stellt ein exemplarisches Zeitdiagramm 800 der ADPLL 304 dar. Das Zeitdiagramm 800 zeigt die Beziehung zwischen verschiedenen Signalen, die in der ADPLL 304 in verschiedenen Stufen (z. B. verschiedenen Referenzzyklen, Frequenzveränderung usw.) erzeugt werden. Das Zeitdiagramm 800 kann verwendet werden, um die Funktionsweise der ADPLL 304 zu beschreiben. In dem Zeitdiagramm 800 springt die variable Frequenz f_v von einer ersten Frequenz zu einer zweiten Frequenz, wie durch die gestrichelte Linie bei 802 angezeigt ist. Entsprechend wird ein Phasenfehler φ_e eingeführt, wenn das Frequenzbefehlswort N_r gemäß dem Sprung 802 mit variabler Frequenz f_v von 1,5 auf 2,5 verändert wird.
8 stellt ferner den Neuzeitgebungsfehler ε[m], N_ckv, das Rückkopplungsphasensignal φ_v, Referenzphasensignal φ_r und einen CKR-Zyklusindex m dar, wie zuvor erläutert wurde.
Exemplarische Verfahren
9 stellt ein exemplarisches Verfahren 900 zum Erzielen einer unmittelbaren Phasenverriegelung und Aktualisieren des Zustands der ADPLL für ein bestimmtes Frequenzband dar. Bei einer Implementierung kann das exemplarische Verfahren 900 in der ADPLL 304 und beliebigen Speicherkomponenten, die mit der ADPLL 304 verbunden sind, implementiert sein. Das exemplarische Verfahren 900 wird unter Bezugnahme auf die 1–8 beschrieben. Die Reihenfolge, in der diese Verfahren beschrieben sind, soll nicht als Einschränkung aufgefasst werden und eine beliebige Anzahl der beschriebenen Verfahrensblöcke kann in einer beliebigen Reihenfolge zum Implementieren der Verfahren oder anderer Verfahren kombiniert werden. Zusätzlich können einzelne Blöcke aus den Verfahren gelöscht werden, ohne von der Wesensart und dem Schutzbereich des hierin beschriebenen Gegenstandes abzuweichen. Ferner können die Verfahren in einer beliebigen geeigneten Hardware, Software, Firmware oder Kombination derselben implementiert sein, ohne von dem Schutzbereich dieser Offenbarung abzuweichen.
Bei Block 902 empfangt die Steuerlogik 502 eine Anzeige einer Frequenzveränderung in einer Kommunikation oder Übertragung. An diesem Punkt muss die ADPLL gemäß der in Bezug auf 1 und 2 dargelegten Erläuterung von einem ersten Frequenzband (z. B. einer „alten” Frequenz) zu einem zweiten Frequenzband (z. B. einer „neuen” Frequenz) umschalten.
Bei Block 904 bestimmt die Steuerlogik 502 ein Digitalabstimmwort d z. B. über die LUT 508. Das Digitalabstimmwort d, das durch die Steuerlogik bereitgestellt wird, wird injiziert (d. h. geladen), um den DCO 404 zu betreiben, wie in 5 dargestellt ist, wodurch der DCO 404 gesteuert wird, ein variables Frequenzsignal f_v, das dem zweiten Frequenzband zugeordnet ist, auszugeben. Die Steuerlogik bestimmt das Digitalabstimmwort in Entsprechung zu der Frequenzveränderung oder, anders ausgedrückt, die Steuerlogik weist das Digitalabstimmwort dem zweiten Frequenzband zu, zu dem „gesprungen” wurde, wie in Bezug auf 1 und 2 erläutert wurde.
Zusätzlich zu einem Bestimmen des Digitalabstimmworts d, das dem zweiten Frequenzband zugeordnet ist, bei Block 804 kann die Steuerlogik 502 außerdem ein entsprechendes Frequenzbefehlswort N_r bestimmen und an den Referenzweg liefern, wie zuvor in Bezug auf 4 und 5 erläutert wurde.
Bei Block 906 misst der TDC 512 einen Neuzeitgebungsfehler ε[m] in dem Rückkopplungsweg 410. Der TDC speichert dann den Neuzeitgebungsfehler ε[m] in einer zugeordneten Speicherkomponente 518, so dass die Steuerlogik 502 Δε[m] in der ADPLL berechnen kann. Die Steuerlogik 502 verwendet den Neuzeitgebungsfehler, um den eingeführten Phasenfehler digital zu berechnen und digital zu kompensieren, wodurch eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt wird. Das Messen von ε[m] ist oben in Bezug auf 5 und 6 erläutert.
Bei Block 908 berechnet die Steuerlogik 502 Δε[m] und kompensiert die berechneten Werte durch Bereitstellen von Δε[m] an den Akkumulator 506, wodurch Δε[m] zu dem Referenzphasensignal φ_r[m] addiert wird. Bei dieser Anwendung wird eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt.
Bei Block 910 aktualisiert die ADPLL 304 den Zustand mit der berechneten Kompensation Δε[m] und speichert diesen neu. Bei einem Ausführungsbeispiel aktualisiert die ADPLL 304 das Digitalabstimmwort für das zweite Frequenzband und speichert dieses neu, wodurch der berechnete Fehler aufgenommen wird, so dass das aktualisierte Digitalabstimmwort das nächste Mal, wenn die ADPLL zu dem zweiten Frequenzband springt, genauer ist.
10 stellt ein weiteres exemplarisches Verfahren 1000 zum Erzielen einer unmittelbaren Phasenverriegelung und Aktualisieren des Zustands der ADPLL für ein bestimmtes Frequenzband dar. 10 umfasst ähnliche Blöcke wie 9. 10 jedoch fügt außerdem ein Ausführungsbeispiel hinzu, bei dem die ADPLL 304 einen offenen Zyklus durchführt, wie zuvor erläutert wurde.
Bei Block 1002 empfangt die Steuerlogik 502 eine Anzeige einer Frequenzveränderung in einer Kommunikation oder Übertragung. An diesem Punkt muss die ADPLL gemäß der auf 1 und 2 bezogenen Erläuterung von einem ersten Frequenzband (z. B. einer „alten” Frequenz) zu einem zweiten Frequenzband (z. B. einer „neuen” Frequenz) springen oder umschalten.
Bei Block 1004 bestimmt die Steuerlogik 502 ein Digitalabstimmwort d z. B. über die LUT 508. Das Digitalabstimmwort d, das durch die Steuerlogik bereitgestellt wird, wird injiziert (d. h. geladen), um den DCO 404 zu betreiben, wie in 5 dargestellt ist, wodurch der DCO 404 gesteuert wird, ein variables Frequenzsignal f_v, das dem zweiten Frequenzband zugeordnet ist, auszugeben. Die Steuerlogik bestimmt das Digitalabstimmwort in Entsprechung zu der Frequenzänderung oder, anders ausgedrückt, die Steuerlogik weist das Digitalabstimmwort dem zweiten Frequenzband zu, zu dem „gesprungen” wurde, wie in Bezug auf 1 und 2 erläutert wurde.
Zusätzlich zu einem Bestimmen des Digitalabstimmworts d, das dem zweiten Frequenzband zugeordnet ist, bei Block 804 kann die Steuerlogik 502 auch ein entsprechendes Frequenzbefehlswort N_r bestimmen und an den Referenzweg liefern, wie zuvor in Bezug auf 4 und 5 erläutert wurde.
Bei Block 1006 führt die ADPLL einen Zyklus in einem offenen Betriebsmodus durch. Während dieses offenen Zyklus aktualisiert die ADPLL 304 das Digitalabstimmwort d nicht. Anders ausgedrückt, die ADPLL 304 aktualisiert den Zustand des zweiten Frequenzbands während des ersten Zyklus nach dem Frequenzsprung von dem ersten Frequenzband zu dem zweiten Frequenzband nicht und speichert diesen nicht neu. Stattdessen verwendet der DCO den gleichen Zustand, der zuvor für das zweite Frequenzband gemessen und gespeichert wurde. Diese Konfiguration der ADPLL nimmt das Übergangsverhalten, das dem DCO zugeordnet ist, auf, wie zuvor in Bezug auf die erste Technik erläutert wurde.
Bei Block 1008 verwendet die ADPLL während des zweiten ADPLL-Schleifenzyklus nach einem Frequenzsprung den TDC 512 zum Messen eines Neuzeitgebungsfehlers ε[m] in dem Rückkopplungsweg 410 in einem geschlossenen Betriebsmodus. Der TDC 512 speichert dann den Neuzeitgebungsfehler ε[m] in einer zugeordneten Speicherkomponente 518, so dass die Steuerlogik 502 Δε[m] in der ADPLL berechnen kann. Die Steuerlogik 502 verwendet den Neuzeitgebungsfehler zum digitalen Berechnen und digitalen Kompensieren des eingeführten Phasenfehlers, wodurch eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt wird. Das Messen von ε[m] ist oben in Bezug auf 5 und 6 erläutert.
Bei Block 1010 berechnet die Steuerlogik 502 Δε[m] und kompensiert die berechneten Werte durch Bereitstellen von Δε[m] an den Akkumulator 506, wodurch Δε[m] zu dem Referenzphasensignal φ_r[m] addiert wird. Bei dieser Anwendung wird eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt.
Bei Block 1012 aktualisiert die ADPLL 304 den Zustand mit der berechneten Kompensation Δε[m] und speichert diesen neu. Bei einem Ausführungsbeispiel aktualisiert die ADPLL 304 das Digitalabstimmwort für das zweite Frequenzband und speichert dieses neu, wodurch der berechnete Fehler aufgenommen wird, so dass das aktualisierte Digitalabstimmwort das nächste Mal, wenn die ADPLL zu dem zweiten Frequenzband springt, genauer ist.
11 zeigt wiederum ein weiteres exemplarisches Verfahren 1100 zum Erzielen einer unmittelbaren Phasenverriegelung und Aktualisieren des Zustands der ADPLL für ein bestimmtes Frequenzband. 11 umfasst ähnliche Blöcke wie 9 und 10. Bei dieser Implementierung verwendet die ADPLL 304 jedoch nur Messungen, die von der zweiten Hälfte des ersten CKR-Zyklus nach einem Frequenzsprung bereitgestellt werden, wodurch ein geschlossener Betriebsmodus beibehalten wird, wie zuvor unter Bezugnahme auf 7 erläutert wurde.
Bei Block 1102 empfangt die Steuerlogik 502 eine Anzeige einer Frequenzveränderung in einer Kommunikation oder Übertragung. An diesem Punkt muss die ADPLL gemäß der auf 1 und 2 bezogenen Erläuterung von einem ersten Frequenzband (z. B. einer „alten” Frequenz) zu einem zweiten Frequenzband (z. B. einer „neuen” Frequenz) springen oder umschalten.
Bei Block 1104 bestimmt die Steuerlogik 502 ein Digitalabstimmwort d z. B. über die LUT 508. Das Digitalabstimmwort d, das durch die Steuerlogik bereitgestellt wird, wird injiziert (d. h. geladen), um den DCO 404 zu betreiben, wie in 5 dargestellt ist, wodurch der DCO 404 gesteuert wird, ein variables Frequenzsignal f_v, das dem zweiten Frequenzband zugeordnet ist, auszugeben. Die Steuerlogik bestimmt das Digitalabstimmwort in Entsprechung zu der Frequenzveränderung oder, anders ausgedrückt, die Steuerlogik weist das Digitalabstimmwort dem zweiten Frequenzband zu, zu dem „gesprungen” wurde, wie in Bezug auf 1 und 2 erläutert wurde.
Zusätzlich zu einem Bestimmen des Digitalabstimmworts d, das dem zweiten Frequenzband zugeordnet ist, bei Block 804 kann die Steuerlogik 502 außerdem ein entsprechendes Frequenzbefehlswort N_r bestimmen und an den Referenzweg liefern, wie zuvor in Bezug auf 4 und 5 erläutert wurde.
Bei Block 1106 misst der TDC 512 einen Neuzeitgebungsfehler ε[m] und ε [m] in dem Rückkopplungsweg 410 für einen Abschnitt des ersten Zyklus bei der zweiten Frequenz, wie in Bezug auf 7 erläutert wurde. Der TDC 512 speichert dann den Neuzeitgebungsfehler ε[m] und ε [m] in einer zugeordneten Speicherkomponente 518, so dass die Steuerlogik 502 Δε[m] in der ADPLL berechnen kann. Die Steuerlogik 502 verwendet den Neuzeitgebungsfehler zum digitalen Berechnen und digitalen Kompensieren des eingeführten Phasenfehlers, wodurch eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt wird.
Bei Block 1108 berechnet die Steuerlogik 502 Δε[m] und kompensiert die berechneten Werte durch Bereitstellen von Δε[m] an den Akkumulator 506, wodurch Δε[m] zu dem Referenzphasensignal φ_r[m] addiert wird. Bei dieser Anwendung wird eine unmittelbare Phasenverriegelung in einem geschlossenen Betriebsmodus erzielt.
Bei Block 1110 aktualisiert die ADPLL 304 den Zustand mit der berechneten Kompensation Δε[m] und speichert diesen neu. Bei einem Ausführungsbeispiel aktualisiert die ADPLL 304 das Digitalabstimmwort für das zweite Frequenzband und speichert dieses neu, wodurch der berechnete Fehler aufgenommen wird, so dass das aktualisierte Digitalabstimmwort das nächste Mal, wenn die ADPLL zu dem zweiten Frequenzband springt, genauer ist.
Schlussfolgerung
Obwohl der Gegenstand in einer Sprache beschrieben wurde, die für Strukturmerkmale und/oder methodische Vorgänge spezifisch ist, wird darauf hingewiesen, dass der in den beigefügten Ansprüchen definierte Gegenstand nicht notwendigerweise auf die spezifischen Merkmale oder Vorgänge, die beschrieben sind, eingeschränkt ist. Vielmehr sind die spezifischen Merkmale und Vorgänge als bevorzugte Formen einer Implementierung der Ansprüche offenbart.

Claims

Volldigitale Phasenregelschleifen-(ADPLL-)Schaltung, die konfiguriert ist, um: einen Fehler, der durch einen digital gesteuerten Oszillator (DCO) (404) erzeugt wird, der unter Verwendung eines Abstimmworts betrieben wird, zu bestimmen; Informationen in Bezug auf den Fehler zu speichern; und den Fehler basierend auf den gespeicherten Informationen zu kompensieren.
ADPLL gemäß Anspruch 1, die ferner konfiguriert ist, um Steuerlogik (502) zu verwenden, um das Abstimmwort und ein Frequenzbefehlswort in Entsprechung zu einem bestimmten Frequenzband zu bestimmen.
ADPLL gemäß Anspruch 1 oder 2, bei der die Kompensation digital in einem geschlossenen Betriebsmodus durchgeführt wird.
ADPLL gemäß Anspruch 3, die ferner konfiguriert ist, um einen Zyklus in einem offenen Betriebsmodus vor der digitalen Kompensation, die in dem geschlossenen Betriebsmodus durchgeführt wird, durchzuführen, um ein Übergangsverhalten, das dem DCO zugeordnet ist, aufzunehmen.
ADPLL gemäß Anspruch 3 oder 4, bei der das Abstimmwort einem ersten Zustand der ADPLL entspricht, und wobei die ADPLL konfiguriert ist, um das Abstimmwort in Entsprechung zu einem zweiten Zustand der ADPLL zu aktualisieren, wobei das Abstimmwort aktualisiert wird, um den digital kompensierten Fehler aufzunehmen.
ADPLL gemäß Anspruch 5, bei der der erste Zustand der ADPLL und der zweite Zustand der ADPLL einem gleichen Frequenzband entsprechen.
ADPLL gemäß einem der Ansprüche 2 bis 6, bei der das Abstimmwort in einem Systemspeicher gespeichert ist und über eine Nachschlagtabelle (508) durch die Steuerlogik bestimmt ist.
ADPLL gemäß einem der Ansprüche 1 bis 7, bei der der Fehler bei einer Änderung von einer ersten Frequenz zu einer zweiten Frequenz eingeführt wird und die gespeicherten Informationen einen Neuzeitgebungswert, der dem Fehler zugeordnet ist, aufweisen.
System, das die ADPLL (304) gemäß einem der Ansprüche 1 bis 8 umfasst, wobei das System in drahtlosen Kommunikationen, die ein Frequenzspringen aufweisen, verwendet wird.
Volldigitale Phasenregelschleife (ADPLL) (304), die folgende Merkmale aufweist: einen digital gesteuerten Oszillator (DCO) (404), der ein variables Frequenzsignal erzeugt; einen Zeit-Digital-Wandler (TDC) (512), der einen Fehler, der dem variablen Frequenzsignal zugeordnet ist, misst; einen Speicher, der den Fehler speichert; und Steuerlogik (502), die den Fehler nutzt, um eine Phasenverriegelung zu erzielen.
ADPLL gemäß Anspruch 10, bei der der DCO das variable Frequenzsignal unter Verwendung eines Abstimmworts erzeugt.
ADPLL gemäß Anspruch 10 oder 11, bei der der Fehler bei einer Änderung von einem vorherigen Frequenzsignal zu dem variablen Frequenzsignal eingeführt wird.
ADPLL gemäß Anspruch 12, bei der die Steuerlogik (502) den Fehler digital in einem geschlossenen Betriebsmodus kompensiert.
ADPLL gemäß einem der Ansprüche 10 bis 13, die als Teil eines Drahtloskommunikationssystems, einer Bluetooth-Vorrichtung oder einer Breitbandvorrichtung implementiert ist.
Verfahren zum Erzielen einer Phasenverriegelung unter Verwendung einer volldigitalen Phasenregelschleife (ADPLL) (304), das folgende Schritte aufweist: Bestimmen eines Abstimmworts; Betreiben eines digital gesteuerten Oszillators (DCO) (404) unter Verwendung des Abstimmworts; Bestimmen eines Fehlers, der durch den DCO eingeführt wird; und Kompensieren des Fehlers in einem geschlossenen Betriebsmodus.
Verfahren gemäß Anspruch 15, bei dem der Fehler digital berechnet wird und das Kompensieren digital durchgeführt wird.
Verfahren gemäß Anspruch 16, bei dem das Abstimmwort einem ersten Zustand der ADPLL entspricht, und bei dem die ADPLL konfiguriert ist, um das Abstimmwort in Entsprechung zu einem zweiten Zustand der ADPLL zu aktualisieren, wobei das Abstimmwort aktualisiert wird, um den digital kompensierten Fehler aufzunehmen.
Verfahren gemäß Anspruch 17, bei dem der erste Zustand der ADPLL und der zweite Zustand der ADPLL einem gleichen Frequenzband entsprechen.
Verfahren gemäß einem der Ansprüche 16 bis 18, bei dem der Fehler bei einer Änderung von einer ersten Frequenz zu einer zweiten Frequenz eingeführt wird.
Verfahren gemäß einem der Ansprüche 16 bis 19, das ferner ein Durchführen eines Zyklus in einem offenen Betriebsmodus in der ADPLL vor einem Kompensieren des Fehlers in dem geschlossenen Betriebsmodus aufweist, wobei der Zyklus in einem offenen Betriebsmodus ein Übergangsverhalten, das einem digital gesteuerten Oszillator (DCO) zugeordnet ist, aufnimmt.
Verfahren gemäß Anspruch 19 oder 20, bei dem das Bestimmen des Fehlers ein Messen eines Neuzeitgebungsfehlers während eines Abschnitts eines ersten geschlossenen Zyklus bei der zweiten Frequenz aufweist.